JPH01274201A - ディジタル制御装置 - Google Patents
ディジタル制御装置Info
- Publication number
- JPH01274201A JPH01274201A JP10238488A JP10238488A JPH01274201A JP H01274201 A JPH01274201 A JP H01274201A JP 10238488 A JP10238488 A JP 10238488A JP 10238488 A JP10238488 A JP 10238488A JP H01274201 A JPH01274201 A JP H01274201A
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- 238000012937 correction Methods 0.000 claims abstract description 52
- 238000006243 chemical reaction Methods 0.000 claims abstract description 25
- 238000012545 processing Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 4
- 238000012360 testing method Methods 0.000 description 2
- 238000013480 data collection Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、制御用計算機や計測用データ収集7ステム
等において、アナログ信号の入出力および処理を行うデ
ィジタル制御装置に関する。
等において、アナログ信号の入出力および処理を行うデ
ィジタル制御装置に関する。
第5図は従来のディジタル制御装置を示し、21は各種
演算処理を行うプロセッサ、22は各種データやプログ
ラムを格納するメモリ、23はアナログ入力回路、24
はアナログ出力回路、25.26は上記各プロセッサ2
1.メモリ22.アナログ入力回路23.アナログ出力
回路24をつなぐアドレスバスおよびデータバスである
。
演算処理を行うプロセッサ、22は各種データやプログ
ラムを格納するメモリ、23はアナログ入力回路、24
はアナログ出力回路、25.26は上記各プロセッサ2
1.メモリ22.アナログ入力回路23.アナログ出力
回路24をつなぐアドレスバスおよびデータバスである
。
第6図はアナログ入力回路23の詳細を示し、A1〜A
nは外部からのアナログ入力信号、1はチャネル選択信
号に従って、上記アナログ入力信号AI−Anを時分割
的に逐次送出させるマルチプレクサ回路、2はゲイン調
整用アンプ、3.4はゲイン調整用抵抗およびオフセッ
ト調整用抵抗、5は保持性能の優れたサンプルホールド
アンプ(以下、シ1アンプという)、6はアナログ信号
をディジタル信号D1〜Dtに変換するアナログ/ディ
ジタル変換器(以下、〜Φ変換器という)、7は固定抵
抗である。
nは外部からのアナログ入力信号、1はチャネル選択信
号に従って、上記アナログ入力信号AI−Anを時分割
的に逐次送出させるマルチプレクサ回路、2はゲイン調
整用アンプ、3.4はゲイン調整用抵抗およびオフセッ
ト調整用抵抗、5は保持性能の優れたサンプルホールド
アンプ(以下、シ1アンプという)、6はアナログ信号
をディジタル信号D1〜Dtに変換するアナログ/ディ
ジタル変換器(以下、〜Φ変換器という)、7は固定抵
抗である。
また、第7図はアナログ出力回路の詳細を示し、8はデ
ィジタル信号D1〜DLをアナログ信号に変換するディ
ジタル/アナログ変換器(以下、D/A変換器という)
、10はゲイン調整用アンプ、11゜12はゲイン調整
用抵抗およびオフセラ、ト調整用抵抗、51〜5mはS
/Hアンプ、91〜9mはバッファアンプ、Al−Am
は外部に出力されるアナログ出力信号、13は固定抵抗
である。
ィジタル信号D1〜DLをアナログ信号に変換するディ
ジタル/アナログ変換器(以下、D/A変換器という)
、10はゲイン調整用アンプ、11゜12はゲイン調整
用抵抗およびオフセラ、ト調整用抵抗、51〜5mはS
/Hアンプ、91〜9mはバッファアンプ、Al−Am
は外部に出力されるアナログ出力信号、13は固定抵抗
である。
次に動作について説明する。まず、第6図について、i
番目のアナログ入力信号Aiを入力する場合の動作につ
いて説明する。
番目のアナログ入力信号Aiを入力する場合の動作につ
いて説明する。
まず、S/Hアンプ5をサンプルモードにし、マルチプ
レクサ回路1の1番目のチャネルを選択すると、アナロ
グ入力信号Aiが、マルチプレクサ回路1の出力側に現
われ、ゲイン調整用アンプ2で所定の電圧レベルにされ
、 S/Hアンプ5を介して〜Φ変換器6に入力される
。マルチプレクサ回路1.S/Hアンプ5によるアナロ
グ入力信号の伝搬遅延時間の後、シ1アンプ5をホール
ドモードにすれば、その時点での入力電圧が保持され、
保持電圧を〜Φ変換器6によりアナログ/ディジタル変
換してアナログ入力信号A1に対応するディジタル信号
D1〜Dtが得られる。以上のような手順で、例えばア
ナログ入力信号1〜5Vがディジタル値800〜400
0に変換される。
レクサ回路1の1番目のチャネルを選択すると、アナロ
グ入力信号Aiが、マルチプレクサ回路1の出力側に現
われ、ゲイン調整用アンプ2で所定の電圧レベルにされ
、 S/Hアンプ5を介して〜Φ変換器6に入力される
。マルチプレクサ回路1.S/Hアンプ5によるアナロ
グ入力信号の伝搬遅延時間の後、シ1アンプ5をホール
ドモードにすれば、その時点での入力電圧が保持され、
保持電圧を〜Φ変換器6によりアナログ/ディジタル変
換してアナログ入力信号A1に対応するディジタル信号
D1〜Dtが得られる。以上のような手順で、例えばア
ナログ入力信号1〜5Vがディジタル値800〜400
0に変換される。
次に、第7図について、j番目のアナログ出力Ajを出
力する動作について説明する。
力する動作について説明する。
まず、アナログ出力Ajに対応するディジタルD1〜D
tをンA変換器8に出力し、ディジタル/アナログ変換
指令を出力する。変換終了後に、ゲイン調整用アンプ2
で所定の電圧レベルに調整された電圧がS/4(アンプ
51〜5mに入力される。ここでj番目のS2イHアン
プのみサンプルモードとすれば、バッファアンプ9jを
通して、この時のD1〜Dtに対応するアナログ出力A
jが得られる。
tをンA変換器8に出力し、ディジタル/アナログ変換
指令を出力する。変換終了後に、ゲイン調整用アンプ2
で所定の電圧レベルに調整された電圧がS/4(アンプ
51〜5mに入力される。ここでj番目のS2イHアン
プのみサンプルモードとすれば、バッファアンプ9jを
通して、この時のD1〜Dtに対応するアナログ出力A
jが得られる。
以上のような手順で、例えばディジタル値800〜40
00がアナログ出力信号1〜5vに変換される。
00がアナログ出力信号1〜5vに変換される。
以上のように、従来のディジタル制御装置では、アナロ
グ入力回路23およびアナログ出力回路24において外
部からの複数のアナログ入力信号を順次選択走査して〜
Φ変換したシ、D/A変換後の保持電圧を順次保持して
、複数のアナログ出力信号としている。
グ入力回路23およびアナログ出力回路24において外
部からの複数のアナログ入力信号を順次選択走査して〜
Φ変換したシ、D/A変換後の保持電圧を順次保持して
、複数のアナログ出力信号としている。
従来のディジタル制御装置は以上のように構成されてい
るので、アナログ/ディジタル変換、ディジタル/アナ
ログ変換後の変換桁数としては2進数8ビツト〜16ビ
ツトで、通常12ビツトが使用され、このとき約0.1
%程度の変換精度とすると、この変換精度をすべてのチ
ャネルに対して得る九めには、特性の安定した高精度の
構成要素と上記のような調整用抵抗3,4を用いなけれ
ばならず、材料費や試験費が高いものについてしまうな
どの問題点があった。
るので、アナログ/ディジタル変換、ディジタル/アナ
ログ変換後の変換桁数としては2進数8ビツト〜16ビ
ツトで、通常12ビツトが使用され、このとき約0.1
%程度の変換精度とすると、この変換精度をすべてのチ
ャネルに対して得る九めには、特性の安定した高精度の
構成要素と上記のような調整用抵抗3,4を用いなけれ
ばならず、材料費や試験費が高いものについてしまうな
どの問題点があった。
尚、近似技術として特公昭54−30871号がある。
この発明は、上記のような問題点を解消するためになさ
れたもので、アナログ入力回路およびアナログ出力回路
に試験時間のかかる調整用抵抗を使用せず、安価な部品
で回路を構成し、すべてのチャネルに対して、0.1%
程度の変換精度を達成できるディジタル制御装置を得る
ことを目的とする0 〔課題を解決するための手段〕 この発明に係るディジタル制御装置は、アナログ入力回
路およびディジタル出力回路の変換精度を上げるために
、補正データを生成するための補正データ生成回路と、
この補正データを用いて、構成要素の特性のばらつきが
変換精度に与える影響を小さくするように補正する補正
回路とを設けることによシ、アナログ/ディジタルデー
タの高精度の変換精度を達成出来るようにしたものであ
る。
れたもので、アナログ入力回路およびアナログ出力回路
に試験時間のかかる調整用抵抗を使用せず、安価な部品
で回路を構成し、すべてのチャネルに対して、0.1%
程度の変換精度を達成できるディジタル制御装置を得る
ことを目的とする0 〔課題を解決するための手段〕 この発明に係るディジタル制御装置は、アナログ入力回
路およびディジタル出力回路の変換精度を上げるために
、補正データを生成するための補正データ生成回路と、
この補正データを用いて、構成要素の特性のばらつきが
変換精度に与える影響を小さくするように補正する補正
回路とを設けることによシ、アナログ/ディジタルデー
タの高精度の変換精度を達成出来るようにしたものであ
る。
〔作用〕
この発明における補正回路は、補正データ生成回路によ
シ基準信号に対する補正データをあらかじめ与えておけ
ば、通常信号に対しては、この補正データを使用して、
構成要素のばらつきが変換精度に与える影響を小さくす
るように作用する。
シ基準信号に対する補正データをあらかじめ与えておけ
ば、通常信号に対しては、この補正データを使用して、
構成要素のばらつきが変換精度に与える影響を小さくす
るように作用する。
以下に、この発明の一実施例を図について説明する。第
1図において、27はアドレスバス25−。
1図において、27はアドレスバス25−。
データバス26につながれた補正回路で、これには補正
データを書き変えるメモリ29が設けられている。28
はその補正データを生成するための補正データ生成回路
である。なお、このほかの第5図に示したものと同一の
ブロックには同一符号を付して、その重複する説明を省
略する。
データを書き変えるメモリ29が設けられている。28
はその補正データを生成するための補正データ生成回路
である。なお、このほかの第5図に示したものと同一の
ブロックには同一符号を付して、その重複する説明を省
略する。
第2図は第1図に示すアナログ入力回路23と補正回路
27に相当するハード的な補正回路27Aとの具体例を
示し、図において、A1〜Anは外部からのアナログ入
力信号、1はチャネル選択信号に従って上記アナログ入
力信号A1〜Anを時分割的に逐次送出させるマルチプ
レクサ回路、2はゲイン調整用アンプ、5は保持性能の
優れたSAアンプ、6はアナログ信号をディジタル信号
に変換するkの変換器、27Aはアナログ/ディジタル
変換されたディジタル信号を補正する補正回路、7゜1
4は固定抵抗である。
27に相当するハード的な補正回路27Aとの具体例を
示し、図において、A1〜Anは外部からのアナログ入
力信号、1はチャネル選択信号に従って上記アナログ入
力信号A1〜Anを時分割的に逐次送出させるマルチプ
レクサ回路、2はゲイン調整用アンプ、5は保持性能の
優れたSAアンプ、6はアナログ信号をディジタル信号
に変換するkの変換器、27Aはアナログ/ディジタル
変換されたディジタル信号を補正する補正回路、7゜1
4は固定抵抗である。
また、第3図はアナログ出力回路24と補正回路27に
相当するハード的な補正回路27Bとを示し、8はディ
ジタル信号をアナログ信号に変換するD/A変換器、1
0はゲイン調整用アンプ、51〜5mはS/Hアンプ、
91〜9mはバッファアンプ、A、−Amは外部に出力
されるアナログ信号、12は前もってD/A変換器8へ
のディジタル信号を補正するための補正回路、13.1
5は固定抵抗である0 次に動作について説明する。まず、第2′図について、
1番目のアナログ入力信号Aiを入力する場合を考える
と、アナログデータの入出力に関しては従来例とまった
く同様の動作をするが、補正回路27Aがなければ、各
構成要素のばらつきのために、例えば入力信号1〜5v
に対して0.1%程度の変換精度で、ディジタル値80
0〜4000に変換することは困難である。しかし、こ
の種の回路はゲイン、オフセット等のばらつきはあるも
のの、〜Φ変換特性のりニアリティは比較的良いので、
あらかじめ基準信号入力時のにΦ変換特性を知っておく
と、それを通常入力時の補正データとして使用でき、こ
れにもとづいて変換精度を改善することができる。例え
ば、基準入力IV、5Vに対する〜Φ変換データが補正
データ生成回路28によシ各々x1 、x2であること
がわかれば、〜Φ変換後の任意のデータXを補正回路2
Tで、下式2 Xl を用いて補正すれば、入力信号1〜5vに対して正確に
ディジタル値800〜4000に変換出来る。この変換
は、第4図に示すようにXの値をyの値に変換するデー
タがあらかじめ書込まれたRAM 。
相当するハード的な補正回路27Bとを示し、8はディ
ジタル信号をアナログ信号に変換するD/A変換器、1
0はゲイン調整用アンプ、51〜5mはS/Hアンプ、
91〜9mはバッファアンプ、A、−Amは外部に出力
されるアナログ信号、12は前もってD/A変換器8へ
のディジタル信号を補正するための補正回路、13.1
5は固定抵抗である0 次に動作について説明する。まず、第2′図について、
1番目のアナログ入力信号Aiを入力する場合を考える
と、アナログデータの入出力に関しては従来例とまった
く同様の動作をするが、補正回路27Aがなければ、各
構成要素のばらつきのために、例えば入力信号1〜5v
に対して0.1%程度の変換精度で、ディジタル値80
0〜4000に変換することは困難である。しかし、こ
の種の回路はゲイン、オフセット等のばらつきはあるも
のの、〜Φ変換特性のりニアリティは比較的良いので、
あらかじめ基準信号入力時のにΦ変換特性を知っておく
と、それを通常入力時の補正データとして使用でき、こ
れにもとづいて変換精度を改善することができる。例え
ば、基準入力IV、5Vに対する〜Φ変換データが補正
データ生成回路28によシ各々x1 、x2であること
がわかれば、〜Φ変換後の任意のデータXを補正回路2
Tで、下式2 Xl を用いて補正すれば、入力信号1〜5vに対して正確に
ディジタル値800〜4000に変換出来る。この変換
は、第4図に示すようにXの値をyの値に変換するデー
タがあらかじめ書込まれたRAM 。
EEPROM等の書換え可能なメモリ29を使用して実
現出来る。
現出来る。
同様に、第3図においても、補正回路27Bがなければ
各構成要素のばらつきのために、例えばディジタル値8
00〜4000に対して、これを0.1%程度の変換精
度で出力信号1〜5Vに変換することは困難である。こ
の場合も、ゲイン、オフセット等のばらつきはあるもの
の、D/A変換特性のリニアリティは比較的良いので、
あらかじめ基準信号出力時のD/A変換特性を知ってお
くと、それを通常出力時の補正データとして使用出来る
。例えば、基準出力IV、5VK対するディジタル値が
補正データ生成回路28により、X3*14であること
がわかれば、ディジタル値Xに対して、次式%式%) で補正すれば、ディジタル値800〜4000を出力信
号1〜5vに正確に変換出来る。この変換も、書換え可
能なメモリ29を使用して実現出来る。
各構成要素のばらつきのために、例えばディジタル値8
00〜4000に対して、これを0.1%程度の変換精
度で出力信号1〜5Vに変換することは困難である。こ
の場合も、ゲイン、オフセット等のばらつきはあるもの
の、D/A変換特性のリニアリティは比較的良いので、
あらかじめ基準信号出力時のD/A変換特性を知ってお
くと、それを通常出力時の補正データとして使用出来る
。例えば、基準出力IV、5VK対するディジタル値が
補正データ生成回路28により、X3*14であること
がわかれば、ディジタル値Xに対して、次式%式%) で補正すれば、ディジタル値800〜4000を出力信
号1〜5vに正確に変換出来る。この変換も、書換え可
能なメモリ29を使用して実現出来る。
なお、上記実施例では補正回路2Tとして、説明上ハー
ドウェアを想定して説明したが、プロセッサやメモリを
有するディジタルシステムにおいては、ン7トウエアに
よる実現も可能である。
ドウェアを想定して説明したが、プロセッサやメモリを
有するディジタルシステムにおいては、ン7トウエアに
よる実現も可能である。
以上のように、この発明によれば、アナログ入力回路お
よびアナログ出力回路の構成要素のばらつきを補正する
ための補正データを補正データ生成回路によって生成し
、さらKこの補正データを用いて補正することによシ、
アナログデータとディジタルデータとの相互の変換を正
確に行えるように構成したので、簡単かつ安価な回路の
付加のみですべてのチャネルに対して、0.1%程度の
変換精度を達成出来るものが得られる効果がある。
よびアナログ出力回路の構成要素のばらつきを補正する
ための補正データを補正データ生成回路によって生成し
、さらKこの補正データを用いて補正することによシ、
アナログデータとディジタルデータとの相互の変換を正
確に行えるように構成したので、簡単かつ安価な回路の
付加のみですべてのチャネルに対して、0.1%程度の
変換精度を達成出来るものが得られる効果がある。
第1図はこの発明の一実施例によるディジタル制御装置
を示すブロック接続図、第2図は第1図に示すアナログ
入力回路および補正回路のブロック接続図、第3図は第
1図に示すアナログ出力回路および補正回路を示すブロ
ック接続図、第4図は補正回路の説明図、第5図は従来
のディジタル制御装置を示すブロック接続図、第6図は
従来のアナログ入力回路を示すブロック接続図、第7図
は従来のアナログ出力回路を示すブロック接続図である
。 21はプロセッサ、22はメモリ、23はアナログ入力
回路、24はアナログ出力回路、27は補正回路、28
は補正データ生成回路。 なお、図中、同一符号は同一、又は相当部分を示す。
を示すブロック接続図、第2図は第1図に示すアナログ
入力回路および補正回路のブロック接続図、第3図は第
1図に示すアナログ出力回路および補正回路を示すブロ
ック接続図、第4図は補正回路の説明図、第5図は従来
のディジタル制御装置を示すブロック接続図、第6図は
従来のアナログ入力回路を示すブロック接続図、第7図
は従来のアナログ出力回路を示すブロック接続図である
。 21はプロセッサ、22はメモリ、23はアナログ入力
回路、24はアナログ出力回路、27は補正回路、28
は補正データ生成回路。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- プロセッサ、メモリ、アナログ入力回路およびアナログ
出力回路を有するディジタル制御装置において、上記ア
ナログ入力回路およびアナログ出力回路の基準信号に対
する補正データを生成する補正データ生成回路と、上記
補正データを用いて上記アナログ入力回路およびアナロ
グ出力回路の構成要素のばらつきが変換精度に与える影
響を補正する補正回路とを備えたことを特徴とするディ
ジタル制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10238488A JPH01274201A (ja) | 1988-04-27 | 1988-04-27 | ディジタル制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10238488A JPH01274201A (ja) | 1988-04-27 | 1988-04-27 | ディジタル制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01274201A true JPH01274201A (ja) | 1989-11-02 |
Family
ID=14325957
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10238488A Pending JPH01274201A (ja) | 1988-04-27 | 1988-04-27 | ディジタル制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01274201A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03179919A (ja) * | 1989-12-08 | 1991-08-05 | Fujitsu Ltd | アナログディジタル変換装置 |
-
1988
- 1988-04-27 JP JP10238488A patent/JPH01274201A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03179919A (ja) * | 1989-12-08 | 1991-08-05 | Fujitsu Ltd | アナログディジタル変換装置 |
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