JPH06332671A

JPH06332671A - 高速加算演算器

Info

Publication number: JPH06332671A
Application number: JP12593193A
Authority: JP
Inventors: Hiroyuki Kaneko; 裕行金子; Yukio Sai; 行雄佐井
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-05-27
Filing date: 1993-05-27
Publication date: 1994-12-02

Abstract

(57)【要約】【目的】本発明はデータの分割処理と、加算演算器の
時分割使用により小型化と、これによる高速化とを達成
するとともに、入出力の同期化により高速データを安定
に取り込んで演算処理を行ない、さらに小型化により製
造も容易にする。【構成】データセレクタ回路２によって高速ポートか
ら入力されたデータと、このデータに同期してメモリか
ら転送されるデータとを、それぞれ上位データと、下位
データとに分割するとともに、加算演算回路３によって
第１一時記憶回路３をキャリー信号の一時記憶場所とし
て使用しながら前記下位データ、前記上位データの順
で、加算演算を行なった後、第２一時記憶回路５によっ
てこの加算演算処理で得られたデータの出力タイミング
を調整して外部に出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は高速サンプリング装置や
高速データ転送装置などの高速ポートから転送される複
数のデータを順次取り込み、このデータに同期して転送
される他のデータとの加算演算を行う高速加算演算器に
関する。

【０００２】

【従来の技術】光ファイバを使用した温度分布計測シス
テム等においては、高速サンプリング装置や高速データ
転送装置の高速ポートから転送されるデータを処理する
方法の１つとして、ディザ法が知られている。

【０００３】このディザ法では、高速加算演算器によっ
て高速サンプリング装置や高速データ転送装置の高速ポ
ートから転送されるデータを取り込みながら、このデー
タと前回の加算演算結果とを加算し、この加算演算によ
って得られたデータをメモリに記憶させるとともに、外
部の回路に出力する。

【０００４】そして、この処理を数千回ないし数万回行
って前記高速サンプリング装置や高速データ転送装置の
高速ポートから転送されてくるデータ中に含まれるラン
ダムノイズの除去を行うとともに、多くの雑音成分を含
んだ電気信号をＡ／Ｄ変換および加算器演算を行うこと
により、データの精度をＡ／Ｄ変換器の分解能以下にす
る。

【０００５】図６はこのようなディザ法を使用した温度
分布計測システム等で使用される加算演算機能を持つ信
号処理演算装置の一例を示すブロック図である。

【０００６】この図に示す信号処理演算装置１０１で
は、高速サンプリング装置や高速データ転送装置等の高
速ポートから転送されるデータを一旦、記憶回路１０２
に格納した後、マイクロプロセッサ１０３によって前記
記憶回路１０２に記憶されている加算対象値（転送され
たデータ）および被加算値（前回の加算演算結果）を読
み出して加算演算を行なった後、この加算演算によって
得られた加算値を前記記憶回路１０２に記憶させる。

【０００７】この場合、一般に、マイクプロセッサ１０
３はこの演算処理以外に通信等、複数の処理を時分割し
て実行することが多いため、高速処理を行うことができ
ない。

【０００８】そこで、このような問題を解決する装置と
して、図７に示す信号処理演算装置が開発されている。

【０００９】この図に示す信号処理演算装置１０１ｂで
は、専用の加算演算器１０４を設け、図６に示す信号処
理演算装置１０１と同様な手順で記憶回路１０２から加
算対象値（転送されたデータ）と、被加算値（前回の加
算演算結果）とを読み出して加算演算を行ない、この加
算演算によって得られたデータを前記記憶回路１０２に
記憶させる。

【００１０】これによって、マイクロプロセッサ１０３
の負担を軽くして、高速演算を可能にしている。

【００１１】しかしながら、このような高速化方法で
は、演算自体をある程度高速化できても、複数回行われ
る記憶回路１０２に対するリード、ライトのアクセス時
間で計測信号出力の時間的な間隔が制限されてしまう。

【００１２】そこで、これらの問題点を解決するため図
８に示す信号処理演算装置１０１ｃが開発された。

【００１３】この図に示す信号処理演算装置１０１ｃで
は、高速サンプリング装置や高速データ転送装置等の高
速ポートから転送されるデータを加算演算器１０４に直
接入力し、このデータの転送速度に同期して記憶回路１
０２から被加算値を読み出して加算演算を行なった後、
この加算演算によって得られたデータを前記記憶回路１
０２に書き込む。

【００１４】これによって、記憶回路１０２に対するリ
ード、ライト回数で決まるアクセス時間を短縮してデー
タの高速演算処理を可能にし、計測信号出力の時間的な
間隔を大幅に改善することが可能となる。

【００１５】

【発明が解決しようとする課題】ところで、上述した各
信号処理演算装置１０１〜１０１ｃでは、記憶回路１０
２として、集積度、実装面積、性能、特性、信頼性等か
らメモリＩＣが使用される。

【００１６】そして、これらの各メモリＩＣは、ＩＣメ
モリ単体の特性や性能として、ＩＣの種類毎に厳密に定
義されているが、温度分布計測装置等の高速動作が要求
される装置では、できる限り高速に動作することができ
るメモリＩＣが選択され、さらに必要に応じて並列処理
による高速化を行なうように組み合わされて使用され
る。

【００１７】また、上述した各信号処理演算装置１０１
〜１０１ｃでは、加算演算器１０４として、高速動作が
可能な並列形加算演算器が使用される。

【００１８】図９はこのような高速に動作する並列形加
算演算器の一例を示す回路図である。

【００１９】この図に示す並列形加算演算器１０６は複
数のフルアダー１０７〜１１０によって構成されてお
り、これらの各フルアダー１０７〜１１０の第１入力端
子１０７ａ〜１１０ａが加算対象値ａ1 〜ａ4 の入力端
子となり、第２入力端子１０７ｂ〜１１０ｂが被加算値
ｂ1 〜ｂ4 の入力端子となり、第３入力端子１０７ｃ〜
１１０ｃがキャリー入力端子となる。

【００２０】さらに、各フルアダー１０７〜１１０の一
方の出力端子１０７ｄ〜１１０ｄが加算演算結果の出力
端子となり、他方の出力端子１０７ｅ〜１１０ｅがキャ
リー出力端子となる。

【００２１】しかしながら、このような並列形加算演算
器では、加算値の桁上げが発生する毎に、上位アダーに
キャリーを伝達するため、最下位ビットから最上位ビッ
トまでキャリーが伝達されるとき、このキャリーの伝搬
時間で演算速度か制限される。

【００２２】例えば、図９に示すようなビット並列形加
算演算器１０６では、回路全体のキャリー伝搬時間とし
て、各フルアダー１０７〜１１０のキャリー伝搬時間の
４倍が必要であるため、演算時間がほぼ４倍のキャリー
伝搬時間と等しくなる。

【００２３】したがって、この方式で多ビット数の加算
演算器を構成したとき、高速加算演算を行うことができ
ない。

【００２４】そこで、このような欠点を改善した並列形
加算演算器としてキャリー先見形（carry look a head
）の加算演算器が開発されている。

【００２５】図１０はこのようなキャリー先見形並列加
算演算器１１５の一例を示す回路図である。

【００２６】この図に示すキャリー先見形並列加算演算
器１１５は複数のバッファ回路１１６と、複数のアンド
回路１１７と、複数のノア回路１１８と、複数の排他的
オア回路１１９と、複数のナンド回路１２０と、複数の
ノット回路１２１と、複数の入力端子片側ノット回路付
アンド回路１２２とを備えており、複数の加算対象値入
力端子１２３〜１２６に加算対象値ａ1 〜ａ4 が入力さ
れ、さらに必要に応じてキャリー入力端子１２７にキャ
リー信号Ｃ0 が入力されるとともに、複数の被加算値入
力端子１２８〜１３１に被加算値ｂ1 〜ｂ4 が入力され
たとき、キャリーの発生有無を演算し、この演算結果を
加味しながら前記加算対象値ａ1 〜ａ4と前記被加算値
ｂ1 〜ｂ4 とを加算し、この加算結果ｄ1 〜ｄ4 および
キャリー信号Ｃ1 を出力する。

【００２７】この場合、このキャリー先見形並列加算演
算器１１５では、上位桁へのキャリー出力を入力信号す
べての並列理論回路で作り出しているので、キャリー発
生回路の論理ゲート段数を少なくすることができ、これ
によってキャリー信号の高速伝搬を可能にし、高速な加
算演算を可能にしている。

【００２８】しかしながら、上述した従来のキャリー先
見形並列加算演算器１１５には、次に述べるような問題
があった。

【００２９】すなわち、キャリー先見形並列加算演算器
１１５では、並列論理回路によって入力信号を全て処理
して上位桁へのキャリー出力を作り出しているので、加
算語長の長い加算演算を行う場合、キャリー出力を作り
出す並列論理回路の規模が急激に増加する。

【００３０】このため、プリント基板上などに配線した
場合、この回路を構成する素子数と、これらの素子を結
線する配線距離および配線数とが急激に増加して、これ
らの素子遅延時間や配線距離による遅延時間により加算
演算器の高速性が著しく阻害されるという問題があっ
た。

【００３１】本発明は上記の事情に鑑み、データの分割
処理と、加算演算器の時分割使用により、回路全体の小
型化と、これによる高速化とを達成することができると
ともに、入出力の同期化により高速データを安定に取り
込んで演算処理を行なうことができ、さらに小型化によ
り製造も容易にすることができる高速加算演算器を提供
することを目的としている。

【００３２】

【課題を解決するための手段】上記の目的を達成するた
め本発明は、高速ポートから転送される高速ポートデー
タを取り込み、この高速ポートデータと同期して転送さ
れる他の転送データと、前記高速ポートデータとの加算
演算を行う高速加算演算器において、前記高速ポートデ
ータと前記転送データとを予め設定されているビット長
で複数に分割して得られる各データを下位データから順
次、組み合わせて加算する加算部と、この加算部によっ
て得られるキャリー信号を一時記憶し、前記加算部の上
位データの加算演算を行なうとき、前記キャリー信号を
加味させた加算演算を行なわせるキャリー記憶部と、前
記加算部によって順次、得られる下位データ側からの加
算結果を組み合わせて出力データを生成するデータ出力
部とを備えたことを特徴としている。

【００３３】

【作用】上記の構成により、加算部によって高速ポート
データと前記転送データとを予め設定されているビット
長で複数に分割して得られる各データが下位データから
順次、組み合わされて加算されるとともに、キャリー記
憶部によって前記加算部で得られるキャリー信号が一時
記憶され、前記加算部により上位データの加算演算が行
なわれるとき、前記キャリー信号を加味させた加算演算
を行なわせ、データ出力部によって前記加算部で順次、
得られる下位データ側からの加算結果が組み合わされて
出力データが生成される。

【００３４】

【実施例】図１は本発明による高速加算演算器の第１実
施例を示すブロック図である。

【００３５】この図に示す高速加算演算器はタイミング
制御回路１と、データセレクタ回路２と、加算演算回路
３と、第１一時記憶回路４と、第２一時記憶回路５とを
備えており、高速ポートから入力されたデータと、この
データに同期してメモリから転送されるデータとを、そ
れぞれ上位と下位のデータに分割するとともに、下位、
上位の順で、加算演算を行ない、この加算演算処理によ
って得られたデータを外部に出力する。

【００３６】タイミング制御回路１は各種のタイミング
信号生成器などを備えており、高速ポートからデータ
（高速ポートデータ）が出力されるとともに、このデー
タに同期してデータ（転送データ）が転送される毎に、
各種の動作タイミング信号を生成してこれを前記データ
セレクタ回路２と、加算演算回路３と、第１一時記憶回
路４と、第２一時記憶回路５とに供給し、これらに第１
タイミング動作、第２タイミング動作を順次、実行させ
る。

【００３７】データセレクタ回路２はデータを取り込む
データ入力器やこのデータ入力器に取り込まれたデータ
を下位データと、上位データとに分離して順次、出力す
るデータ出力器などとを備えており、前記タイミング制
御回路１から出力される各種の動作タイミング信号に基
づき、第１タイミング動作において、高速ポートから入
力されたデータと、このデータに同期して転送されるデ
ータとを取り込むとともに、各々、下位データと、上位
データとに分割し、各下位データを加算演算回路３に供
給し、この後第２タイミング動作において、各上位デー
タを加算演算回路３に供給する。

【００３８】加算演算回路３は各種のデータ加算器を備
えており、前記タイミング制御回路１から出力される各
種の動作タイミング信号に基づき、第１タイミング動作
において、前記データセレクタ回路２から高速ポートデ
ータの下位データと、転送データの下位データとが出力
されたとき、これを取り込んで加算し、この加算結果を
前記第２一時記憶回路５に供給するとともに、前記加算
演算によってキャリー信号が発生したとき、これを前記
第１一時記憶回路４に供給し、この後第２タイミング動
作において、前記データセレクタ回路２から高速ポート
データの上位データと、転送データの上位データとが出
力されたとき、これらの各上位データと、前記第１一時
記憶回路４から出力されるキャリー信号とを取り込んで
加算し、この加算結果を外部に出力する。

【００３９】この場合、加算演算回路３としては、例え
ば図２に示す回路が使用される。なお、この図に示す加
算演算回路３においては、説明を簡単にするために、第
１一時記憶回路４から出力されるキャリー信号の加算回
路を省略してある。

【００４０】この図に示す加算演算回路３はアダー回路
１０と、１インクリメント・アダー回路１１と、データ
セレクタ回路１２と、上位側一時記憶回路１３と、下位
側一時記憶回路１４とを備えており、１６ビットの転送
データを取り込み、この転送データの上位８ビットにつ
いて、予めインクリメントするとともに、前記転送デー
タの下位８ビットと、高速ポートから出力される８ビッ
トの高速ポートデータとを加算し、キャリーの有無に応
じて、前記転送データの上位８ビットのデータまたはこ
の上位８ビットのデータをインクリメントした８ビット
のデータを前記加算結果の上位ビットデータとし、さら
に前記加算結果を下位８ビットを加算結果の下位ビット
データとして第２一時記憶回路５や外部に出力する。

【００４１】アダー回路１０は１６ビットの転送データ
が供給されるとともに、８ビットの高速ポートデータが
供給されたとき、前記転送データの下位８ビットと、高
速ポートから出力される８ビットの高速ポートデータと
を加算し、この加算演算によって得られる８ビットのデ
ータを下位側一時記憶回路１４に供給するとともに、加
算演算処理によってキャリーが発生したとき、キャリー
信号を生成してこれを前記データセレクタ回路１２に供
給する。

【００４２】下位側一時記憶回路１４は８ビットの記憶
容量を持つ記憶素子を備えており、前記アダー回路１０
から出力される８ビットのデータを取り込んで一時記憶
した後、これを加算結果の下位８ビットデータとして出
力する。

【００４３】また、１インクリメント・アダー回路１１
は１６ビットの転送データが供給されたとき、この転送
データの上位８ビットに“１”加算したデータを演算し
てこれをデータセレクタ回路１２に供給する。

【００４４】データセレクタ回路１２は前記アダー回路
１０からキャリー信号が出力されていないとき、前記転
送データの上位８ビットを選択して前記上位側一時記憶
回路１３に供給し、また前記アダー回路１０からキャリ
ー信号が出力されているときには、前記１インクリメン
ト・アダー回路１１から出力されるデータを選択して前
記上位側一時記憶回路１３に供給する。

【００４５】上位側一時記憶回路１３は加算結果の上位
ビットのデータを記憶するのに必要なビット数の記憶素
子を備えており、前記データセレクタ回路１２から出力
されるデータを取り込んで一時記憶した後、これを加算
結果の上位ビットデータとして出力する。

【００４６】このように、この加算演算回路３は転送デ
ータの下位８ビットの演算によってキャリーがなけれ
ば、転送データの上位８ビットのデータが変化せず、ま
たキャリーがあれば、転送データの上位８ビットに
“１”だけ加算した値になることを用いて、アダー回路
１０によって転送データの下位８ビットと、８ビットの
高速ポートデータとの加算演算処理を行なうとともに、
前記転送データの上位８ビットデータの１インクリメン
トアダー演算処理を行ない、前記下位８ビットの加算に
よるキャリー出力によりデータデータセレクタ回路１２
を駆動して、前記１インクリメントアダー結果またはそ
のままのデータのいずれか一方を選択して、１６ビット
の転送データと、８ビットの高速ポートデータとの加算
を行なう。

【００４７】また、第１一時記憶回路４はキャリー信号
を記憶するのに必要な容量の記憶素子を備えており、前
記タイミング制御回路１から出力される各種の動作タイ
ミング信号に基づき、第１タイミング動作において、前
記加算演算回路３からキャリーが出力されたとき、これ
を取り込んで一時記憶し、この後第２タイミング動作に
おいて、一時記憶しているキャリー信号を前記加算演算
回路３に供給する。

【００４８】また、第２一時記憶回路５は下位データの
加算結果を記憶するのに必要な容量の記憶素子を備えて
おり、前記タイミング制御回路１から出力される各種の
動作タイミング信号に基づき、第１タイミング動作にお
いて、前記加算演算回路３から出力される加算結果の下
位データを一時記憶し、この後第２タイミング動作にお
いて、一時記憶している加算結果の下位データを外部に
出力する。

【００４９】次に、図３に示すタイミング図を参照しな
がらこの実施例の演算動作を説明する。

【００５０】まず、図３（ａ）に示す如く任意のタイミ
ング加算対象となるデータ（高速ポートデータ“ａＵＤ
ｎ＋ａＬＤｎ”）が入力されるとともに、図３（ｂ）に
示す如くこの高速ポートデータ“ａＵＤｎ＋ａＬＤｎ”
の入力と同期して加算対象となるデータ（転送データ
“ｂＵＤｎ＋ｂＬＤｎ”）が入力されると、タイミング
制御回路１によってデータセレクタ回路２および加算演
算回路３、第１一時記憶回路４、第２一時記憶回路５が
制御されて、第１タイミング動作、第２タイミング動作
が順次、実行される。

【００５１】そして、第１タイミング動作では、データ
セレクタ回路２によって前記高速ポートデータ“ａＵＤ
ｎ＋ａＬＤｎ”と、前記転送データ“ｂＵＤｎ＋ｂＬＤ
ｎ”とが取り込まれて各々、下位データ“ａＬＤｎ、ｂ
ＬＤｎ”と、上位データ“ａＵＤｎ、ｂＵＤｎ”とに分
割されるとともに、分割処理によって得られた前記高速
ポートデータ“ａＵＤｎ＋ａＬＤｎ”の上位データ“ａ
ＵＤｎ”と、前記転送データ“ｂＵＤｎ＋ｂＬＤｎ”の
上位データ“ｂＵＤｎ”とが一時記憶され、前記高速ポ
ートデータ“ａＵＤｎ＋ａＬＤｎ”の下位データ“ａＬ
Ｄｎ”と、前記転送データ“ｂＵＤｎ＋ｂＬＤｎ”の下
位データ“ｂＬＤｎ”とが加算演算回路３に供給され
る。

【００５２】そして、加算演算回路３によって前記高速
ポートデータ“ａＵＤｎ＋ａＬＤｎ”の下位データ“ａ
ＬＤｎ”と、前記転送データ“ｂＵＤｎ＋ｂＬＤｎ”の
下位データ“ｂＬＤｎ”とが加算され、図３（ｃ）に示
す如くこの加算動作によて得られたデータ（加算結果の
下位データ“ａＬＤｎ＋ｂＬＤｎ”が第２一時記憶回路
５に供給されて一時記憶されるとともに、前記加算演算
処理によって得られたキャリー信号が第１一時記憶回路
４に供給されて一時記憶される。

【００５３】この後、第２タイミング動作では、データ
セレクタ回路２によって前記高速ポートデータ“ａＵＤ
ｎ＋ａＬＤｎ”の上位データ“ａＵＤｎ”と、前記転送
データ“ｂＵＤｎ＋ｂＬＤｎ”の上位データ“ｂＵＤ
ｎ”とが加算演算回路３に供給される。

【００５４】そして、加算演算回路３によって前記高速
ポートデータ“ａＵＤｎ＋ａＬＤｎ”の上位データ“ａ
ＵＤｎ”と、前記転送データ“ｂＵＤｎ＋ｂＬＤｎ”の
上位データ“ｂＵＤｎ”と、図３（ｄ）に示す如く前記
第１一時記憶回路４に一時記憶されているキャリー信号
とが加算されて、この加算動作によって得られたデータ
“ａＵＤｎ＋ｂＵＤｎ＋キャリー信号”が加算結果の上
位データとして外部に出力されるとともに、図３（ｅ）
に示す如く前記第２一時記憶回路５に一時記憶されてい
る下位データ“ａＬＤｎ＋ｂＬＤｎ”が加算結果の下位
データとして外部に出力される。

【００５５】このようにこの実施例においては、高速ポ
ートから入力されたデータと、このデータに同期して転
送されるデータとを、それぞれ上位と下位のデータに分
割するとともに、下位、上位の順で、加算演算を行な
い、この加算演算処理によって得られた外部にデータを
出力するようにしたので、データの分割処理と、加算演
算器の時分割使用により演算回路の小型化と、これによ
る高速化とを達成することができるとともに、入出力の
同期化により高速データを安定に取り込んで演算処理を
行なうことができ、さらに小型化により製造も容易にす
ることができる。

【００５６】図４は本発明による高速加算演算器の第２
実施例を示すブロック図である。

【００５７】この図に示す高速加算演算器はタイミング
制御回路２１と、第１前置一時記憶回路２２と、第２前
置一時記憶回路２３と、データセレクタ回路２４と、加
算演算回路２５と、第１一時記憶回路２６と、第２一時
記憶回路２７と、第３一時記憶回路２８とを備えてお
り、高速ポートから入力されたデータと、このデータに
同期して転送されるデータとを取込み、これらを一時記
憶した後、それぞれ上位と下位のデータに分割するとと
もに、下位、上位の順で、加算演算を行ない、この加算
演算処理によって得られた外部にデータを出力する。

【００５８】タイミング制御回路２１は各種のタイミン
グ信号生成器などを備えており、高速ポートからデータ
（高速ポートデータ）が出力されるとともに、このデー
タに同期してデータ（転送データ）が転送される毎に、
各種の動作タイミング信号を生成してこれを前記第１前
置一時記憶回路２２と、第２前置一時記憶回路２３と、
前記データセレクタ回路２４と、加算演算回路２５と、
第１一時記憶回路２６と、第２一時記憶回路２７と、第
３一時記憶回路２８とに供給し、これらに第１タイミン
グ動作、第２タイミング動作、第３タイミング動作、第
４タイミング動作を順次、実行させる。

【００５９】第１前置一時記憶回路２２は高速ポートか
ら入力された高速ポートデータの上位データと転送デー
タの上位データとを記憶するのに必要な容量の記憶素子
を備えており、前記タイミング制御回路２１から出力さ
れる各種の動作タイミング信号に基づき、第１タイミン
グ動作において、高速ポートから高速ポートデータが出
力されるとともに、転送データが出力されたとき、第２
タイミング動作において、前記高速ポートデータの上位
データと、前記転送データの上位データとを取り込んで
一時記憶した後、データセレクタ回路２４に供給する。

【００６０】また、第２前置一時記憶回路２３は高速ポ
ートから入力された高速ポートデータの下位データと転
送データの下位データとを記憶するのに必要な容量の記
憶素子を備えており、前記タイミング制御回路２１から
出力される各種の動作タイミング信号に基づき、第１タ
イミング動作において、高速ポートから高速ポートデー
タが出力されるとともに、転送データが出力されたと
き、第２タイミング動作において、前記高速ポートデー
タの下位データと、前記転送データの下位データとを取
り込んで一時記憶した後、データセレクタ回路２４に供
給する。

【００６１】データセレクタ回路２４はデータを取り込
むデータ入力器やこのデータ入力器に取り込まれたデー
タを出力するデータ出力器などを備えており、前記タイ
ミング制御回路２１から出力される各種の動作タイミン
グ信号に基づき、第２タイミング動作において、前記第
２前置一時記憶回路２３から出力される高速ポートデー
タの下位データと、転送データの下位データとを選択的
に取り込んで加算演算回路２５に供給し、この後第３タ
イミング動作において、前記第１前置一時記憶回路２２
から出力される高速ポートデータの上位データと、転送
データの上位データとを選択的に取り込んで加算演算回
路２５に供給する。

【００６２】加算演算回路２５は図２に示す加算演算回
路３と同様に構成されており、前記タイミング制御回路
２１から出力される各種の動作タイミング信号に基づ
き、第２タイミング動作において、前記データセレクタ
回路２４から出力される高速ポートデータの下位データ
と、転送データの下位データとを取り込んで加算し、こ
の加算結果を前記第３一時記憶回路２８に供給するとと
もに、前記加算演算によってキャリー信号が発生したと
き、これを前記第１一時記憶回路２６に供給し、この後
第３タイミング動作において、前記データセレクタ回路
２４から高速ポートデータの上位データと、転送データ
の上位データとが出力されたとき、これらの各上位デー
タと、前記第１一時記憶回路２６から出力されるキャリ
ー信号とを取り込んで加算し、この加算結果を第２一時
記憶回路２７に供給する。

【００６３】第１一時記憶回路２６はキャリー信号を記
憶するのに必要な容量の記憶素子を備えており、前記タ
イミング制御回路２１から出力される各種の動作タイミ
ング信号に基づき、第２タイミング動作において、前記
加算演算回路２５からキャリー信号が出力されたとき、
これを取り込んで一時記憶し、この後第３タイミング動
作において、一時記憶しているキャリー信号を前記加算
演算回路２５に供給する。

【００６４】また、第２一時記憶回路２７は上位データ
の加算結果を記憶するのに必要な容量の記憶素子を備え
ており、前記タイミング制御回路２１から出力される各
種の動作タイミング信号に基づき、第３タイミング動作
において、前記加算演算回路２５から出力される加算結
果の上位データを一時記憶し、この後第４タイミング動
作において、一時記憶している加算結果の上位データを
外部に出力する。

【００６５】また、第３一時記憶回路２８は下位データ
の加算結果を記憶するのに必要な容量の記憶素子を備え
ており、前記タイミング制御回路２１から出力される各
種の動作タイミング信号に基づき、第２タイミング動作
において、前記加算演算回路２５から出力される加算結
果の下位データを一時記憶し、この後第３、第４タイミ
ング動作において、一時記憶している加算結果の下位デ
ータを外部に出力する。

【００６６】次に、図５に示すタイミング図を参照しな
がらこの実施例の演算動作を説明する。

【００６７】まず、任意のタイミング、例えば図５に示
す第１タイミング動作において、図５（ａ）に示す如く
加算対象となるデータ（高速ポートデータ“ａＵＤｎ＋
ａＬＤｎ”）が入力されるとともに、図５（ｂ）に示す
如くこの高速ポートデータ“ａＵＤｎ＋ａＬＤｎ”の入
力と同期して加算対象となるデータ（転送データ“ｂＵ
Ｄｎ＋ｂＬＤｎ”）が入力されると、タイミング制御回
路２１によって第１前置一時記憶回路２２および第２前
置一時記憶回路２３、データセレクタ回路２４、加算演
算回路２５、第１一時記憶回路２６、第２一時記憶回路
２７、第３一時記憶回路２８が制御されて、第２タイミ
ング動作、第３タイミング動作、第４タイミング動作が
順次、実行される。

【００６８】そして、第２タイミング動作では、図５
（ｃ）に示す如く第２前置一時記憶回路２３によって高
速ポートから入力された高速ポートデータ“ａＵＤｎ＋
ａＬＤｎ”の下位データ“ａＬＤｎ”と、転送データ
“ｂＵＤｎ＋ｂＬＤｎ”の下位データ“ｂＬＤｎ”とが
取り込まれて一時記憶され、これがデータセレクタ回路
２４に供給されるとともに、第１前置一時記憶回路２２
によって前記高速ポートデータ“ａＵＤｎ＋ａＬＤｎ”
の上位データ“ａＵＤｎ”と、転送データ“ｂＵＤｎ＋
ｂＬＤｎ”の上位データ“ｂＵＤｎ”とが取り込まれて
一時記憶され、これがデータセレクタ回路２４に供給さ
れる。

【００６９】そして、データセレクタ回路２４によって
前記高速ポートデータ“ａＵＤｎ＋ａＬＤｎ”の下位デ
ータ“ａＬＤｎ”と、前記転送データ“ｂＵＤｎ＋ｂＬ
Ｄｎ”の下位データ“ｂＬＤｎ”とが選択されて加算演
算回路２５に供給されるとともに、加算演算回路２５に
よって前記高速ポートデータ“ａＵＤｎ＋ａＬＤｎ”の
下位データ“ａＬＤｎ”と、前記転送データ“ｂＵＤｎ
＋ｂＬＤｎ”の下位データ“ｂＬＤｎ”とが加算され、
図５（ｄ）に示す如くこの加算動作によて得られたデー
タ（加算結果の下位データ“ａＬＤｎ＋ｂＬＤｎ”）が
第３一時記憶回路２８に供給されて一時記憶されるとと
もに、前記加算演算処理によって得られたキャリー信号
が第１一時記憶回路２６に供給されて一時記憶される。

【００７０】この後、第３タイミング動作では、データ
セレクタ回路２４によって前記高速ポートデータ“ａＵ
Ｄｎ＋ａＬＤｎ”の上位データ“ａＵＤｎ”と、前記転
送データ“ｂＵＤｎ＋ｂＬＤｎ”の上位データ“ｂＵＤ
ｎ”とが選択されて加算演算回路２５に供給されるとと
もに、加算演算回路２５によって前記高速ポートデータ
“ａＵＤｎ＋ａＬＤｎ”の上位データ“ａＵＤｎ”と、
前記転送データ“ｂＵＤｎ＋ｂＬＤｎ”の上位データ
“ｂＵＤｎ”と、図５（ｅ）に示す如く前記第１一時記
憶回路２６に一時記憶されているキャリー信号とが加算
されて、この加算動作によって得られたデータ“ａＵＤ
ｎ＋ｂＵＤｎ＋キャリー信号”が加算結果の上位データ
として第２一時記憶回路２７に供給されて一時記憶され
る。

【００７１】さらに、図５（ｇ）に示す如く前記第３一
時記憶回路２８に一時記憶されている下位データ“ａＬ
Ｄｎ＋ｂＬＤｎ”が加算結果の下位データとして外部に
出力される。

【００７２】次いで、第４タイミング動作では、図５
（ｆ）に示す如く前記第２一時記憶回路２７に一時記憶
されている上位データ“ａＵＤｎ＋ｂＵＤｎ＋キャリー
信号”が加算結果の上位データとして外部に出力され
る。

【００７３】このようにこの実施例においては、高速ポ
ートから入力されたデータと、このデータに同期して転
送されるデータとを取込み、これらを一時記憶した後、
それぞれ上位と下位のデータに分割するとともに、下
位、上位の順で、加算演算を行ない、この加算演算処理
によって得られたデータを外部に出力するようにしたの
で、データの分割処理と、加算演算器の時分割使用によ
り演算回路の小型化と、これによる高速化とを達成する
ことができるとともに、入出力の同期化により高速デー
タを安定に取り込んで演算処理を行なうことができ、さ
らに小型化により製造も容易にすることができる。

【００７４】さらに、この実施例においては、入力段に
第１前置一時記憶回路２２と、第２前置一時記憶回路２
３とを配置するとともに、出力段に第２一時記憶回路２
７と、第３一時記憶回路２８とを配置して外部の信号
と、内部の信号との同期をとるようにしているので、高
速動作をしている外部装置等、特に記憶素子のとの接続
を容易にすることができる。

【００７５】また、この実施例においては、外部装置
等、特に記憶素子との接続を考慮した動作としたため
に、図５に示すタイミング図からも明らかなように、連
続的に転送されるデータを一つ置きに取り込んで、加算
演算処理しているが、図４に示す高速加算演算器を並列
に配置し、連続的に転送されるデータを連続的に処理す
るようにしても良い。

【００７６】

【発明の効果】以上説明したように本発明によれば、デ
ータの分割処理と、加算演算器の時分割使用により小型
化と、これによる高速化とを達成することができるとと
もに、入出力の同期化により高速データを安定に取り込
んで演算処理を行なうことができ、さらに小型化により
製造も容易にすることができる。

【図面の簡単な説明】

【図１】本発明による高速加算演算器の第１実施例を示
すブロック図である。

【図２】図１に示す加算演算回路の詳細な構成例を示す
ブロック図である。

【図３】図１に示す高速加算演算器の動作例を示すタイ
ミング図である。

【図４】本発明による高速加算演算器の第２実施例を示
すブロック図である。

【図５】図４に示す高速加算演算器の動作例を示すタイ
ミング図である。

【図６】温度分布計測システム等で使用される加算演算
機能を持つ信号処理演算装置の一例を示すブロック図で
ある。

【図７】温度分布計測システム等で使用される加算演算
機能を持つ信号処理演算装置の他の一例を示すブロック
図である。

【図８】温度分布計測システム等で使用される加算演算
機能を持つ信号処理演算装置の他の一例を示すブロック
図である。

【図９】高速に動作する加算演算器として、従来から知
られている並列形加算演算器の一例を示す回路図であ
る。

【図１０】高速に動作する加算演算器として、従来から
知られているキャリー先見形並列加算演算器の一例を示
す回路図である。

【符号の説明】

１タイミング制御回路２データセレクタ回路３加算演算回路（加算部）４第１一時記憶回路（キャリー記憶部）５第２一時記憶回路（データ出力部）１０アダー回路（アダー部）１１１インクリメント・アダー回路（インクリメント
アダー部）１２データセレクタ回路（データセレクタ部）１３上位側一時記憶回路１４下位側一時記憶回路２１タイミング制御回路２２第１前置一時記憶回路（前置一時記憶部）２３第２前置一時記憶回路（前置一時記憶部）２４データセレクタ回路２５加算演算回路（加算部）２６第１一時記憶回路（キャリー記憶部）２７第２一時記憶回路２８第３一時記憶回路

Claims

【特許請求の範囲】

【請求項１】高速ポートから転送される高速ポートデ
ータを取り込み、この高速ポートデータと同期して転送
される他の転送データと、前記高速ポートデータとの加
算演算を行う高速加算演算器において、前記高速ポートデータと前記転送データとを予め設定さ
れているビット長で複数に分割して得られる各データを
下位データから順次、組み合わせて加算する加算部と、この加算部によって得られるキャリー信号を一時記憶
し、前記加算部の上位データの加算演算を行なうとき、
前記キャリー信号を加味させた加算演算を行なわせるキ
ャリー記憶部と、前記加算部によって順次、得られる下位データ側からの
加算結果を組み合わせて出力データを生成するデータ出
力部と、を備えたことを特徴とする高速加算演算器。
【請求項２】データセレクタ回路によって前記高速ポ
ートデータと前記転送データとを予め設定されているビ
ット長で複数に分割して前記加算部に供給する請求項１
記載の高速加算演算器。
【請求項３】前置一時記憶部によって前記高速ポート
データおよび前記転送データを予め設定されているビッ
ト長で複数に分割して一時記憶した後、データセレクタ
回路によって前記前置一時記憶部に一時記憶されている
前記高速ポートデータと前記転送データとを下位データ
側から選択して前記加算部に供給する請求項１記載の高
速加算演算器。
【請求項４】前記加算部は、前記転送データを下位データと上位データに分割し、前
記転送データの上位データに“１”だけ加算するインク
リメントアダー部と、前記転送データの下位データと高速データとの加算を行
ない加算結果を下位データとして出力するアダー部と、このアダー部の加算演算によってキャリーが発生したと
きには、前記インクリメントアダー部の出力データを選
択し、これを加算結果の上位データとして出力し、前記
アダー部の加算演算によってキャリーが発生しないとき
には、前記転送データの上位データを選択し、これを加
算結果の上位データとして出力するデータセレクタ部
と、を有する請求項１〜３のいずれかに記載の高速加算
演算器。