JPH1040072A - 演算装置 - Google Patents

Abstract

(57)【要約】 【課題】 任意のデータブロック数間の演算を行うこと
を可能とするとともに演算器の回路規模を低減する。 【解決手段】 それぞれメモリと分割器とカウンタを有
する入力手段１、５と、ｎビット演算器１２と制御部２
７を有する計算手段９と、連結器１６とメモリ１８を有
する出力手段１５とを有し、計算手段が入力手段の出力
する被演算データのブロック数を検出し内部演算器の演
算データのブロック数を制御するとともに入力手段の出
力するデータのブロック数を制御し出力手段の連結する
演算データのブロック数を制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、各種の電子機器に
内蔵される演算装置に関し、特に演算器を高密度で実装
するのに適した制御構成をもつ演算装置に関するもので
ある。

【０００２】

【従来の技術】図５は演算器１２を構成する３ビット加
算器のブロック図である。

【０００３】図５において１９〜２１は１ビット加算器
で、加算器１９の桁上げ信号を加算器２０に入力し、加
算器２０の桁上げ信号を加算器２１に入力し、加算器２
１の桁上げ信号と制御信号を論理演算器２６で演算し論
理演算結果を加算器１９に入力する。

【０００４】２２〜２５はタイミング調整ラッチ回路で
ある。Ａ０〜Ａｍ（＜＝３×ｎ）とＢ０〜Ｂｍ（＜＝３
×ｎ）の入力を３ビット単位でｎ分割し、下位から順次
Ａ０〜Ａ２とＢ０〜Ｂ２の入力端子に１サイクル間隔で
入力し、ｎサイクル長の制御信号を入力することでｍビ
ットの加算が実行可能である。

【０００５】図６に従来の演算装置の構成を示す。図６
において、１は１２ビットのデータワードを蓄積するメ
モリ２と、予め第１の設定値を入力されたカウンタ４
と、メモリ２の出力を３ビットデータブロックに分割す
る分割器３を有する入力手段である。

【０００６】５は１２ビットのデータワードを蓄積する
メモリ６と、予め第２の設定値を入力されたカウンタ８
と、メモリ６の出力を３ビットデータブロックに分割す
る分割器７を有する入力手段である。

【０００７】９は分割器３の出力する３ビットデータブ
ロックを順次保持出力するレジスタ１０と、分割器７の
出力する３ビットデータブロックを順次保持出力するレ
ジスタ１１と、第１のレジスタ１０の出力する３ビット
データブロックと第２のレジスタ１１の出力する３ビッ
トデータブロックを演算する演算器１２と、予め第３の
設定値を入力されたカウンタ１４と、演算器１２の出力
する３ビットデータブロックを順次保持出力するレジス
タ１３を有する計算手段である。

【０００８】１５はレジスタ１３の出力する３ビットデ
ータブロックを連結出力する連結器１６と、予め第４の
設定値を入力されたカウンタ１７と、連結器１６から出
力されるデータワードを蓄積するメモリ１８を有する出
力手段である。

【０００９】第１〜第４の設定値を４に設定すること
で、分割器３にカウンタ４から４サイクル長の制御信号
を出力し、分割器３はメモリ２の１２ビットデータワー
ドを３ビットデータブロックに分割し下位より順次４回
出力し、分割器７にカウンタ８から４サイクル長の制御
信号を出力し、分割器７はメモリ６の１２ビットデータ
ワードを３ビットデータブロックに分割し下位より順次
４回出力し、演算器１２にカウンタ１４から４サイクル
長の制御信号を出力し、演算器１２は１２ビットの演算
器として動作し、演算された３ビットデータブロックを
下位から順次４回出力し、連結器１６にカウンタ１７か
ら４サイクル長の制御信号を出力し、連結器１６は３ビ
ットデータブロックを順次入力し、４個のデータブロッ
クから１２ビットのデータワードを生成し、メモリ１８
は１２ビットのデータワードを蓄積する。

【００１０】このような従来の演算装置において、演算
器は同じビット幅のデータワードの演算を行なう。

【００１１】

【課題を解決するための課題】このような従来の演算装
置においては、入力データは等しいデータブロック数か
ら構成されている必要があり、異なったブロック数の入
力データの加算は新たに複雑な制御回路、制御線を入力
手段、計算手段、出力手段に設ける必要があった。

【００１２】本発明は、このような問題を解決するもの
であり、簡単な構成で上記したような処理を可能とし、
さらに、実装密度の高い演算装置を提供することを目的
とする。

【００１３】

【課題を解決するための手段】上記課題を達成するた
め、本発明の第１の演算装置は、第１の同期信号により
動作する演算装置であって、前記演算装置は第１の入力
手段と第２の入力手段と計算手段と出力手段を有し、第
１の入力手段は第１のメモリと第１の分割器と第１のカ
ウンタを有し、前記第１のメモリは、第１のデータワー
ドを蓄積し、前記第１の分割器は、前記第１のメモリに
蓄積された前記第１のデータワードをｎビット単位のデ
ータブロックに分割し、前記第１のカウンタから出力さ
れる第１の信号を入力し、前記第１の同期信号によりｎ
ビット単位で下位より順次出力し、制御部から出力され
る第２の信号を入力し、前記第１の同期信号により全て
０のデータブロックを順次出力し、前記第１のカウンタ
は、前記第１の同期信号により前記第１のデータワード
のブロック数をカウントし、前記第１のデータワードの
ブロック数を示す第１の信号を生成出力し、第２の入力
手段は第２のメモリと第２の分割器と第２のカウンタを
有し、前記第２のメモリは、第２のデータワードを蓄積
し、前記第２の分割器は、前記第２のメモリに蓄積され
た前記第２のデータワードをｎビット単位のデータブロ
ックに分割し、前記第２のカウンタから出力される第３
の信号を入力し、前記第１の同期信号によりｎビット単
位で下位より順次出力し、制御部から出力される第４の
信号を入力し、前記第１の同期信号により全て０のデー
タブロックを順次出力し前記第２のカウンタは、前記第
１の同期信号により前記第２のデータワードのブロック
数をカウントし、前記第２のデータワードのブロック数
を示す第３の信号を生成出力し、計算手段は第１のレジ
スタと第２のレジスタと第３のレジスタとｎビット演算
器と制御部を有し、前記第１のレジスタは、前記第１の
分割器から出力されるデータブロックを前記第１の同期
信号により下位より順次保持出力し、前記第２のレジス
タは、前記第２の分割器から出力されるデータブロック
を前記第１の同期信号により下位より順次保持出力し、
前記ｎビット演算器は、前記第１の分割器から出力され
るデータブロックのｉ番目のデータブロックと前記第２
の分割器から出力されるデータブロックのｉ番目のデー
タブロックを演算し、ｉ番目の演算データブロックとｉ
番目の桁上げ情報を出力し、前記第１の分割器から出力
されるデータブロックのｉ＋１番目のデータブロックと
前記第２の分割器から出力されるデータブロックのｉ＋
１番目のデータブロックを前記ｉ番目の桁上げ情報と演
算し、ｉ＋１番目の演算データブロックとｉ＋１番目の
桁上げ情報を出力し、前記制御部の出力する第５の信号
を入力しこれを繰り返し、前記第３のレジスタは、前記
ｎビット演算器から出力される前記演算データブロック
を前記第１の同期信号により下位より順次保持出力し、
前記制御部は、前記第１のカウンタから出力される前記
第１の信号と前記第２のカウンタから出力される前記第
３の信号を論理演算し、前記第１のデータワードの分割
数と前記第２のデータワードの分割数のうち多い分割数
を示す前記第５の信号を出力し、前記第１のデータワー
ドの分割数より前記第２のデータワードの分割数が多い
とき差分を示す前記第２の信号を出力し、前記第２のデ
ータワードの分割数より前記第１のデータワードの分割
数が多いとき差分を示す前記第４の信号を出力し、出力
手段は連結器と第３のメモリを有し、制御部から出力さ
れる第５の信号を入力し、前記第１の同期信号により前
記演算データワードを生成することを特徴とする演算装
置である。

【００１４】また、第２の演算装置は、上記の構成に加
えプロセッサと第４のメモリを更に有し、前記プロセッ
サは前記第４のメモリに蓄積された情報により第１のカ
ウンタに第１のデータワードのブロック数を出力し、第
２のカウンタに第２のデータワードのブロック数を出力
することを特徴とする演算装置である。

【００１５】本発明の第３の演算装置は、第１の同期信
号により動作する演算装置であって、前記演算装置は第
１の入力手段と第２の入力手段と計算手段と出力手段を
有し、 第１の入力手段は第１のメモリと第１の分割器
と第１のカウンタと第３のカウンタを有し、前記第１の
メモリは、第１のデータワードを蓄積し、前記第１の分
割器は、前記第１のメモリに蓄積された前記第１のデー
タワードをｎビット単位のデータブロックに分割し、前
記第１のカウンタから出力される第１の信号を入力し、
前記第１の同期信号によりｎビット単位で下位より順次
出力し、前記第３のカウンタから出力される第６の信号
を入力し、前記第１の同期信号により全て０のデータブ
ロックを順次出力し、前記第１のカウンタは、前記第１
の同期信号により前記第１のデータワードのブロック数
をカウントし、前記第１のデータワードのブロック数を
示す第１の信号を生成出力し、前記第３のカウンタは、
前記第１の同期信号により第２のデータワードのブロッ
ク数に対する前記第１のデータワードのブロック数の増
差分をカウントし、前記第２のデータワードのブロック
数に対する前記第１のデータワードのブロック数の増差
分を示す前記第６の信号を生成出力し、第２の入力手段
は第２のメモリと第２の分割器と第２のカウンタと第４
のカウンタを有し、前記第２のメモリは、第２のデータ
ワードを蓄積し、前記第２の分割器は、前記第２のメモ
リに蓄積された前記第２のデータワードをｎビット単位
のデータブロックに分割し、前記第２のカウンタから出
力される第３の信号を入力し、前記第１の同期信号によ
りｎビット単位で下位より順次出力し、前記第４のカウ
ンタから出力される第７の信号を入力し、前記第１の同
期信号により全て０のデータブロックを順次出力し、前
記第２のカウンタは、前記第１の同期信号により前記第
２のデータワードのブロック数をカウントし、前記第２
のデータワードのブロック数を示す第３の信号を生成出
力し、前記第４のカウンタは、前記第１の同期信号によ
り前記第１のデータワードのブロック数に対する前記第
２のデータワードのブロック数の増差分をカウントし、
前記第１のデータワードのブロック数に対する前記第２
のデータワードのブロック数の増差分を示す前記第７の
信号を生成出力し、計算手段は第１のレジスタと第２の
レジスタと第３のレジスタとｎビット演算器と制御部を
有し、前記第１のレジスタは、前記第１の分割器から出
力されるデータブロックを前記第１の同期信号により下
位より順次保持出力し、前記第２のレジスタは、前記第
２の分割器から出力されるデータブロックを前記第１の
同期信号により下位より順次保持出力し、前記ｎビット
演算器は、前記第１の分割器から出力されるデータブロ
ックのｉ番目のデータブロックと前記第２の分割器から
出力されるデータブロックのｉ番目のデータブロックを
演算し、ｉ番目の演算データブロックとｉ番目の桁上げ
情報を出力し、前記第１の分割器から出力されるデータ
ブロックのｉ＋１番目のデータブロックと前記第２の分
割器から出力されるデータブロックのｉ＋１番目のデー
タブロックを前記ｉ番目の桁上げ情報と演算し、ｉ＋１
番目の演算データブロックとｉ＋１番目の桁上げ情報を
出力し、前記制御部の出力する第５の信号を入力しこれ
を繰り返し、前記第３のレジスタは、前記ｎビット演算
器から出力される前記演算データブロックを前記第１の
同期信号により下位より順次保持出力し、前記制御部
は、前記第１のカウンタから出力される前記第１の信号
と前記第２のカウンタから出力される前記第３の信号を
論理演算し、前記第１のデータワードの分割数と前記第
２のデータワードの分割数のうち多い分割数を示す前記
第５の信号を出力し、出力手段は連結器と第３のメモリ
を有し、制御部から出力される第５の信号を入力し、前
記第１の同期信号により前記演算データワードを生成す
ることを特徴とする演算装置である。

【００１６】また、第４の演算装置は、上記の構成に加
え、プロセッサと第４のメモリを有し、前記プロセッサ
は前記第４のメモリに蓄積された情報により第１のカウ
ンタに第１のデータワードのブロック数を出力し、第２
のカウンタに第２のデータワードのブロック数を出力
し、第３のカウンタに前記第２のデータワードのブロッ
ク数に対する前記第１のデータワードのブロック数の増
差分を出力し、第４のカウンタに前記第１のデータワー
ドのブロック数に対する前記第２のデータワードのブロ
ック数の増差分を出力することを特徴とする演算装置で
ある。

【００１７】上記した構成により、第１の演算装置によ
れば、演算データの入力データワードのビット幅を演算
器の演算単位に変更することができ、計算手段は演算デ
ータのビット幅を検出するための複雑な機構が不要であ
るとともに演算器制御用のカウンタが不要で、出力手段
は連結器制御用のカウンタが不要となり、回路規模を最
小とできるため、チップ面積を低減することが可能とな
る。

【００１８】また、第２の演算装置によれば、チップ面
積を低減しつつかつ演算データのビット幅をプログラマ
ブルに変更できる。

【００１９】さらに、第３の演算装置によれば、計算手
段の有する制御部と入力手段の有する分割器間の配線が
不要となり、入力手段と計算手段と出力手段のチップ上
のレイアウトの自由度を向上することが可能となる。

【００２０】また、第４の演算装置によれば、入力手段
と計算手段と出力手段のチップ上のレイアウトの自由度
を向上しつつかつ演算データのビット幅をプログラマブ
ルに変更できる。

【００２１】

【発明の実施の形態】以下本発明の実施の形態につい
て、図面を参照しながら説明する。

【００２２】（実施の形態１）図１は本発明の実施の形
態１における演算装置の構成を示すブロック図である。
図１において、１は９ビットのデータワードを蓄積する
メモリ２と、予め３の設定値を入力され信号線２９に３
の設定値を示す信号５０を出力するカウンタ４と、信号
５０によりメモリ２の出力を３個の３ビットデータブロ
ックに分割出力した後、制御部２７が信号線２８に出力
する信号５１により全て０のデータブロックを１回出力
する分割器３を有する入力手段である。

【００２３】５は１２ビットのデータワードを蓄積する
メモリ６と、予め４の設定値を入力され信号線３１に４
の設定値を示す信号５２を出力するカウンタ８と、信号
５２によりメモリ６の出力を４個の３ビットデータブロ
ックに分割出力した後、制御部２７が信号線３０に出力
する信号５３により全て０のデータブロックを０回出力
する分割器７を有する入力手段である。

【００２４】９は分割器３の出力する３ビットデータブ
ロックを順次保持出力するレジスタ１０と、分割器７の
出力する３ビットデータブロックを順次保持出力するレ
ジスタ１１と、レジスタ１０の出力する３ビットデータ
ブロックとレジスタ１１の出力する３ビットデータブロ
ックを信号線３２に出力される信号５４により演算する
演算器１２と、カウンタ４から出力される信号２９とカ
ウンタ８から出力される信号３１の論理演算を行い信号
５１を信号線２８に、信号５３を信号線３０に、信号５
４を信号線３２に出力する制御部２７と、演算器１２の
出力する３ビットデータブロックを順次保持出力するレ
ジスタ１３を有する計算手段である。

【００２５】１５はレジスタ１３の出力する３ビットデ
ータブロックを信号線３２に出力される信号５３により
連結出力する連結器１６と、連結器１６から出力される
１２ビットデータワードを蓄積するメモリ１８を有する
出力手段である。

【００２６】図７は本発明の実施の形態１における演算
装置の演算器の入出力データブロックと同期信号の関係
を示すものである。

【００２７】図７において、同期信号３３に対し、カウ
ンタ４は３サイクル長の信号５０を出力しカウンタ８は
４サイクル長の信号５２を出力し制御部２７は信号５０
と信号５２を論理演算し信号５１と信号５３と信号５４
を出力する。

【００２８】分割器３はカウンタ４より信号５０を入力
し、メモリ２より入力したデータワードをＣ０〜Ｃ２な
る３ブロックを含むデータに分割出力した後、信号５１
により全て０なるブロックデータを１回加えデータ３３
として出力する。

【００２９】分割器７はカウンタ８より信号５２を入力
し、メモリ６より入力したデータワードをＤ０〜Ｄ３な
る４ブロックを含むデータに分割出力した後、信号５３
により全て０なるデータブロックを０回加えデータ３４
として出力する。

【００３０】演算器１２は信号５４によりデータ３３と
データ３４を演算し、Ｅ０〜Ｅ３なる演算ブロックデー
タをデータ６０として順次出力する。

【００３１】連結器１６は信号５４によりＥ０〜Ｅ３な
る４ブロックを連結し１２ビットの演算データワードを
出力する。

【００３２】（実施の形態２）図２は本発明の実施の形
態２における演算装置の構成を示すブロック図である。
図２において、１は９ビットのデータワードを蓄積する
メモリ２と、予め３の設定値を入力され信号線２９に３
の設定値を示す制御信号を出力するカウンタ４と、予め
１の設定値を入力され信号線３７に１の設定値を示す制
御信号を出力するカウンタ３５と、カウンタ４による３
の設定値を示す制御信号によりメモリ２の出力を３個の
３ビットデータブロックに分割出力した後、カウンタ３
５による１の設定値を示す制御信号により全て０のデー
タブロックを１回出力する分割器３を有する入力手段で
ある。

【００３３】５は１２ビットのデータワードを蓄積する
メモリ６と、予め４の設定値を入力され信号線３１に４
の設定値を示す制御信号を出力するカウンタ８と、予め
０の設定値を入力され信号線３８に０の設定値を示す制
御信号を出力するカウンタ３６と、カウンタ８による４
の設定値を示す制御信号によりメモリ６の出力を４個の
３ビットデータブロックに分割出力した後、カウンタ３
６による０の設定値を示す制御信号により全て０のデー
タブロックを０回出力する分割器７を有する入力手段で
ある。

【００３４】９は分割器３の出力する３ビットデータブ
ロックを順次保持出力するレジスタ１０と、分割器７の
出力する３ビットデータブロックを順次保持出力するレ
ジスタ１１と、レジスタ１０の出力する３ビットデータ
ブロックとレジスタ１１の出力する３ビットデータブロ
ックを信号線３２に出力される制御信号により繰り返し
演算する演算器１２と、信号線２９にカウンタ４から出
力される４の設定値を示す制御信号と信号線３１にカウ
ンタ８から出力される３の設定値を示す制御信号の論理
演算を行い４の設定値を示す制御信号を信号線３に出力
する制御部２７と、演算器１２の出力する３ビットデー
タブロックを順次保持出力するレジスタ１３を有する計
算手段である。

【００３５】１５はレジスタ１３の出力する３ビットデ
ータブロックを信号線３２に出力された４の設定値を示
す制御信号により連結出力する連結器１６と、連結器１
６から出力される１２ビットデータワードを蓄積するメ
モリ１８を有する出力手段である。

【００３６】（実施の形態３）図３は本発明の実施の形
態３における演算装置の構成を示すブロック図である。
図３において、３９はメモリ４０に蓄積された第１の設
定値を入力しカウンタ４に３の設定値を信号線４１を介
して出力し、カウンタ８に４の設定値を信号線４２を介
して出力した後、メモリ４０に蓄積された第２の設定値
を入力しカウンタ４に４の設定値を信号線４１を介して
出力し、カウンタ８に３の設定値を信号線４２を介して
出力するプロセッサである。

【００３７】第１の設定値の演算装置は、本発明の実施
の形態１の演算装置におけるメモリ２が９ビットのデー
タワードを蓄積するメモリとして動作し、カウンタ４が
３の設定値を入力され信号線２９に３の設定値を示す制
御信号を出力するカウンタとして動作し、メモリ６が１
２ビットのデータワードを蓄積するメモリとして動作
し、カウンタ８が４の設定値を入力され信号線３１に４
の設定値を示す制御信号を出力するカウンタとして動作
する。

【００３８】第２の設定値の演算装置は、本発明の実施
の形態１の演算装置におけるメモリ２が１２ビットのデ
ータワードを蓄積するメモリとして動作し、カウンタ４
が４の設定値を入力され信号線２９に４の設定値を示す
制御信号を出力するカウンタとして動作し、メモリ６が
９ビットのデータワードを蓄積するメモリとして動作
し、カウンタ８が３の設定値を入力され信号線３１に３
の設定値を示す制御信号を出力するカウンタとして動作
する。

【００３９】（実施の形態４）図４は本発明の実施の形
態４における演算装置の構成を示すブロック図である。
図４において、３９はメモリ４０に蓄積された第１の設
定値を入力しカウンタ４に３の設定値を信号線４１を介
して出力し、カウンタ３５に１の設定値を信号線４３を
介して出力し、カウンタ８に４の設定値を信号線４２を
介して出力し、カウンタ３６に０の設定値を信号線４４
を介して出力した後、メモリ４０に蓄積された第２の設
定値を入力しカウンタ４に４の設定値を信号線４１を介
して出力し、カウンタ３５に０の設定値を信号線４３を
介して出力し、カウンタ８に３の設定値を信号線４２を
介して出力し、カウンタ３６に１の設定値を信号線４４
を介して出力するプロセッサである。

【００４０】第１の設定値の演算装置は、本発明の実施
の形態２の演算装置におけるメモリ２が９ビットのデー
タワードを蓄積するメモリとして動作し、カウンタ４が
３の設定値を入力され信号線２９に３の設定値を示す制
御信号を出力するカウンタとして動作し、カウンタ３５
が１の設定値を入力され信号線３７に１の設定値を示す
制御信号を出力するカウンタとして動作し、メモリ６が
１２ビットのデータワードを蓄積するメモリとして動作
し、カウンタ８が４の設定値を入力され信号線３１に４
の設定値を示す制御信号を出力するカウンタとして動作
し、カウンタ３６が０の設定値を入力され信号線３８に
０の設定値を示す制御信号を出力するカウンタとして動
作する。

【００４１】第２の設定値の演算装置は、メモリ２は１
２ビットのデータワードを蓄積するメモリとして動作
し、カウンタ４は４の設定値を入力され信号線２９に４
の設定値を示す制御信号を出力するカウンタとして動作
し、カウンタ３５は０の設定値を入力され信号線３７に
０の設定値を示す制御信号を出力するカウンタとして動
作し、メモリ６は９ビットのデータワードを蓄積するメ
モリとして動作し、カウンタ８は３の設定値を入力され
信号線３１に３の設定値を示す制御信号を出力するカウ
ンタとして動作し、カウンタ３６は１の設定値を入力さ
れ信号線３８に１の設定値を示す制御信号を出力するカ
ウンタとして動作する。

【００４２】

【発明の効果】本発明の演算装置によれば、計算手段が
入力手段の出力する被演算データのブロック数を検出
し、内部演算器の演算データのブロック数を制御すると
ともに入力手段の出力するデータのブロック数を制御
し、出力手段の連結する演算データのブロック数を制御
するようにしたため、任意のデータブロック数間の演算
を行うことが可能となるとともに計算手段および出力手
段にカウンタが不要となり演算器の回路規模を低減する
ことができる。

【００４３】また、入力手段が出力するデータのブロッ
ク数を制御し、計算手段が入力手段の出力する被演算デ
ータのブロック数を検出し、内部演算器の演算データの
ブロック数を制御するとともに出力手段の連結する演算
データのブロック数を制御するようにしたため、任意の
データブロック数間の演算を行うことが可能となるとと
もに計算手段および出力手段にカウンタが不要となり演
算器の回路規模を低減することができ、入力手段と計算
手段の配線を低減することで、入力手段、計算手段、出
力手段をチップ上にレイアウトする際の自由度を向上で
きる。

【００４４】さらに、上記の効果に加え、プログラマブ
ルに演算を行うデータブロック数を制御することができ
る。

【図面の簡単な説明】

【図１】本発明の実施の形態１における演算装置の構成
を示すブロック図

【図２】本発明の実施の形態２における演算装置の構成
を示すブロック図

【図３】本発明の実施の形態３における演算装置の構成
を示すブロック図

【図４】本発明の実施の形態４における演算装置の構成
を示すブロック図

【図５】従来の３ビット演算器の構成を示すブロック図

【図６】従来の演算装置の構成を示すブロック図

【図７】本発明の実施の形態１における演算装置の加算
器の入出力データブロックと同期信号の関係図

【符号の説明】

２ メモリ ４ カウンタ ７ 分割器 １２ 演算器 １６ 連結器 ２７ 制御部

Claims (4)

【特許請求の範囲】
1. 【請求項１】 第１の同期信号により動作し、第１の入
   力手段と第２の入力手段と計算手段と出力手段とを有す
   る演算装置であって、 前記第１の入力手段は、第１のメモリと第１の分割器と
   第１のカウンタとを有し、 前記第１のメモリは、第１のデータワードを蓄積し、 前記第１の分割器は、前記第１のメモリに蓄積された前
   記第１のデータワードをｎビット単位のデータブロック
   に分割し、前記第１のカウンタから出力される第１の信
   号を入力し、前記第１の同期信号によりｎビット単位で
   下位より順次出力し、制御部から出力される第２の信号
   を入力し、前記第１の同期信号により全て０のデータブ
   ロックを順次出力し、 前記第１のカウンタは、前記第１の同期信号により前記
   第１のデータワードのブロック数をカウントし、前記第
   １のデータワードのブロック数を示す第１の信号を生成
   出力し、 前記第２の入力手段は、第２のメモリと第２の分割器と
   第２のカウンタとを有し、 前記第２のメモリは、第２のデータワードを蓄積し、 前記第２の分割器は、前記第２のメモリに蓄積された前
   記第２のデータワードをｎビット単位のデータブロック
   に分割し、前記第２のカウンタから出力される第３の信
   号を入力し、前記第１の同期信号によりｎビット単位で
   下位より順次出力し、制御部から出力される第４の信号
   を入力し、前記第１の同期信号により全て０のデータブ
   ロックを順次出力し、 前記第２のカウンタは、前記第１の同期信号により前記
   第２のデータワードのブロック数をカウントし、前記第
   ２のデータワードのブロック数を示す第３の信号を生成
   出力し、 前記計算手段は、第１のレジスタと第２のレジスタと第
   ３のレジスタとｎビット演算器と制御部とを有し、 前記第１のレジスタは、前記第１の分割器から出力され
   るデータブロックを前記第１の同期信号により下位より
   順次保持出力し、 前記第２のレジスタは、前記第２の分割器から出力され
   るデータブロックを前記第１の同期信号により下位より
   順次保持出力し、 前記ｎビット演算器は、前記第１の分割器から出力され
   るデータブロックのｉ番目のデータブロックと前記第２
   の分割器から出力されるデータブロックのｉ番目のデー
   タブロックを演算し、ｉ番目の演算データブロックとｉ
   番目の桁上げ情報を出力し、前記第１の分割器から出力
   されるデータブロックのｉ＋１番目のデータブロックと
   前記第２の分割器から出力されるデータブロックのｉ＋
   １番目のデータブロックを前記ｉ番目の桁上げ情報と演
   算し、ｉ＋１番目の演算データブロックとｉ＋１番目の
   桁上げ情報を出力し、前記制御部の出力する第５の信号
   を入力しこれを繰り返し、 前記第３のレジスタは、前記ｎビット演算器から出力さ
   れる前記演算データブロックを前記第１の同期信号によ
   り下位より順次保持出力し、 前記制御部は、前記第１のカウンタから出力される前記
   第１の信号と前記第２のカウンタから出力される前記第
   ３の信号を論理演算し、前記第１のデータワードの分割
   数と前記第２のデータワードの分割数のうち多い分割数
   を示す前記第５の信号を出力し、前記第１のデータワー
   ドの分割数より前記第２のデータワードの分割数が多い
   とき差分を示す前記第２の信号を出力し、前記第２のデ
   ータワードの分割数より前記第１のデータワードの分割
   数が多いとき差分を示す前記第４の信号を出力し、 前記出力手段は連結器と第３のメモリとを有し、前記制
   御部から出力される第５の信号を入力し、前記第１の同
   期信号により前記演算データワードを生成することを特
   徴とする演算装置。
2. 【請求項２】 プロセッサと第４のメモリとを更に備
   え、 前記プロセッサは前記第４のメモリに蓄積された情報に
   より第１のカウンタに第１のデータワードのブロック数
   を出力し、 第２のカウンタに第２のデータワードのブロック数を出
   力することを特徴とする請求項１記載の演算装置。
3. 【請求項３】 第１の同期信号により動作し、第１の入
   力手段と第２の入力手段と計算手段と出力手段とを有す
   る演算装置であって、 前記第１の入力手段は、第１のメモリと第１の分割器と
   第１のカウンタと第３のカウンタとを有し、 前記第１のメモリは、第１のデータワードを蓄積し、 前記第１の分割器は、前記第１のメモリに蓄積された前
   記第１のデータワードをｎビット単位のデータブロック
   に分割し、前記第１のカウンタから出力される第１の信
   号を入力し、前記第１の同期信号によりｎビット単位で
   下位より順次出力し、前記第３のカウンタから出力され
   る第６の信号を入力し、前記第１の同期信号により全て
   ０のデータブロックを順次出力し、 前記第１のカウンタは、前記第１の同期信号により前記
   第１のデータワードのブロック数をカウントし、前記第
   １のデータワードのブロック数を示す第１の信号を生成
   出力し、 前記第３のカウンタは、前記第１の同期信号により第２
   のデータワードのブロック数に対する前記第１のデータ
   ワードのブロック数の増差分をカウントし、前記第２の
   データワードのブロック数に対する前記第１のデータワ
   ードのブロック数の増差分を示す前記第６の信号を生成
   出力し前記第２の入力手段は、第２のメモリと第２の分
   割器と第２のカウンタと第４のカウンタとを有し、 前記第２のメモリは、第２のデータワードを蓄積し、 前記第２の分割器は、前記第２のメモリに蓄積された前
   記第２のデータワードをｎビット単位のデータブロック
   に分割し、前記第２のカウンタから出力される第３の信
   号を入力し、前記第１の同期信号によりｎビット単位で
   下位より順次出力し、前記第４のカウンタから出力され
   る第７の信号を入力し、前記第１の同期信号により全て
   ０のデータブロックを順次出力し、 前記第２のカウンタは、前記第１の同期信号により前記
   第２のデータワードのブロック数をカウントし、前記第
   ２のデータワードのブロック数を示す第３の信号を生成
   出力し、 前記第４のカウンタは、前記第１の同期信号により前記
   第１のデータワードのブロック数に対する前記第２のデ
   ータワードのブロック数の増差分をカウントし、前記第
   １のデータワードのブロック数に対する前記第２のデー
   タワードのブロック数の増差分を示す前記第７の信号を
   生成出力し、 前記計算手段は、第１のレジスタと第２のレジスタと第
   ３のレジスタとｎビット演算器と制御部とを有し、 前記第１のレジスタは、前記第１の分割器から出力され
   るデータブロックを前記第１の同期信号により下位より
   順次保持出力し、 前記第２のレジスタは、前記第２の分割器から出力され
   るデータブロックを前記第１の同期信号により下位より
   順次保持出力し、 前記ｎビット演算器は、前記第１の分割器から出力され
   るデータブロックのｉ番目のデータブロックと前記第２
   の分割器から出力されるデータブロックのｉ番目のデー
   タブロックを演算し、ｉ番目の演算データブロックとｉ
   番目の桁上げ情報を出力し、前記第１の分割器から出力
   されるデータブロックのｉ＋１番目のデータブロックと
   前記第２の分割器から出力されるデータブロックのｉ＋
   １番目のデータブロックを前記ｉ番目の桁上げ情報と演
   算し、ｉ＋１番目の演算データブロックとｉ＋１番目の
   桁上げ情報を出力し、前記制御部の出力する第５の信号
   を入力しこれを繰り返し、 前記第３のレジスタは、前記ｎビット演算器から出力さ
   れる前記演算データブロックを前記第１の同期信号によ
   り下位より順次保持出力し、 前記制御部は、前記第１のカウンタから出力される前記
   第１の信号と前記第２のカウンタから出力される前記第
   ３の信号を論理演算し、前記第１のデータワードの分割
   数と前記第２のデータワードの分割数のうち多い分割数
   を示す前記第５の信号を出力し、 前記出力手段は、連結器と第３のメモリとを有し、 前記制御部から出力される第５の信号を入力し、前記第
   １の同期信号により前記演算データワードを生成するこ
   とを特徴とする演算装置。
4. 【請求項４】 プロセッサと第４のメモリとを更に備
   え、 前記プロセッサは前記第４のメモリに蓄積された情報に
   より請求項２の第１のカウンタに第１のデータワードの
   ブロック数を出力し、 第２のカウンタに第２のデータワードのブロック数を出
   力し、 第３のカウンタに前記第２のデータワードのブロック数
   に対する前記第１のデータワードのブロック数の増差分
   を出力し、第４のカウンタに前記第１のデータワードの
   ブロック数に対する前記第２のデータワードのブロック
   数の増差分を出力することを特徴とする請求項３記載の
   演算装置。