JP3166781B2 - 加算回路 - Google Patents
加算回路Info
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- JP3166781B2 JP3166781B2 JP19860391A JP19860391A JP3166781B2 JP 3166781 B2 JP3166781 B2 JP 3166781B2 JP 19860391 A JP19860391 A JP 19860391A JP 19860391 A JP19860391 A JP 19860391A JP 3166781 B2 JP3166781 B2 JP 3166781B2
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- Japan
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Description
【０００１】
【産業上の利用分野】本発明は、各成分が多数のビット
（ｎビット）で表現されるベクトル量の各成分どおしを
加算して新たなベクトル量を求める加算回路に関するも
のである。
（ｎビット）で表現されるベクトル量の各成分どおしを
加算して新たなベクトル量を求める加算回路に関するも
のである。
【０００２】
【従来の技術】ベクトル量どおしを加算して新たなベク
トル量を求めるアルゴリズムをハードウェアで構成した
加算回路が従来から用いられている。図３はそのような
従来の加算回路の一例を略示した図である。ここでは、
各成分がｎビットで表現される。 Ａ＝（ｘ1 ，ｙ1 ，ｚ1 ）・・・ （１） なるベクトル量と、各成分がやはりｎビットで表現され
る。 Ｂ＝（ｘ2 ，ｙ2 ，ｚ2 ）・・・ （２） なるベクトル量とを加算して、 Ｃ＝（Ｘ，Ｙ，Ｚ） ・・・ （３） 但し、Ｘ＝ｘ1 ＋ｘ2 Ｙ＝ｙ1 ＋ｙ2 Ｚ＝ｚ1 ＋ｚ2 なる新たなベクトル量Ｃを求めるために、ｎビットのデ
ータどおしを加算する３つの加算器５１，５２，５３を
備え、各加算器５１，５２，５３でそれぞれｘ1 ＋
ｘ2 ，ｙ1 ＋ｙ2 ，ｚ1 ＋ｚ2 なる加算演算を並行して
行うように構成されている。これにより、各成分毎の加
算が行われ、新たなベクトル量Ｃが求められる。
トル量を求めるアルゴリズムをハードウェアで構成した
加算回路が従来から用いられている。図３はそのような
従来の加算回路の一例を略示した図である。ここでは、
各成分がｎビットで表現される。 Ａ＝（ｘ1 ，ｙ1 ，ｚ1 ）・・・ （１） なるベクトル量と、各成分がやはりｎビットで表現され
る。 Ｂ＝（ｘ2 ，ｙ2 ，ｚ2 ）・・・ （２） なるベクトル量とを加算して、 Ｃ＝（Ｘ，Ｙ，Ｚ） ・・・ （３） 但し、Ｘ＝ｘ1 ＋ｘ2 Ｙ＝ｙ1 ＋ｙ2 Ｚ＝ｚ1 ＋ｚ2 なる新たなベクトル量Ｃを求めるために、ｎビットのデ
ータどおしを加算する３つの加算器５１，５２，５３を
備え、各加算器５１，５２，５３でそれぞれｘ1 ＋
ｘ2 ，ｙ1 ＋ｙ2 ，ｚ1 ＋ｚ2 なる加算演算を並行して
行うように構成されている。これにより、各成分毎の加
算が行われ、新たなベクトル量Ｃが求められる。
【０００３】
【発明が解決しようとする課題】上記加算回路は、例え
ばｎビットの加算器を１個だけ備えてｘ1 ＋ｘ2 ，ｙ1
＋ｙ2 ，ｚ1 ＋ｚ2 の各演算を順番に行う加算回路と比
べ高速に演算を行うことができるという利点を有する
が、その一方で加算器が３個必要となり回路構成が非常
に複雑となりＩＣ化した際に大面積の加算回路となって
しまうという問題がある。
ばｎビットの加算器を１個だけ備えてｘ1 ＋ｘ2 ，ｙ1
＋ｙ2 ，ｚ1 ＋ｚ2 の各演算を順番に行う加算回路と比
べ高速に演算を行うことができるという利点を有する
が、その一方で加算器が３個必要となり回路構成が非常
に複雑となりＩＣ化した際に大面積の加算回路となって
しまうという問題がある。
【０００４】また、ベクトルの各成分がｎ＝３２ビット
もしくはｎ＝６４ビット等の多数のビットで表現される
数値である場合、加算演算の際のキャリーの伝播速度
が、単にビット数が多いことの比率と比べさらにずっと
遅くなり、このため回路構成を複雑にして大面積のＩＣ
の加算回路とした割にはそれほど高速処理とはならない
という問題もある。
もしくはｎ＝６４ビット等の多数のビットで表現される
数値である場合、加算演算の際のキャリーの伝播速度
が、単にビット数が多いことの比率と比べさらにずっと
遅くなり、このため回路構成を複雑にして大面積のＩＣ
の加算回路とした割にはそれほど高速処理とはならない
という問題もある。
【０００５】本発明は上記事情に基づいてなされたもの
であり、簡易な回路構成によりＩＣ化した際の面積を小
さくすることができ、しかもベクトル量を高速演算する
ことができる加算回路を提供することを目的とするもの
である。
であり、簡易な回路構成によりＩＣ化した際の面積を小
さくすることができ、しかもベクトル量を高速演算する
ことができる加算回路を提供することを目的とするもの
である。
【０００６】
【課題を解決するための手段】上記目的を達成するため
の本発明は、各成分（ｘ，ｙ，ｚ）がｎビットで表現さ
れる第１のベクトル量と第２のベクトル量を前記各成分
毎に加算することにより第３のベクトル量を求める加算
回路において、前記第１のベクトル量と第２のベクトル
量のｘ成分の下位側ｎ／２ビット同士、前記第１のベク
トル量と第２のベクトル量のｚ成分の下位側ｎ／２ビッ
ト同士、及び前記第１のベクトル量と第２のベクトル量
のｘ成分の上位側ｎ／２ビット同士を加算する第１の加
算手段と、前記第１のベクトル量と第２のベクトル量の
ｙ成分の下位側ｎ／２ビット同士、前記第１のベクトル
量と第２のベクトル量のｙ成分の上位側ｎ／２ビット同
士、及び前記第１のベクトル量と第２のベクトル量のｚ
成分の上位側ｎ／２ビット同士を加算する第２の加算手
段と、前記第１及び第２の加算手段で、先ず前記第１及
び第２のベクトル量の各成分の下位側ｎ／２ビット同士
を加算し、次に当該成分の下位側ｎ／２ビット同士の演
算結果のキャリーを考慮して前記第１及び第２のベクト
ル量の当該成分の上位側ｎ／２ビット同士を加算するよ
うにデータを制御するデータ制御手段と、を備えること
を特徴とするものである。
の本発明は、各成分（ｘ，ｙ，ｚ）がｎビットで表現さ
れる第１のベクトル量と第２のベクトル量を前記各成分
毎に加算することにより第３のベクトル量を求める加算
回路において、前記第１のベクトル量と第２のベクトル
量のｘ成分の下位側ｎ／２ビット同士、前記第１のベク
トル量と第２のベクトル量のｚ成分の下位側ｎ／２ビッ
ト同士、及び前記第１のベクトル量と第２のベクトル量
のｘ成分の上位側ｎ／２ビット同士を加算する第１の加
算手段と、前記第１のベクトル量と第２のベクトル量の
ｙ成分の下位側ｎ／２ビット同士、前記第１のベクトル
量と第２のベクトル量のｙ成分の上位側ｎ／２ビット同
士、及び前記第１のベクトル量と第２のベクトル量のｚ
成分の上位側ｎ／２ビット同士を加算する第２の加算手
段と、前記第１及び第２の加算手段で、先ず前記第１及
び第２のベクトル量の各成分の下位側ｎ／２ビット同士
を加算し、次に当該成分の下位側ｎ／２ビット同士の演
算結果のキャリーを考慮して前記第１及び第２のベクト
ル量の当該成分の上位側ｎ／２ビット同士を加算するよ
うにデータを制御するデータ制御手段と、を備えること
を特徴とするものである。
【０００７】
【作用】本発明の加算回路は、ｎ／２ビット同士の加算
を行う二つの加算回路を備え、第１及び第２のベクトル
量の、ｎビットで表現される各成分（ｘ，ｙ，ｚ）を上
位側ｎ／２ビットと下位側ｎ／２ビットとに分け、先ず
第１及び第２のベクトル量の各成分の下位側ｎ／２ビッ
ト同士の加算を行い、次に当該成分の上位側ｎ／２ビッ
ト同士の加算を行うようにしたため、加算演算の際にキ
ャリーの伝播速度がかなり速くなり、したがって高速に
演算処理を行うことができる。また、本発明の加算回路
は、後述する実施例に示すように、従来のものに比べて
加算手段の数が少なくて済むので、ＩＣ化した際に従来
のものに比べて小面積で足りる。
を行う二つの加算回路を備え、第１及び第２のベクトル
量の、ｎビットで表現される各成分（ｘ，ｙ，ｚ）を上
位側ｎ／２ビットと下位側ｎ／２ビットとに分け、先ず
第１及び第２のベクトル量の各成分の下位側ｎ／２ビッ
ト同士の加算を行い、次に当該成分の上位側ｎ／２ビッ
ト同士の加算を行うようにしたため、加算演算の際にキ
ャリーの伝播速度がかなり速くなり、したがって高速に
演算処理を行うことができる。また、本発明の加算回路
は、後述する実施例に示すように、従来のものに比べて
加算手段の数が少なくて済むので、ＩＣ化した際に従来
のものに比べて小面積で足りる。
【０００８】
【実施例】図１は本発明の一実施例である加算回路のブ
ロック図、図２はそのタイムチャートである。本実施例
の加算回路は、各成分がｎビットからなる２つのベクト
ル量の各成分を保持するレジスタ１１〜１６と、レジス
タ１１〜１６に保持されたｎビットの成分のうちの上位
又は下位のｎ／２ビットをセレクトする上位・下位切換
セレクタ２１〜２６と、各加算器３１，３２に入力する
ｎ／２ビットの成分をセレクトする加算入力セレクタ２
７〜３０と、加算入力セレクタ２７〜３０によってセレ
クトされたｎ／２ビットの成分を加算する加算器３１，
３２と、加算結果のキャリー信号を保持するキャリーレ
ジスタ３３〜３５と、ｎ／２ビットの加算結果を一時的
に保持する位相合わせレジスタ３６〜３９と、加算結果
となるベクトル量の各ｎビットの成分を保持するレジス
タ４２〜４４とからなるものである。また、本実施例の
加算回路は、前述した従来例と同様に各成分がｎビット
からなる２つのベクトル量Ａ＝（ｘ1 ，ｙ1 ，ｚ1 ）と
Ｂ＝（ｘ2 ，ｙ2 ，ｚ2 ）とを加算してベクトル量Ｃ＝
（Ｘ，Ｙ，Ｚ）（但しＸ＝ｘ1 ＋ｘ2 ，Ｙ＝ｙ1 ＋
ｙ2 ，Ｚ＝ｚ1 ＋ｚ2 ）を求めるものである。
ロック図、図２はそのタイムチャートである。本実施例
の加算回路は、各成分がｎビットからなる２つのベクト
ル量の各成分を保持するレジスタ１１〜１６と、レジス
タ１１〜１６に保持されたｎビットの成分のうちの上位
又は下位のｎ／２ビットをセレクトする上位・下位切換
セレクタ２１〜２６と、各加算器３１，３２に入力する
ｎ／２ビットの成分をセレクトする加算入力セレクタ２
７〜３０と、加算入力セレクタ２７〜３０によってセレ
クトされたｎ／２ビットの成分を加算する加算器３１，
３２と、加算結果のキャリー信号を保持するキャリーレ
ジスタ３３〜３５と、ｎ／２ビットの加算結果を一時的
に保持する位相合わせレジスタ３６〜３９と、加算結果
となるベクトル量の各ｎビットの成分を保持するレジス
タ４２〜４４とからなるものである。また、本実施例の
加算回路は、前述した従来例と同様に各成分がｎビット
からなる２つのベクトル量Ａ＝（ｘ1 ，ｙ1 ，ｚ1 ）と
Ｂ＝（ｘ2 ，ｙ2 ，ｚ2 ）とを加算してベクトル量Ｃ＝
（Ｘ，Ｙ，Ｚ）（但しＸ＝ｘ1 ＋ｘ2 ，Ｙ＝ｙ1 ＋
ｙ2 ，Ｚ＝ｚ1 ＋ｚ2 ）を求めるものである。
【０００９】次に、本実施例の加算回路の動作について
説明する。先ず、図２に示すクロック０のタイミングで
レジスタ１１〜１６に各成分ｘ1 ，ｘ2 , ｙ1 ，ｙ2 ，
ｚ1 ，ｚ2 が入力され保持される。これら各成分はそれ
ぞれｎビットで表現されている。また、それとともに上
位・下位切換セレクタ２１〜２６により各レジスタ１１
〜１６の下位側ｎ／２がセレクトされる。
説明する。先ず、図２に示すクロック０のタイミングで
レジスタ１１〜１６に各成分ｘ1 ，ｘ2 , ｙ1 ，ｙ2 ，
ｚ1 ，ｚ2 が入力され保持される。これら各成分はそれ
ぞれｎビットで表現されている。また、それとともに上
位・下位切換セレクタ２１〜２６により各レジスタ１１
〜１６の下位側ｎ／２がセレクトされる。
【００１０】また、クロック０のタイミングでは加算入
力セレクタ２７，２８ではそれぞれｘ1 ，ｘ2 の下位側
ｎ／２ビットがセレクトされ、加算入力セレクタ２９，
３０ではそれぞれｙ1 ，ｙ2 の下位側ｎ／２ビットがセ
レクトされ、これによりｎ／２ビットのデータを加算す
る加算器３１，３２にはそれぞれ、ｘ1 ，ｘ2 の下位側
ｎ／２ビット、ｙ1 ，ｙ2 の下位側ｎ／２ビットが入力
され、加算器３１，３２でそれぞれｘ1 （下位ｎ／２ビ
ット）＋ｘ2 （下位ｎ／２ビット），ｙ1 （下位ｎ／２
ビット）＋ｙ2 （下位ｎ／２ビット）の演算が行われ
る。
力セレクタ２７，２８ではそれぞれｘ1 ，ｘ2 の下位側
ｎ／２ビットがセレクトされ、加算入力セレクタ２９，
３０ではそれぞれｙ1 ，ｙ2 の下位側ｎ／２ビットがセ
レクトされ、これによりｎ／２ビットのデータを加算す
る加算器３１，３２にはそれぞれ、ｘ1 ，ｘ2 の下位側
ｎ／２ビット、ｙ1 ，ｙ2 の下位側ｎ／２ビットが入力
され、加算器３１，３２でそれぞれｘ1 （下位ｎ／２ビ
ット）＋ｘ2 （下位ｎ／２ビット），ｙ1 （下位ｎ／２
ビット）＋ｙ2 （下位ｎ／２ビット）の演算が行われ
る。
【００１１】次にクロック１のタイミングでｘ1 （下位
ｎ／２ビット）＋ｘ2 （下位ｎ／２ビット）およびｙ1
（下位ｎ／２ビット）＋ｙ2 （下位ｎ／２ビット）によ
るキャリー信号ｘc ，ｙc がそれぞれキャリーレジスタ
３３，３４に入力され、また位相合わせレジスタ３６，
３７にそれぞれＸ（下位側ｎ／２ビット），Ｙ（下位側
ｎ／２ビット）が入力され保持される。またこのクロッ
ク１のタイミングで、加算器３１，３２にｚ1 ，ｚ2 の
下位ｎ／２ビット、ｙ1 ，ｙ2 の上位ｎ／２ビットおよ
びキャリーセレクタ４１を経由してキャリーｙc が入力
され、それぞれｚ1 （下位ｎ／２ビット）＋ｚ2 （下位
ｎ／２ビット），ｙ1 （上位ｎ／２ビット）＋ｙ2 （上
位ｎ／２ビット）＋ｙc の演算が行われる。
ｎ／２ビット）＋ｘ2 （下位ｎ／２ビット）およびｙ1
（下位ｎ／２ビット）＋ｙ2 （下位ｎ／２ビット）によ
るキャリー信号ｘc ，ｙc がそれぞれキャリーレジスタ
３３，３４に入力され、また位相合わせレジスタ３６，
３７にそれぞれＸ（下位側ｎ／２ビット），Ｙ（下位側
ｎ／２ビット）が入力され保持される。またこのクロッ
ク１のタイミングで、加算器３１，３２にｚ1 ，ｚ2 の
下位ｎ／２ビット、ｙ1 ，ｙ2 の上位ｎ／２ビットおよ
びキャリーセレクタ４１を経由してキャリーｙc が入力
され、それぞれｚ1 （下位ｎ／２ビット）＋ｚ2 （下位
ｎ／２ビット），ｙ1 （上位ｎ／２ビット）＋ｙ2 （上
位ｎ／２ビット）＋ｙc の演算が行われる。
【００１２】次にクロック２のタイミングで、ｚ1 （下
位ｎ／２ビット）＋ｚ2 （下位ｎ／２ビット）によるキ
ャリー信号ｚc がキャリーレジスタ３５に入力され、ま
た位相合わせレジスタ３８，３９にそれぞれＹ（上位側
ｎ／２ビット）、Ｚ（下位側ｎ／２ビット）が入力され
保持される。また、このクロック２のタイミングで加算
器３１，３２にｘ1 ，ｘ2 の上位ｎ／２ビット、ｚ1 ，
ｚ2 の上位ｎ／２ビットおよびキャリーセレクタ４０，
４１を経由してキャリーｘc , ｚc が入力され、それぞ
れｘ1 （上位ｎ／２ビット）＋ｘ2 （上位ｎ／２ビッ
ト）＋ｘc 、ｚ1 （上位ｎ／２ビット）＋ｚ2 （上位ｎ
／２ビット）＋ｚc の演算が行われる。
位ｎ／２ビット）＋ｚ2 （下位ｎ／２ビット）によるキ
ャリー信号ｚc がキャリーレジスタ３５に入力され、ま
た位相合わせレジスタ３８，３９にそれぞれＹ（上位側
ｎ／２ビット）、Ｚ（下位側ｎ／２ビット）が入力され
保持される。また、このクロック２のタイミングで加算
器３１，３２にｘ1 ，ｘ2 の上位ｎ／２ビット、ｚ1 ，
ｚ2 の上位ｎ／２ビットおよびキャリーセレクタ４０，
４１を経由してキャリーｘc , ｚc が入力され、それぞ
れｘ1 （上位ｎ／２ビット）＋ｘ2 （上位ｎ／２ビッ
ト）＋ｘc 、ｚ1 （上位ｎ／２ビット）＋ｚ2 （上位ｎ
／２ビット）＋ｚc の演算が行われる。
【００１３】更に、クロック３のタイミングで加算器３
１，３２から出力されたＸ（上位ｎ／２ビット），Ｚ
（上位ｎ／２ビット）が、それぞれレジスタ４２，４４
に入力され、またこれとともに位相合わせレジスタ３
６，３７，３８，３９からレジスタ４２，４３，４４に
それぞれＸ（下位ｎ／２ビット），Ｙ（上位ｎ／２ビッ
ト＋下位ｎ／２ビット），Ｚ（下位ｎ／２ビット）が入
力され、これによりレジスタ４２，４３，４４にベクト
ル量Ｃ＝（Ｘ，Ｙ，Ｚ）の各成分が形成される。
１，３２から出力されたＸ（上位ｎ／２ビット），Ｚ
（上位ｎ／２ビット）が、それぞれレジスタ４２，４４
に入力され、またこれとともに位相合わせレジスタ３
６，３７，３８，３９からレジスタ４２，４３，４４に
それぞれＸ（下位ｎ／２ビット），Ｙ（上位ｎ／２ビッ
ト＋下位ｎ／２ビット），Ｚ（下位ｎ／２ビット）が入
力され、これによりレジスタ４２，４３，４４にベクト
ル量Ｃ＝（Ｘ，Ｙ，Ｚ）の各成分が形成される。
【００１４】このように上記の本実施例ではｎ／２ビッ
トの加算器３１，３２を２個備えたものであり、付属回
路の分を含めても前述した従来例の場合と比べＩＣ化し
た際の面積が小さくなる。
トの加算器３１，３２を２個備えたものであり、付属回
路の分を含めても前述した従来例の場合と比べＩＣ化し
た際の面積が小さくなる。
【００１５】また、ここではｎ／２ビットどおしの加算
を行っているため、ｎビットどうしの加算を行う場合に
比べて演算時のキャリーの伝播が速くなり、したがって
高速の加算回路が実現できる。
を行っているため、ｎビットどうしの加算を行う場合に
比べて演算時のキャリーの伝播が速くなり、したがって
高速の加算回路が実現できる。
【００１６】
【発明の効果】以上説明したように本発明によれば、加
算すべき第１及び第２のベクトル量の各成分（ｘ，ｙ，
ｚ）がｎビットで表現される場合に、ｎ／２ビット同士
のデータを加算する二つの加算手段を備え、これらの加
算手段を用いて、先ず第１及び第２のベクトル量の各成
分の下位側ｎ／２ビット同士の加算を行い、次に当該成
分の上位側ｎ／２ビット同士の加算を行うように構成し
たことにより、ＩＣ化した際に従来のものに比べて小面
積で済み、しかも高速処理を行うことができる加算回路
を提供することができる。
算すべき第１及び第２のベクトル量の各成分（ｘ，ｙ，
ｚ）がｎビットで表現される場合に、ｎ／２ビット同士
のデータを加算する二つの加算手段を備え、これらの加
算手段を用いて、先ず第１及び第２のベクトル量の各成
分の下位側ｎ／２ビット同士の加算を行い、次に当該成
分の上位側ｎ／２ビット同士の加算を行うように構成し
たことにより、ＩＣ化した際に従来のものに比べて小面
積で済み、しかも高速処理を行うことができる加算回路
を提供することができる。
【図１】本発明の一実施例に係る加算回路のブロック図
である。
である。
【図２】図１に示す加算回路のタイムチャートである。
【図３】従来の加算回路の一例を略示した図である。
１１〜１６ レジスタ ２１〜２６ 上位・下位切換セレクタ ２７〜３０ 加算入力セレクタ ３１，３２ 加算器 ３３〜３５ キャリーレジスタ ３６〜３９ 位相合わせレジスタ ４０，４１ キャリーセレクタ ４２〜４４ レジスタ
Claims (1)
- 【請求項１】 各成分（ｘ，ｙ，ｚ）がｎビットで表現
される第１のベクトル量と第２のベクトル量を前記各成
分毎に加算することにより第３のベクトル量を求める加
算回路において、 前記第１のベクトル量と第２のベクトル量のｘ成分の下
位側ｎ／２ビット同士、前記第１のベクトル量と第２の
ベクトル量のｚ成分の下位側ｎ／２ビット同士、及び前
記第１のベクトル量と第２のベクトル量のｘ成分の上位
側ｎ／２ビット同士を加算する第１の加算手段と、 前記第１のベクトル量と第２のベクトル量のｙ成分の下
位側ｎ／２ビット同士、前記第１のベクトル量と第２の
ベクトル量のｙ成分の上位側ｎ／２ビット同士、及び前
記第１のベクトル量と第２のベクトル量のｚ成分の上位
側ｎ／２ビット同士を加算する第２の加算手段と、 前記第１及び第２の加算手段で、先ず前記第１及び第２
のベクトル量の各成分の下位側ｎ／２ビット同士を加算
し、次に当該成分の下位側ｎ／２ビット同士の演算結果
のキャリーを考慮して前記第１及び第２のベクトル量の
当該成分の上位側ｎ／２ビット同士を加算するようにデ
ータを制御するデータ制御手段と、 を備えることを特徴とする加算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19860391A JP3166781B2 (ja) | 1991-07-12 | 1991-07-12 | 加算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19860391A JP3166781B2 (ja) | 1991-07-12 | 1991-07-12 | 加算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0520352A JPH0520352A (ja) | 1993-01-29 |
| JP3166781B2 true JP3166781B2 (ja) | 2001-05-14 |
Family
ID=16393946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19860391A Expired - Fee Related JP3166781B2 (ja) | 1991-07-12 | 1991-07-12 | 加算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3166781B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3336986B2 (ja) * | 1999-02-03 | 2002-10-21 | 日本電気株式会社 | 信号処理プロセッサ及びそれに用いる丸め機能付き積和演算器 |
-
1991
- 1991-07-12 JP JP19860391A patent/JP3166781B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0520352A (ja) | 1993-01-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010207 |
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