JPH05145519A - デイジタル相関装置 - Google Patents
デイジタル相関装置Info
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- JPH05145519A JPH05145519A JP3332633A JP33263391A JPH05145519A JP H05145519 A JPH05145519 A JP H05145519A JP 3332633 A JP3332633 A JP 3332633A JP 33263391 A JP33263391 A JP 33263391A JP H05145519 A JPH05145519 A JP H05145519A
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- Japan
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- clock
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- counter
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/15—Correlation function computation including computation of convolution operations
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
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- Theoretical Computer Science (AREA)
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- Pure & Applied Mathematics (AREA)
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- Databases & Information Systems (AREA)
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- General Engineering & Computer Science (AREA)
- Computing Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 ディジタル相関器へリファレンスデータを高
速で設定可能とすることである。 【構成】 マイクロプロセッサ１５はメモリ１４からＰ
ＮＧ１２に符号発生に必要な初期情報を設定する。制御
回路１１は符号クロック及びリファレンスクロックをＰ
ＮＧ１２及びカウンタ１３に出力する。ＰＮＧ１２はリ
ファレンスデータをリファレンスレジスタクロックによ
ってディジタル相関器１０のリファレンスレジスタに順
次入力されると共に上記リファレンスクロックはカウン
タ１３でカウントされ、カウント値がリファレンスデー
タのチップ数Ｎに達すると、リファレンスデータの設定
が完了する。
速で設定可能とすることである。 【構成】 マイクロプロセッサ１５はメモリ１４からＰ
ＮＧ１２に符号発生に必要な初期情報を設定する。制御
回路１１は符号クロック及びリファレンスクロックをＰ
ＮＧ１２及びカウンタ１３に出力する。ＰＮＧ１２はリ
ファレンスデータをリファレンスレジスタクロックによ
ってディジタル相関器１０のリファレンスレジスタに順
次入力されると共に上記リファレンスクロックはカウン
タ１３でカウントされ、カウント値がリファレンスデー
タのチップ数Ｎに達すると、リファレンスデータの設定
が完了する。
Description
【０００１】
【産業上の利用分野】本発明はスペクトラム拡散通信機
等に好適なディジタル相関装置の改良に関する。
等に好適なディジタル相関装置の改良に関する。
【０００２】
【従来の技術】図７に、従来のディジタル相関器の基本
的な回路構成を示す。同図において、Ｒ及びＳはＮビッ
トのシフトレジスタ、Ｅｘ−ＮＯＲ1〜ＮＯＲNは排他的
論理和の否定ゲート、ＡＤＤＥＲは加算器である。Ｎビ
ットのリファレンスデータREFERENCEは、Ｎビットのレ
ジスタＲにクロックＲＣＬＯＣＫに同期してシリアルに
ロードされる。また、情報データＤＡＴＡは、Ｎビット
のレジスタＳにクロックＳＣＬＯＣＫに同期してシリア
ルロードされる。そして、各々のレジスタの各ビットの
内容の一致・不一致がＥｘ−ＮＯＲ1〜ＮＯＲNゲートに
よって検出され、一致したビットの総計が加算器ＡＤＤ
ＥＲで求められる。
的な回路構成を示す。同図において、Ｒ及びＳはＮビッ
トのシフトレジスタ、Ｅｘ−ＮＯＲ1〜ＮＯＲNは排他的
論理和の否定ゲート、ＡＤＤＥＲは加算器である。Ｎビ
ットのリファレンスデータREFERENCEは、Ｎビットのレ
ジスタＲにクロックＲＣＬＯＣＫに同期してシリアルに
ロードされる。また、情報データＤＡＴＡは、Ｎビット
のレジスタＳにクロックＳＣＬＯＣＫに同期してシリア
ルロードされる。そして、各々のレジスタの各ビットの
内容の一致・不一致がＥｘ−ＮＯＲ1〜ＮＯＲNゲートに
よって検出され、一致したビットの総計が加算器ＡＤＤ
ＥＲで求められる。
【０００３】スペクトラム拡散通信（以降、ＳＳＣ：Sp
read Spectrum Communicationと称する）に、図７に示
すようなディジタル相関器を実際に用いる場合、図８に
示すように、予め、外部回路、例えば、マイクロプロセ
ッサ１とメモリ２によって、リファレンスデータをディ
ジタル相関器３に設定する必要がある。
read Spectrum Communicationと称する）に、図７に示
すようなディジタル相関器を実際に用いる場合、図８に
示すように、予め、外部回路、例えば、マイクロプロセ
ッサ１とメモリ２によって、リファレンスデータをディ
ジタル相関器３に設定する必要がある。
【０００４】
【発明が解決しようとする課題】しかし、リファレンス
データを頻繁に切り換える場合、あるいは、リファレン
スデータが非常に長い場合等に、マイクロプロセッサ１
の処理速度に応じて、リファレンスデータの切り換え時
間の増加、或いは、マイクロプロセッサ１及びメモリ２
の利用効率の低下等の不具合が生じる。
データを頻繁に切り換える場合、あるいは、リファレン
スデータが非常に長い場合等に、マイクロプロセッサ１
の処理速度に応じて、リファレンスデータの切り換え時
間の増加、或いは、マイクロプロセッサ１及びメモリ２
の利用効率の低下等の不具合が生じる。
【０００５】本発明の目的は、ディジタル相関器へのリ
ファレンスデータの設定を、高速に行う回路方式のディ
ジタル相関装置を提供することにある。
ファレンスデータの設定を、高速に行う回路方式のディ
ジタル相関装置を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明のディジタル相関装置は、符号クロックを入
力し、初期情報の設定及びストローブ信号の入力に伴っ
て、リファレンスデータを生成するＰＮ符号発生器と、
ロード信号の入力に伴って、リファレンスレジスタクロ
ックの計数を行い、カウント値を出力するカウンタと、
上記リファレンスレジスタクロックの入力に伴ってリフ
ァレンスデータを入力するディジタル相関器と、上記Ｐ
Ｎ符号発生器にストローブ信号を供給するとともに、上
記カウンタにロード信号を供給し、かつ、上記ＰＮ符号
発生器に符号クロックを供給するとともに、上記ディジ
タル相関器にリファレンスレジスタクロックを供給し、
更に上記カウンタ出力に基づいて上記符号クロック、リ
ファレンスレジスタクロック及びカウンタを制御する制
御回路と、を備えたことを要旨とする。
め、本発明のディジタル相関装置は、符号クロックを入
力し、初期情報の設定及びストローブ信号の入力に伴っ
て、リファレンスデータを生成するＰＮ符号発生器と、
ロード信号の入力に伴って、リファレンスレジスタクロ
ックの計数を行い、カウント値を出力するカウンタと、
上記リファレンスレジスタクロックの入力に伴ってリフ
ァレンスデータを入力するディジタル相関器と、上記Ｐ
Ｎ符号発生器にストローブ信号を供給するとともに、上
記カウンタにロード信号を供給し、かつ、上記ＰＮ符号
発生器に符号クロックを供給するとともに、上記ディジ
タル相関器にリファレンスレジスタクロックを供給し、
更に上記カウンタ出力に基づいて上記符号クロック、リ
ファレンスレジスタクロック及びカウンタを制御する制
御回路と、を備えたことを要旨とする。
【０００７】
【作用】制御回路とカウンタによって、ＰＮ符号発生器
の符号クロック及びディジタル相関器のリファレンスレ
ジスタクロックが制御されて、ディジタル相関器のリフ
ァレンズデータが設定される。
の符号クロック及びディジタル相関器のリファレンスレ
ジスタクロックが制御されて、ディジタル相関器のリフ
ァレンズデータが設定される。
【０００８】
【実施例】以下図面に示す本発明の実施例を説明する。
図１は本発明によるディジタル相関装置の一実施例を説
明する。
図１は本発明によるディジタル相関装置の一実施例を説
明する。
【０００９】図１において、１０はディジタル相関器、
１１は制御回路、１２はＰＮ符号発生器（ＰＮＧ）、１
３はカウンタ、１４はメモリ、１５はマイクロプロセッ
サである。
１１は制御回路、１２はＰＮ符号発生器（ＰＮＧ）、１
３はカウンタ、１４はメモリ、１５はマイクロプロセッ
サである。
【００１０】図２は図１の装置の動作説明用のタイミン
グチャートである。マイクロプロセッサ１５は、メモリ
１４からＰＮＧ１２に符号発生に必要な初期情報を設定
し、制御回路起動信号トリガを制御回路１１に出力す
る。制御回路１１は、トリガにより、ＰＮＧ１２及びカ
ウンタ１３にストローブパルスＳＴＢ及びカウンタロー
ドを出力する。制御回路１１によって符号クロック及び
リファレンスレジスタクロックは、ストローブパルスＳ
ＴＢ及びカウンタロードパルスの出力タイミングで可能
化（enable）状態になり、ＰＮＧ１２及びカウンタ１３
に出力される（図２Ａ）。
グチャートである。マイクロプロセッサ１５は、メモリ
１４からＰＮＧ１２に符号発生に必要な初期情報を設定
し、制御回路起動信号トリガを制御回路１１に出力す
る。制御回路１１は、トリガにより、ＰＮＧ１２及びカ
ウンタ１３にストローブパルスＳＴＢ及びカウンタロー
ドを出力する。制御回路１１によって符号クロック及び
リファレンスレジスタクロックは、ストローブパルスＳ
ＴＢ及びカウンタロードパルスの出力タイミングで可能
化（enable）状態になり、ＰＮＧ１２及びカウンタ１３
に出力される（図２Ａ）。
【００１１】ＰＮＧ１２が発生したリファレンスデータ
はリファレンスレジスタクロックによって、ディジタル
相関器１０のリファレンスレジスタに順次入力される。
これと並行して、カウンタ１３はリファレンスレジスタ
クロックをカウントし、そのカウント値がリファレンス
データのチップ数Ｎに達した時、キャリーを制御回路１
１に出力する。
はリファレンスレジスタクロックによって、ディジタル
相関器１０のリファレンスレジスタに順次入力される。
これと並行して、カウンタ１３はリファレンスレジスタ
クロックをカウントし、そのカウント値がリファレンス
データのチップ数Ｎに達した時、キャリーを制御回路１
１に出力する。
【００１２】制御回路１１は、キャリーの出力タイミン
グで符号クロック、リファレンスレジスタクロック及び
カウンタを不能化（disable）状態にする（図２Ｂ）。
この結果、ディジタル相関器１０へのリファレンスデー
タの設定が完了する。
グで符号クロック、リファレンスレジスタクロック及び
カウンタを不能化（disable）状態にする（図２Ｂ）。
この結果、ディジタル相関器１０へのリファレンスデー
タの設定が完了する。
【００１３】図３は、単独及びカスケード接続での使用
が可能な構成のＰＮＧを示す。ここでは、説明を簡単に
するため、単独で使用する場合について説明する。図３
中、Ｇ1〜ＧNはステアリングゲート回路で、例えば図４
に示すようなナンドゲートＮＡＮＤ1，ＮＡＮＤ2及びＮ
ＡＮＤ3を用いて構成することができる。
が可能な構成のＰＮＧを示す。ここでは、説明を簡単に
するため、単独で使用する場合について説明する。図３
中、Ｇ1〜ＧNはステアリングゲート回路で、例えば図４
に示すようなナンドゲートＮＡＮＤ1，ＮＡＮＤ2及びＮ
ＡＮＤ3を用いて構成することができる。
【００１４】また、Ｌ1〜Ｌ6はラッチ回路、ＡＮＤ0〜
ＡＮＤNはアンド回路、ＩＮＶ1，ＩＮＶ2はインバー
タ、ＳＲ1〜ＳＲNはフリップフロップ、Ｅ1〜ＥNは排他
的論理和ゲート、ＭＰＸはマルチプレクサ、ＤＥ−ＭＰ
Ｘはデマルチプレクサである。
ＡＮＤNはアンド回路、ＩＮＶ1，ＩＮＶ2はインバー
タ、ＳＲ1〜ＳＲNはフリップフロップ、Ｅ1〜ＥNは排他
的論理和ゲート、ＭＰＸはマルチプレクサ、ＤＥ−ＭＰ
Ｘはデマルチプレクサである。
【００１５】図３に示すような、符号発生装置ＰＮＧの
符号発生に必要な初期情報には、次の（ｉ）〜（iii）
がある。 （ｉ）フリップフロップＳＲ1〜ＳＲNの初期状態 （ii）帰還状態 （iii）フリップフロップの最終段選択状態
符号発生に必要な初期情報には、次の（ｉ）〜（iii）
がある。 （ｉ）フリップフロップＳＲ1〜ＳＲNの初期状態 （ii）帰還状態 （iii）フリップフロップの最終段選択状態
【００１６】図３中、ＣＬＫは符号クロック、ＳＴＢは
符号切換えストローブ、バーＣＳはチップセレクト、Ｌ
Ｅはラッチenable、ＤＡＴ1〜Nは上記（ｉ）〜（iii）
のデータ、ＳＥＬ0〜ＳＥＬ1はデータセレクトで例え
ば、表１のようにデータを選択する。
符号切換えストローブ、バーＣＳはチップセレクト、Ｌ
Ｅはラッチenable、ＤＡＴ1〜Nは上記（ｉ）〜（iii）
のデータ、ＳＥＬ0〜ＳＥＬ1はデータセレクトで例え
ば、表１のようにデータを選択する。
【００１７】
【表１】
【００１８】ＦＢ0〜ＦＢ2、ＣＡＳはカスケード接続用
入出力で、ＦＢ2はスリーステート出力、ＰＮは符号出
力を表わす。
入出力で、ＦＢ2はスリーステート出力、ＰＮは符号出
力を表わす。
【００１９】図３のＰＮＧを単独で用いる場合の接続図
を図５に示す。図５の回路動作を、図６に示すタイミン
グチャート及び図３中の記号を用いて説明する。いま、
符号出力端子ＰＮから符号１が出力されているものとす
る。そして、ストローブパルスＳＴＢが入力される
（ロ）と次のような動作をする。
を図５に示す。図５の回路動作を、図６に示すタイミン
グチャート及び図３中の記号を用いて説明する。いま、
符号出力端子ＰＮから符号１が出力されているものとす
る。そして、ストローブパルスＳＴＢが入力される
（ロ）と次のような動作をする。
【００２０】（ａ）ラッチＬ１の内容がステアリングゲ
ートＧを通してフリップフロップＳＲ1〜ＳＲNのデータ
入力に設定される。このデータはクロックパルスＣＬＫ
の立上りエッジ（イ）により、フリップフロップＳＲ1
〜ＳＲNの出力に現われる。なお、ラッチ１の内容はフ
リップフロップＳＲ1〜ＳＲNの初期状態である。
ートＧを通してフリップフロップＳＲ1〜ＳＲNのデータ
入力に設定される。このデータはクロックパルスＣＬＫ
の立上りエッジ（イ）により、フリップフロップＳＲ1
〜ＳＲNの出力に現われる。なお、ラッチ１の内容はフ
リップフロップＳＲ1〜ＳＲNの初期状態である。
【００２１】（ｂ）ラッチＬ3の内容がラッチＬ2から出
力され、ＦＢ0からの帰還入力信号をＡＮＤゲートＡＮ
Ｄ1〜ＡＮＤNを通してどの排他的論理和ゲートに帰還さ
せるかの制御が行われ、また、ラッチＬ5の内容がラッ
チＬ4から出力され、フィードバックコントロールバー
ＦＢＣＮＴ及びストローブパルスＳＴＢ入力により、ラ
ッチＬ6がマルチプレクサをenable状態にすると、ラッ
チＬ4の出力値に対応して選択されたフリップフロップ
ＳＲ1〜ＳＲNの出力がＦＢ2より帰還信号として出力さ
れる。但し、マルチプレクサはラッチＬ6の出力が
“Ｌ”の時enable状態、“Ｈ”のときdisable状態とす
る。なお、ラッチＬ3の内容は帰還状態であり、ラッチ
Ｌ5の内容はフリップフロップＳＲ1〜ＳＲNの最終段選
択状態である。
力され、ＦＢ0からの帰還入力信号をＡＮＤゲートＡＮ
Ｄ1〜ＡＮＤNを通してどの排他的論理和ゲートに帰還さ
せるかの制御が行われ、また、ラッチＬ5の内容がラッ
チＬ4から出力され、フィードバックコントロールバー
ＦＢＣＮＴ及びストローブパルスＳＴＢ入力により、ラ
ッチＬ6がマルチプレクサをenable状態にすると、ラッ
チＬ4の出力値に対応して選択されたフリップフロップ
ＳＲ1〜ＳＲNの出力がＦＢ2より帰還信号として出力さ
れる。但し、マルチプレクサはラッチＬ6の出力が
“Ｌ”の時enable状態、“Ｈ”のときdisable状態とす
る。なお、ラッチＬ3の内容は帰還状態であり、ラッチ
Ｌ5の内容はフリップフロップＳＲ1〜ＳＲNの最終段選
択状態である。
【００２２】（ｃ）（ａ）及び（ｂ）の結果、（イ）以
降のクロックパルスＣＬＫにより新たな符号２が符号出
力端子ＰＮより出力される。すなわち、符号１から符号
２へ切り換わる。
降のクロックパルスＣＬＫにより新たな符号２が符号出
力端子ＰＮより出力される。すなわち、符号１から符号
２へ切り換わる。
【００２３】（ｄ）一方、ストローブパルスＳＴＢはマ
イクロプロセッサ等の外部制御回路への割込みパルスと
しても用いられ、この割込みパルスをトリガとしてマイ
クロプロセッサ等の外部制御回路は、次に発生すべき符
号３のための準備を行う。すなわち、チップセレクトバ
ーＣＳには“Ｌ”が入力され、ラッチenableパルスＬＥ
はＡＮＤゲートＡＮＤ0を通して、デマルチプレクサに
入力され、デマルチプレクサの制御信号ＳＥＬ0〜ＳＥ
Ｌ1により対応するラッチＬ1，Ｌ3，Ｌ5を順次可能化
（enable）にする。
イクロプロセッサ等の外部制御回路への割込みパルスと
しても用いられ、この割込みパルスをトリガとしてマイ
クロプロセッサ等の外部制御回路は、次に発生すべき符
号３のための準備を行う。すなわち、チップセレクトバ
ーＣＳには“Ｌ”が入力され、ラッチenableパルスＬＥ
はＡＮＤゲートＡＮＤ0を通して、デマルチプレクサに
入力され、デマルチプレクサの制御信号ＳＥＬ0〜ＳＥ
Ｌ1により対応するラッチＬ1，Ｌ3，Ｌ5を順次可能化
（enable）にする。
【００２４】そしてこの時、前記（ｉ）〜（iii）のデ
ータＤＡＴ1〜ＤＡＴNもラッチＬ1，Ｌ3，Ｌ5へ順次ラ
ッチされ、符号３発生のための準備を終了する。そし
て、再びストローブパルスＳＴＢが入力されると、前記
（ａ）〜（ｃ）の動作が繰り返され、（ハ）以降のクロ
ックパルスＣＬＫによって、新たな符号３が符号出力端
子ＰＮより出力される。
ータＤＡＴ1〜ＤＡＴNもラッチＬ1，Ｌ3，Ｌ5へ順次ラ
ッチされ、符号３発生のための準備を終了する。そし
て、再びストローブパルスＳＴＢが入力されると、前記
（ａ）〜（ｃ）の動作が繰り返され、（ハ）以降のクロ
ックパルスＣＬＫによって、新たな符号３が符号出力端
子ＰＮより出力される。
【００２５】
【発明の効果】以上説明したように本発明によれば、従
来のようにマイクロプロセッサによるメモリシステムの
みで、ディジタル相関器にリファレンスデータを設定す
る場合と比較して、マイクロプロセッサ等は、リファレ
ンスデータを発生するために必要な初期情報をＰＮＧに
設定するのみで、その後の処理は全て制御回路が行うた
め、リファレンスデータ切り換え時間の短縮、マイクロ
プロセッサ及びメモリの利用効率の向上を達成すること
が可能である。
来のようにマイクロプロセッサによるメモリシステムの
みで、ディジタル相関器にリファレンスデータを設定す
る場合と比較して、マイクロプロセッサ等は、リファレ
ンスデータを発生するために必要な初期情報をＰＮＧに
設定するのみで、その後の処理は全て制御回路が行うた
め、リファレンスデータ切り換え時間の短縮、マイクロ
プロセッサ及びメモリの利用効率の向上を達成すること
が可能である。
【図１】本発明の一実施例を示すブロック図である。
【図２】上記実施例の動作説明用のタイミングチャート
である。
である。
【図３】ＰＮ符号発生器の一構成例を示すブロック図で
ある。
ある。
【図４】ステアリングゲートの構成例を示すブロック図
である。
である。
【図５】上記ＰＮ符号発生器の単独使用時の接続図であ
る。
る。
【図６】上記ＰＮ符号発生器の動作説明用のタイムチャ
ートである。
ートである。
【図７】ディジタル相関器の構成を示すブロック図であ
る。
る。
【図８】図７のディジタル相関器にリファレンスデータ
を設定するための従来の方法を示すブロック図である。
を設定するための従来の方法を示すブロック図である。
１０ ディジタル相関器 １１ 制御回路 １２ ＰＮＧ １３ カウンタ １４ メモリ １５ マイクロプロセッサ
Claims (1)
- 【請求項１】 符号クロックを入力し、初期情報の設定
及びストローブ信号の入力に伴って、リファレンスデー
タを生成するＰＮ符号発生器と、 ロード信号の入力に伴って、リファレンスレジスタクロ
ックの計数を行い、カウント値を出力するカウンタと、 上記リファレンスレジスタクロックの入力に伴ってリフ
ァレンスデータを入力するディジタル相関器と、 上記ＰＮ符号発生器にストローブ信号を供給するととも
に、上記カウンタにロード信号を供給し、かつ、上記Ｐ
Ｎ符号発生器に符号クロックを供給するとともに、上記
ディジタル相関器にリファレンスレジスタクロックを供
給し、更に上記カウンタ出力に基づいて上記符号クロッ
ク、リファレンスレジスタクロック及びカウンタを制御
する制御回路と、 を備えたことを特徴とするディジタル相関装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3332633A JPH088514B2 (ja) | 1991-11-20 | 1991-11-20 | ディジタル相関装置 |
| US07/973,254 US5305245A (en) | 1991-11-20 | 1992-11-09 | Digital correlating device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3332633A JPH088514B2 (ja) | 1991-11-20 | 1991-11-20 | ディジタル相関装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05145519A true JPH05145519A (ja) | 1993-06-11 |
| JPH088514B2 JPH088514B2 (ja) | 1996-01-29 |
Family
ID=18257138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3332633A Expired - Fee Related JPH088514B2 (ja) | 1991-11-20 | 1991-11-20 | ディジタル相関装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5305245A (ja) |
| JP (1) | JPH088514B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6570944B2 (en) | 2001-06-25 | 2003-05-27 | Rambus Inc. | Apparatus for data recovery in a synchronous chip-to-chip system |
| KR100204564B1 (ko) * | 1996-12-09 | 1999-06-15 | 정선종 | 업/다운 계수기를 이용한 고속 상관기 |
| GB9929269D0 (en) | 1999-12-11 | 2000-02-02 | Koninkl Philips Electronics Nv | Method and apparatus for digital correlation |
| US9660623B1 (en) * | 2012-11-30 | 2017-05-23 | The United States Of America As Represented By The Administrator Of National Aeronautics And Space Administration | Analog correlator based on one bit digital correlator |
| CN115473544B (zh) * | 2022-08-30 | 2023-07-04 | 天津津航计算技术研究所 | 一种fpga折叠相关器结构及控制方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4510579A (en) * | 1982-07-02 | 1985-04-09 | Rca Corporation | Fast correlation system |
| JPH0787396B2 (ja) * | 1986-07-11 | 1995-09-20 | クラリオン株式会社 | Ｍ系列符号発生制御装置 |
| JP2579539B2 (ja) * | 1988-10-11 | 1997-02-05 | クラリオン株式会社 | スペクトラム拡散通信装置 |
| US5126959A (en) * | 1989-11-20 | 1992-06-30 | Clarion Co., Ltd. | Code generation control device |
-
1991
- 1991-11-20 JP JP3332633A patent/JPH088514B2/ja not_active Expired - Fee Related
-
1992
- 1992-11-09 US US07/973,254 patent/US5305245A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH088514B2 (ja) | 1996-01-29 |
| US5305245A (en) | 1994-04-19 |
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