JPH0748702B2 - Ｍ系列符号発生装置 - Google Patents
Ｍ系列符号発生装置Info
- Publication number
- JPH0748702B2 JPH0748702B2 JP61163088A JP16308886A JPH0748702B2 JP H0748702 B2 JPH0748702 B2 JP H0748702B2 JP 61163088 A JP61163088 A JP 61163088A JP 16308886 A JP16308886 A JP 16308886A JP H0748702 B2 JPH0748702 B2 JP H0748702B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- input
- gate
- latch means
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はディジタルデータのＭ系列符号発生装置に関す
る。
る。
［発明の概要］ 本発明によるＭ系列符号発生装置は、 （１）帰還用入力端子（FB0） （２）初段ステアリングゲートへの入力端子（FB1） （３）最終段の排他的ORゲートからの出力端子（CAS） （４）マルチプレクサ回路からのスリーステート出力端
子（FB2）、及び （５）スリーステート出力マルチプレクサ回路の制御入
力端子（▲▼） を有し、カスケードに接続することが可能である。
子（FB2）、及び （５）スリーステート出力マルチプレクサ回路の制御入
力端子（▲▼） を有し、カスケードに接続することが可能である。
カスケード接続時に、どのＭ系列符号発生装置内のマル
チプレクサ回路の出力を帰還させるかを制御するフィー
ドバック制御信号（▲▼）をデータ入力と
し、ストローブパルス（STB）をクロック入力とするフ
リップフロップ回路を有し、また、このフリップフロッ
プ回路の出力をスリーステート出力のマルチプレクサ回
路のenable入力とする。さらに、 （ｉ）フリップフロップの初期状態 （ii）帰還状態 （iii）フリップフロップの最終段選択状態 をラッチするためのラッチenableパルス（LE）とチップ
セレクト（▲▼）の２つの信号を入力とする論理積
ゲート（AND0）と、この論理積ゲート（AND0）の出力を
２つのセレクト信号（SEL0〜１）によって、上記（ｉ）
〜（iii）のデータをラッチするためのラッチ回路へ分
配するデマルチプレクサ回路を有する。
チプレクサ回路の出力を帰還させるかを制御するフィー
ドバック制御信号（▲▼）をデータ入力と
し、ストローブパルス（STB）をクロック入力とするフ
リップフロップ回路を有し、また、このフリップフロッ
プ回路の出力をスリーステート出力のマルチプレクサ回
路のenable入力とする。さらに、 （ｉ）フリップフロップの初期状態 （ii）帰還状態 （iii）フリップフロップの最終段選択状態 をラッチするためのラッチenableパルス（LE）とチップ
セレクト（▲▼）の２つの信号を入力とする論理積
ゲート（AND0）と、この論理積ゲート（AND0）の出力を
２つのセレクト信号（SEL0〜１）によって、上記（ｉ）
〜（iii）のデータをラッチするためのラッチ回路へ分
配するデマルチプレクサ回路を有する。
［従来の技術］ 従来方式としては、例えば本出願人によって昭和60年６
月５日付けで出願された特願昭60-122071号に記載され
ているようなＭ系列符号発生装置（以下本明細書におい
ては符号発生装置と略称する）がある。
月５日付けで出願された特願昭60-122071号に記載され
ているようなＭ系列符号発生装置（以下本明細書におい
ては符号発生装置と略称する）がある。
［発明が解決しようとする問題点］ しかしながら、上記特願に記載されている装置はIC化を
考慮した構成になっていない。すなわち、符号発生装置
のIC化を考慮した場合は、符号発生装置内のフリップフ
ロップの段数は有限としなければならず、このような状
態でも長周期の符号生成を可能とするためには、装置間
のカスケード接続が可能となる構成にしておくことが望
ましい。
考慮した構成になっていない。すなわち、符号発生装置
のIC化を考慮した場合は、符号発生装置内のフリップフ
ロップの段数は有限としなければならず、このような状
態でも長周期の符号生成を可能とするためには、装置間
のカスケード接続が可能となる構成にしておくことが望
ましい。
第１の発明の目的は、上記汎用性のあるICを実現するた
めに、符号発生装置相互のカスケード接続を可能とする
Ｍ系列符号発生装置を提供することである。
めに、符号発生装置相互のカスケード接続を可能とする
Ｍ系列符号発生装置を提供することである。
第２の発明の目的は上記Ｍ系列符号発生装置を複数段カ
スケード接続するための構成を具体化することにある。
スケード接続するための構成を具体化することにある。
第３の発明の目的は前記Ｍ系列符号発生装置を複数段カ
スケード接続し、かつ高速に符号を切り換え可能とする
ための構成を具体化することである。
スケード接続し、かつ高速に符号を切り換え可能とする
ための構成を具体化することである。
［問題点を解決するための手段］ 上記第１の目的を達成するために、第１の発明は、 （ａ）ステアリングゲートに出力する第１のラッチ手
段、 （ｂ）複数の第１のANDゲートの夫々一方の入力に出力
する第２及び第３のラッチ手段、 （ｃ）上記ステアリングゲートと上記フリップフロップ
を一つの対として、直列に設けられた複数の対、 （ｄ）上記フリップフロップの各々の出力に半加算信号
を出力する上記第１のANDゲート、 （ｅ）上記各フリップフロップ出力が入力されるマルチ
プレクサ、及び （ｆ）上記マルチプレクサを制御する第４及び第５のラ
ッチ手段、 を含むＭ系列符号発生装置において、 （ｇ）各フリップフロップの初期状態、帰還状態及びそ
の最終段選択状態の各データを夫々上記第1,第３及び第
５のラッチ手段へラッチするためのラッチイネーブル
（enable）パルスと、Ｍ系列符号発生装置を動作させる
ためのチップセレクトの２つの信号が入力されると、出
力を発生する第２のANDゲート、 （ｈ）上記第２のANDゲートの出力が入力され、２つの
制御信号に応答して上記体1,第３及び第５のラッチ手段
に選択的に前記各データを入力させるように制御し、第
３及び第５のラッチ手段から第２及び第４のラッチ手段
に出力するためのデマルチプレクサ回路を備え、前記マ
ルチプレクサの出力が第１のANDゲートの夫々他方の入
力に接続されたことを特徴とする。
段、 （ｂ）複数の第１のANDゲートの夫々一方の入力に出力
する第２及び第３のラッチ手段、 （ｃ）上記ステアリングゲートと上記フリップフロップ
を一つの対として、直列に設けられた複数の対、 （ｄ）上記フリップフロップの各々の出力に半加算信号
を出力する上記第１のANDゲート、 （ｅ）上記各フリップフロップ出力が入力されるマルチ
プレクサ、及び （ｆ）上記マルチプレクサを制御する第４及び第５のラ
ッチ手段、 を含むＭ系列符号発生装置において、 （ｇ）各フリップフロップの初期状態、帰還状態及びそ
の最終段選択状態の各データを夫々上記第1,第３及び第
５のラッチ手段へラッチするためのラッチイネーブル
（enable）パルスと、Ｍ系列符号発生装置を動作させる
ためのチップセレクトの２つの信号が入力されると、出
力を発生する第２のANDゲート、 （ｈ）上記第２のANDゲートの出力が入力され、２つの
制御信号に応答して上記体1,第３及び第５のラッチ手段
に選択的に前記各データを入力させるように制御し、第
３及び第５のラッチ手段から第２及び第４のラッチ手段
に出力するためのデマルチプレクサ回路を備え、前記マ
ルチプレクサの出力が第１のANDゲートの夫々他方の入
力に接続されたことを特徴とする。
また前記第２の目的を達成するために、第２の発明は、 （ａ）ステアリングゲートに出力する第１のラッチ手
段、 （ｂ）複数の第１のANDゲートの夫々一方の入力に出力
する第２及び第３のラッチ手段、 （ｃ）上記ステアリングゲートと上記フリップフロップ
を一つの対として、直列に設けられた複数の対、 （ｄ）上記フリップフロップの各々の出力に半加算信号
を出力する上記第１のANDゲート、 （ｅ）上記各フリップフロップ出力が入力されかつスリ
ーステート出力を具備するマルチプレクサ回路、及び （ｆ）上記マルチプレクサ回路を制御する第４及び第５
のラッチ手段、 を含み、上記マルチプレクサ回路のスリーステート出力
が第１のANDゲートの夫々他方の入力に接続されたＭ系
列符号発生装置において、 （ｇ）前段のＭ系列符号発生装置のマルチプレクサ回路
のスリーステート出力を後段のＭ系列符号発生装置の第
１のANDゲートの夫々他方の入力に接続することによ
り、複数のＭ系列符号発生装置をカスケード接続した時
に、どのＭ系列符号発生装置内の上記マルチプレクサ回
路の出力をイネーブル（enable）に制御するための制御
信号の入力部、 （ｈ）上記マルチプレクサ回路のイネーブル（enable）
制御信号を、前記ステアリングゲートに供給されるスト
ローブパルスをトリガーとして上記マルチプレクサ回路
のイネーブル（enable）入力に出力する第６のラッチ手
段、 （ｉ）前記各第１のANDゲートの各一方の入力へ第２の
ラッチ手段からのデータを与えるための入力端子、 （ｊ）初段のステアリングゲートへの入力端子及び、 （ｋ）第１のANDゲートの最終段のANDゲート出力と最終
段のフリップフロップの出力とを、半加算して得られる
信号が出力されるカスケード接続用出力端子、 を備えたことを特徴とする。
段、 （ｂ）複数の第１のANDゲートの夫々一方の入力に出力
する第２及び第３のラッチ手段、 （ｃ）上記ステアリングゲートと上記フリップフロップ
を一つの対として、直列に設けられた複数の対、 （ｄ）上記フリップフロップの各々の出力に半加算信号
を出力する上記第１のANDゲート、 （ｅ）上記各フリップフロップ出力が入力されかつスリ
ーステート出力を具備するマルチプレクサ回路、及び （ｆ）上記マルチプレクサ回路を制御する第４及び第５
のラッチ手段、 を含み、上記マルチプレクサ回路のスリーステート出力
が第１のANDゲートの夫々他方の入力に接続されたＭ系
列符号発生装置において、 （ｇ）前段のＭ系列符号発生装置のマルチプレクサ回路
のスリーステート出力を後段のＭ系列符号発生装置の第
１のANDゲートの夫々他方の入力に接続することによ
り、複数のＭ系列符号発生装置をカスケード接続した時
に、どのＭ系列符号発生装置内の上記マルチプレクサ回
路の出力をイネーブル（enable）に制御するための制御
信号の入力部、 （ｈ）上記マルチプレクサ回路のイネーブル（enable）
制御信号を、前記ステアリングゲートに供給されるスト
ローブパルスをトリガーとして上記マルチプレクサ回路
のイネーブル（enable）入力に出力する第６のラッチ手
段、 （ｉ）前記各第１のANDゲートの各一方の入力へ第２の
ラッチ手段からのデータを与えるための入力端子、 （ｊ）初段のステアリングゲートへの入力端子及び、 （ｋ）第１のANDゲートの最終段のANDゲート出力と最終
段のフリップフロップの出力とを、半加算して得られる
信号が出力されるカスケード接続用出力端子、 を備えたことを特徴とする。
更に前記第３の目的を達成するために、第３の発明は、 （ａ）ステアリングゲートに出力する第１のラッチ手
段、 （ｂ）複数の第１のANDゲートの夫々一方の入力に出力
する第２及び第３のラッチ手段、 （ｃ）上記ステアリングゲートと上記フリップフロップ
を一つの対として、直列に設けられた複数の対、 （ｄ）上記フリップフロップの各々の出力に半加算信号
を出力する上記第１のANDゲート、 （ｅ）上記各フリップフロップ出力が入力されるマルチ
プレクサ、及び （ｆ）上記マルチプレクサを制御する第４及び第５のラ
ッチ手段、 を含み上記マルチプレクサの出力が第１のANDゲートの
夫々他方の入力に接続されたＭ系列符号発生装置におい
て、 （ｇ）各フリップフロップの初期状態、帰還状態及びそ
の最終段選択状態の各データを夫々上記第1,第３及び第
５のラッチ手段へラッチするためのラッチイネーブル
（enable）パルスと、Ｍ系列符号発生装置を動作させる
ためのチップセレクトの２つの信号が入力されると、出
力を発生する第２のANDゲート、 （ｈ）上記第２のANDゲートの出力が入力され、２つの
制御信号に応答して上記第1,第３及び第５のラッチ手段
に選択的に前記各データを入力させるように制御し、第
３及び第５のラッチ手段から第２及び第４のラッチ手段
に出力するためのデマルチプレクサ回路、 （ｉ）前段のＭ系列符号発生装置のマルチプレクサの出
力を後段のＭ系列符号発生装置の第１のANDゲートの夫
々の入力に接続することにより、複数のＭ系列符号発生
装置をカスケード接続した時に、どのＭ系列符号発生装
置内の上記マルチプレクサ回路の出力をイネーブル（en
able）に制御するための制御信号の入力部、 （ｊ）上記マルチプレクサ回路のイネーブル（enable）
制御信号を、前記ステアリングゲートに供給されるスト
ローブパルスをトリガーとして上記マルチプレクサ回路
のイネーブル（enable）入力に出力する第６のラッチ手
段、 （ｋ）前記各第１のANDゲートの各一方の入力へ第２の
ラッチ手段から前記帰還状態のデータを与えるための入
力端子、 （ｌ）初段のステアリングゲートへの入力端子及び、 （ｍ）第１のANDゲートの最終段のANDゲート出力と最終
段のフリップフロップの出力とを、半加算して得られる
信号が出力されるカスケード接続用出力端子、 を備えたことを特徴とする。
段、 （ｂ）複数の第１のANDゲートの夫々一方の入力に出力
する第２及び第３のラッチ手段、 （ｃ）上記ステアリングゲートと上記フリップフロップ
を一つの対として、直列に設けられた複数の対、 （ｄ）上記フリップフロップの各々の出力に半加算信号
を出力する上記第１のANDゲート、 （ｅ）上記各フリップフロップ出力が入力されるマルチ
プレクサ、及び （ｆ）上記マルチプレクサを制御する第４及び第５のラ
ッチ手段、 を含み上記マルチプレクサの出力が第１のANDゲートの
夫々他方の入力に接続されたＭ系列符号発生装置におい
て、 （ｇ）各フリップフロップの初期状態、帰還状態及びそ
の最終段選択状態の各データを夫々上記第1,第３及び第
５のラッチ手段へラッチするためのラッチイネーブル
（enable）パルスと、Ｍ系列符号発生装置を動作させる
ためのチップセレクトの２つの信号が入力されると、出
力を発生する第２のANDゲート、 （ｈ）上記第２のANDゲートの出力が入力され、２つの
制御信号に応答して上記第1,第３及び第５のラッチ手段
に選択的に前記各データを入力させるように制御し、第
３及び第５のラッチ手段から第２及び第４のラッチ手段
に出力するためのデマルチプレクサ回路、 （ｉ）前段のＭ系列符号発生装置のマルチプレクサの出
力を後段のＭ系列符号発生装置の第１のANDゲートの夫
々の入力に接続することにより、複数のＭ系列符号発生
装置をカスケード接続した時に、どのＭ系列符号発生装
置内の上記マルチプレクサ回路の出力をイネーブル（en
able）に制御するための制御信号の入力部、 （ｊ）上記マルチプレクサ回路のイネーブル（enable）
制御信号を、前記ステアリングゲートに供給されるスト
ローブパルスをトリガーとして上記マルチプレクサ回路
のイネーブル（enable）入力に出力する第６のラッチ手
段、 （ｋ）前記各第１のANDゲートの各一方の入力へ第２の
ラッチ手段から前記帰還状態のデータを与えるための入
力端子、 （ｌ）初段のステアリングゲートへの入力端子及び、 （ｍ）第１のANDゲートの最終段のANDゲート出力と最終
段のフリップフロップの出力とを、半加算して得られる
信号が出力されるカスケード接続用出力端子、 を備えたことを特徴とする。
［作用］ 第１の発明のＭ系列符号発生装置は、前記（ｇ）及び
（ｈ）の構成によりカスケード接続が可能となってい
る。
（ｈ）の構成によりカスケード接続が可能となってい
る。
第２の発明のＭ系列符号発生装置は、前記（ｇ）〜
（ｋ）の構成により複数段のＭ系列符号発生装置をカス
ケード接続するための構成が具体化されている。
（ｋ）の構成により複数段のＭ系列符号発生装置をカス
ケード接続するための構成が具体化されている。
第３の発明のＭ系列符号発生装置は、前記（ｇ）〜
（ｍ）の構成により複数段のＭ系列符号発生装置をカス
ケード接続し、かつ高速に符号切り換えを可能とするた
めの構成が具体化されている。
（ｍ）の構成により複数段のＭ系列符号発生装置をカス
ケード接続し、かつ高速に符号切り換えを可能とするた
めの構成が具体化されている。
［実施例］ 以下に、図面を参照しながら、実施例を用いて本発明を
一層詳細に説明するが、それらは例示に過ぎず本発明の
枠を越えることなしにいろいろな変形や改良があり得る
ことは勿論である。
一層詳細に説明するが、それらは例示に過ぎず本発明の
枠を越えることなしにいろいろな変形や改良があり得る
ことは勿論である。
第１図は本発明による符号発生装置の構成を示すブロッ
ク図で、図中、Ｇはステアリングゲート回路で、例えば
第２図に示すようなNANDゲートを用いて構成することが
できる。第１図に示すような、符号発生装置の符号発生
に必要な初期情報には、次の（ｉ）〜（iii）がある。
ク図で、図中、Ｇはステアリングゲート回路で、例えば
第２図に示すようなNANDゲートを用いて構成することが
できる。第１図に示すような、符号発生装置の符号発生
に必要な初期情報には、次の（ｉ）〜（iii）がある。
（ｉ）フリップフロップSR1〜SRnの初期状態 （ii）帰還状態 （iii）フリップフロップの最終段選択状態 第１図中、CLKは供給クロック、STBは符号切換えストロ
ーブ、▲▼はチップセレクト、LEはラッチenable、
DAT1〜ｎは上記（ｉ）〜（iii）のデータ、SEL0〜１は
データセレクトで例えば第１表のようにデータを選択す
る。FB0〜２、CASはカスケード接続用入出力で、FB2は
スリーステート出力、PNは符号出力を表す。
ーブ、▲▼はチップセレクト、LEはラッチenable、
DAT1〜ｎは上記（ｉ）〜（iii）のデータ、SEL0〜１は
データセレクトで例えば第１表のようにデータを選択す
る。FB0〜２、CASはカスケード接続用入出力で、FB2は
スリーステート出力、PNは符号出力を表す。
まず、本発明の符号発生装置を単独で用いる場合の動作
を説明する。
を説明する。
単独で用いる場合の接続図を第４図に示す。第４図の回
路動作を、第３図に示すタイミングチャート及び第１図
中の記号を用いて説明する。
路動作を、第３図に示すタイミングチャート及び第１図
中の記号を用いて説明する。
いま、符号出力端子PNから符号１が出力されているもの
とする。そして、ストローブパルスSTBが入力される
（ロ）と次のような動作をする。
とする。そして、ストローブパルスSTBが入力される
（ロ）と次のような動作をする。
（ａ）ラッチ１の内容がステアリングゲートＧを通して
フリップフロップSR1〜SRnのデータ入力に設定される。
このデータはクロックパルスCLKの立ち上がりエッジ
（イ）により、フリップフロップSR1〜SRnの出力に現れ
る。
フリップフロップSR1〜SRnのデータ入力に設定される。
このデータはクロックパルスCLKの立ち上がりエッジ
（イ）により、フリップフロップSR1〜SRnの出力に現れ
る。
なお、ラッチ１の内容はフリップフロップSR1〜SRnの初
期状態である。
期状態である。
（ｂ）ラッチ３の内容がラッチ２から出力され、FB0か
らの帰還入力信号をANDゲートAND1〜ANDnを通してどの
排他的▲▼ゲートに帰還させるかの制御が行われ、
また、ラッチ５の内容がラッチ４から出力され、フィー
ドバックコントロール▲▼及びストローブパ
ルスSTB入力により、ラッチ６がマルチプレクサをenabl
e状態にすると、ラッチ４の出力値に対応して選択され
たフリップフロップSR1〜SRnの出力がFB2より帰還信号
として出力される。
らの帰還入力信号をANDゲートAND1〜ANDnを通してどの
排他的▲▼ゲートに帰還させるかの制御が行われ、
また、ラッチ５の内容がラッチ４から出力され、フィー
ドバックコントロール▲▼及びストローブパ
ルスSTB入力により、ラッチ６がマルチプレクサをenabl
e状態にすると、ラッチ４の出力値に対応して選択され
たフリップフロップSR1〜SRnの出力がFB2より帰還信号
として出力される。
但し、マルチプレクサはラッチ６の出力が“L"のときen
able状態、“H"のときdisable状態とする。
able状態、“H"のときdisable状態とする。
なお、ラッチ３の内容は帰還状態であり、ラッチ５の内
容はフリップフロップSR1〜SRnの最終段選択状態であ
る。
容はフリップフロップSR1〜SRnの最終段選択状態であ
る。
（ｃ）（ａ）及び（ｂ）の結果、（イ）以降のクロック
パルスCLKにより新たな符号２が符号出力端子PNより出
力される。
パルスCLKにより新たな符号２が符号出力端子PNより出
力される。
すなわち、符号１から符号２へ切り換わる。
（ｄ）一方、ストローブパルスSTBはマイクロプロセッ
サ等の外部制御回路への割込みパルスとしても用いら
れ、この割込みパルスをトリガとしてマイクロプロセッ
サ等の外部制御回路は、次に発生すべき符号３のための
準備を行う。
サ等の外部制御回路への割込みパルスとしても用いら
れ、この割込みパルスをトリガとしてマイクロプロセッ
サ等の外部制御回路は、次に発生すべき符号３のための
準備を行う。
すなわち、チップセレクト▲▼には“L"が入力され
て、ラッチenableパルスLEはANDゲートAND0を通して、
デマルチプレクサに入力され、デマルチプレクサの制御
信号SEL0〜１により対応するラッチ1,3,5の順次enable
にする。
て、ラッチenableパルスLEはANDゲートAND0を通して、
デマルチプレクサに入力され、デマルチプレクサの制御
信号SEL0〜１により対応するラッチ1,3,5の順次enable
にする。
そしてこの時、前記（ｉ）〜（iii）のデータDAT1〜ｎ
もラッチ1,3,5へ順次ラッチされ、符号３発生のための
準備を終了する。
もラッチ1,3,5へ順次ラッチされ、符号３発生のための
準備を終了する。
そして、再びストローブパルスSTBが入力されると、前
記（ａ）〜（ｃ）の動作が繰り返され、（ハ）以降のク
ロックパルスCLKによって、新たな符号３が符号出力端
子PNより出力される。
記（ａ）〜（ｃ）の動作が繰り返され、（ハ）以降のク
ロックパルスCLKによって、新たな符号３が符号出力端
子PNより出力される。
次に本発明の符号発生装置をカスケード接続で用いる場
合の動作を説明する。
合の動作を説明する。
例として、２個の符号発生装置をカスケード接続した第
５図の動作について説明する。第２表に第4,5図中の端
子a,b,c,d,eと第１図中の信号名との対応を示す。
５図の動作について説明する。第２表に第4,5図中の端
子a,b,c,d,eと第１図中の信号名との対応を示す。
カスケードで用いる場合には、単独で用いる場合の
（ｄ）で述べた符号発生のための準備をチップセレクト
▲▼を用いて、各々の符号発生装置に対して行う。
（ｄ）で述べた符号発生のための準備をチップセレクト
▲▼を用いて、各々の符号発生装置に対して行う。
次に、フィードバックコントロール▲▼を用
いて、フリップフロップの最終段の存在する符号発生装
置のマルチプレクサをenable状態にして、ストローブパ
ルスSTBを２個の符号発生装置に入力することにより符
号を発生させる。
いて、フリップフロップの最終段の存在する符号発生装
置のマルチプレクサをenable状態にして、ストローブパ
ルスSTBを２個の符号発生装置に入力することにより符
号を発生させる。
但し、マルチプレクサの出力はスリーステート出力とす
る。フィードバックコントロール▲▼とアク
セスされる符号発生装置との対応関係を第３表に示す。
る。フィードバックコントロール▲▼とアク
セスされる符号発生装置との対応関係を第３表に示す。
なお、第５図に示す接続を３個以上の符号発生装置に対
して用いることも可能であり、より長い周期の符号を発
生させることが可能である。
して用いることも可能であり、より長い周期の符号を発
生させることが可能である。
応用としては、送信側からのＭ系列符号と当該受信側で
発生させたＭ系列符号との相関出力により、所望の情報
伝送を行い、送信側及び受信側の両Ｍ系列符号の種類及
び位相を任意に変えられるような、Ｍ系列符号発生装置
を有するスペクトラム拡散通信方式がある。
発生させたＭ系列符号との相関出力により、所望の情報
伝送を行い、送信側及び受信側の両Ｍ系列符号の種類及
び位相を任意に変えられるような、Ｍ系列符号発生装置
を有するスペクトラム拡散通信方式がある。
［発明の効果］ 以上説明した通り、第１発明によれば、Ｍ系列符号発生
装置を用いて汎用性のあるICを実現すること及びカスケ
ード接続することが可能である。また第２の発明によれ
ば、上記Ｍ系列符号発生装置相互をカスケード接続する
ための構成が具体化され、より長い周期のＭ系列符号を
発生させることが可能である。更に第３の発明によれ
ば、このようなＭ系列符号発生装置のカスケード接続の
構成において、高速な符号切り換えが可能となる。
装置を用いて汎用性のあるICを実現すること及びカスケ
ード接続することが可能である。また第２の発明によれ
ば、上記Ｍ系列符号発生装置相互をカスケード接続する
ための構成が具体化され、より長い周期のＭ系列符号を
発生させることが可能である。更に第３の発明によれ
ば、このようなＭ系列符号発生装置のカスケード接続の
構成において、高速な符号切り換えが可能となる。
第１図は本発明による符号発生装置の構成を示すブロッ
ク図、第２図はステアリングゲート回路の構成の一例を
示す図、第３図は第１図に示す装置の動作を説明するた
めのタイミングチャート、第４図は第１図に示す装置を
単独で用いる場合の接続図、第５図は第１図に示す装置
をカスケードで用いる場合の接続図である。
ク図、第２図はステアリングゲート回路の構成の一例を
示す図、第３図は第１図に示す装置の動作を説明するた
めのタイミングチャート、第４図は第１図に示す装置を
単独で用いる場合の接続図、第５図は第１図に示す装置
をカスケードで用いる場合の接続図である。
Claims (3)
- 【請求項１】（ａ）ステアリングゲートに出力する第１
のラッチ手段、 （ｂ）複数の第１のANDゲートの夫々一方の入力に出力
する第２及び第３のラッチ手段、 （ｃ）上記ステアリングゲートと上記フリップフロップ
を一つの対として、直列に設けられた複数の対、 （ｄ）上記フリップフロップの各々の出力に半加算信号
を出力する上記第１のANDゲート、 （ｅ）上記各フリップフロップ出力が入力されるマルチ
プレクサ、及び （ｆ）上記マルチプレクサを制御する第４及び第５のラ
ッチ手段、 を含むＭ系列符号発生装置において、 （ｇ）各フリップフロップの初期状態、帰還状態及びそ
の最終段選択状態の各データを夫々上記第1,第３及び第
５のラッチ手段へラッチするためのラッチイネーブル
（enable）パルスと、Ｍ系列符号発生装置を動作させる
ためのチップセレクトの２つの信号が入力されると、出
力を発生する第２のANDゲート、 （ｈ）上記第２のANDゲートの出力が入力され、２つの
制御信号に応答して上記第1,第３及び第５のラッチ手段
に選択的に前記各データを入力させるように制御し、第
３及び第５のラッチ手段から第２及び第４のラッチ手段
に出力するためのデマルチプレクサ回路を備え、前記マ
ルチプレクサの出力が第１のANDゲートの夫々他方の入
力に接続されたことを特徴とするＭ系列符号発生装置。 - 【請求項２】（ａ）ステアリングゲートに出力する第１
のラッチ手段、 （ｂ）複数の第１のANDゲートの夫々一方の入力に出力
する第２及び第３のラッチ手段、 （ｃ）上記ステアリングゲートと上記フリップフロップ
を一つの対として、直列に設けられた複数の対、 （ｄ）上記フリップフロップの各々の出力に半加算信号
を出力する上記第１のANDゲート、 （ｅ）上記各フリップフロップ出力が入力されかつスリ
ーステート出力を具備するマルチプレクサ回路、及び （ｆ）上記マルチプレクサ回路を制御する第４及び第５
のラッチ手段、 を含み、上記マルチプレクサ回路のスリーステート出力
が第１のANDゲートの夫々他方の入力に接続されたＭ系
列符号発生装置において、 （ｇ）前段のＭ系列符号発生装置のマルチプレクサ回路
のスリーステート出力を後段のＭ系列符号発生装置の第
１のANDゲートの夫々他方の入力に接続することによ
り、複数のＭ系列符号発生装置をカスケード接続した時
に、どのＭ系列符号発生装置内の上記マルチプレクサ回
路の出力をイネーブル（enable）に制御するための制御
信号の入力部、 （ｈ）上記マルチプレクサ回路のイネーブル（enable）
制御信号を、前記ステアリングゲートに供給されるスト
ローブパルスをトリガーとして上記マルチプレクサ回路
のイネーブル（enable）入力に出力する第６のラッチ手
段、 （ｉ）前記各第１のANDゲートの各一方の入力へ第２の
ラッチ手段からのデータを与えるための入力端子、 （ｊ）初段のステアリングゲートへの入力端子及び、 （ｋ）第１のANDゲートの最終段のANDゲート出力と最終
段のフリップフロップの出力とを、半加算して得られる
信号が出力されるカスケード接続用出力端子、 を備えたことを特徴とするＭ系列符号発生装置。 - 【請求項３】（ａ）ステアリングゲートに出力する第１
のラッチ手段、 （ｂ）複数の第１のANDゲートの夫々一方の入力に出力
する第２及び第３のラッチ手段、 （ｃ）上記ステアリングゲートと上記フリップフロップ
を一つの対として、直列に設けられた複数の対、 （ｄ）上記フリップフロップの各々の出力に半加算信号
を出力する上記第１のANDゲート、 （ｅ）上記各フリップフロップ出力が入力されるマルチ
プレクサ、及び （ｆ）上記マルチプレクサを制御する第４及び第５のラ
ッチ手段、 を含み上記マルチプレクサの出力が第１のANDゲートの
夫々他方の入力に接続されたＭ系列符号発生装置におい
て、 （ｇ）各フリップフロップの初期状態、帰還状態及びそ
の最終段選択状態の各データを夫々上記第1,第３及び第
５のラッチ手段へラッチするためのラッチイネーブル
（enable）パルスと、Ｍ系列符号発生装置を動作させる
ためのチップセレクトの２つの信号が入力されると、出
力を発生する第２のANDゲート、 （ｈ）上記第２のANDゲートの出力が入力され、２つの
制御信号に応答して上記第1,第３及び第５のラッチ手段
に選択的に前記各データを入力させるように制御し、第
３及び第５のラッチ手段から第２及び第４のラッチ手段
に出力するためのデマルチプレクサ回路、 （ｉ）前段のＭ系列符号発生装置のマルチプレクサの出
力を後段のＭ系列符号発生装置の第１のANDゲートの夫
々の入力に接続することにより、複数のＭ系列符号発生
装置をカスケード接続した時に、どのＭ系列符号発生装
置内の上記マルチプレクサ回路の出力をイネーブル（en
able）に制御するための制御信号の入力部、 （ｊ）上記マルチプレクサ回路のイネーブル（enable）
制御信号を、前記ステアリングゲートに供給されるスト
ローブパルスをトリガーとして上記マルチプレクサ回路
のイネーブル（enable）入力に出力する第６のラッチ手
段、 （ｋ）前記各第１のANDゲートの各一方の入力へ第２の
ラッチ手段から前記帰還状態のデータを与えるための入
力端子、 （ｌ）初段のステアリングゲートへの入力端子及び、 （ｍ）第１のANDゲートの最終段のANDゲート出力と最終
段のフリップフロップの出力とを、半加算して得られる
信号が出力されるカスケード接続用出力端子、 を備えたことを特徴とするＭ系列符号発生装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61163088A JPH0748702B2 (ja) | 1986-07-11 | 1986-07-11 | Ｍ系列符号発生装置 |
| US07/070,491 US4864525A (en) | 1986-07-11 | 1987-07-07 | Maximum length shift register sequence generator |
| GB8716153A GB2193865B (en) | 1986-07-11 | 1987-07-09 | Maximum length shift register sequence generator |
| FR878709875A FR2601531B1 (fr) | 1986-07-11 | 1987-07-10 | Generateur de sequence de registre a decalage |
| DE19873722907 DE3722907A1 (de) | 1986-07-11 | 1987-07-10 | Maximallaengen-schieberegister-folgegenerator |
| GB9023053A GB2236934B (en) | 1986-07-11 | 1990-10-23 | Maximum length shift register sequence generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61163088A JPH0748702B2 (ja) | 1986-07-11 | 1986-07-11 | Ｍ系列符号発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6318835A JPS6318835A (ja) | 1988-01-26 |
| JPH0748702B2 true JPH0748702B2 (ja) | 1995-05-24 |
Family
ID=15766955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61163088A Expired - Lifetime JPH0748702B2 (ja) | 1986-07-11 | 1986-07-11 | Ｍ系列符号発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0748702B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2579539B2 (ja) * | 1988-10-11 | 1997-02-05 | クラリオン株式会社 | スペクトラム拡散通信装置 |
| JPH089451Y2 (ja) * | 1989-12-27 | 1996-03-21 | エヌティエヌ株式会社 | 樹脂製リテナー付き高速回転用玉軸受 |
| JPH04135333A (ja) * | 1990-09-27 | 1992-05-08 | Nec Corp | 音声秘話装置 |
| US20060203888A1 (en) * | 2005-03-10 | 2006-09-14 | Moore George S | Interface randomization methods and systems employing the same |
| JP6093207B2 (ja) * | 2013-03-08 | 2017-03-08 | 株式会社メガチップス | 線形フィードバックシフトレジスタ |
-
1986
- 1986-07-11 JP JP61163088A patent/JPH0748702B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6318835A (ja) | 1988-01-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6177891B1 (en) | Serial-parallel conversion apparatus | |
| JP2577896B2 (ja) | ｍ系列符号発生器 | |
| GB2236934A (en) | Maximum length shift register sequence generator circuit | |
| JP2577914B2 (ja) | ｍ系列符号発生器 | |
| US4325129A (en) | Non-linear logic module for increasing complexity of bit sequences | |
| JPH0748702B2 (ja) | Ｍ系列符号発生装置 | |
| JP2577999B2 (ja) | 擬似雑音符号発生装置における先頭又は任意ビットパルス生成回路およびサンプリングパルス生成回路 | |
| JP2577894B2 (ja) | 擬似ランダム雑音符号発生回路 | |
| US4193539A (en) | Signal generator | |
| US5305245A (en) | Digital correlating device | |
| JPS5944648B2 (ja) | 論理波形発生装置 | |
| JP2583759B2 (ja) | Ｍ系列符号発生装置 | |
| US4387341A (en) | Multi-purpose retimer driver | |
| JP2805301B2 (ja) | 擬似ランダム雑音符号発生器 | |
| US4009374A (en) | Pseudo-random bidirectional counter | |
| JPS61280135A (ja) | スペクトラム拡散通信方式におけるｍ系列符号発生装置 | |
| RU2022332C1 (ru) | Генератор дискретных ортогональных сигналов | |
| JPS609286B2 (ja) | タイミング信号発生回路 | |
| JPS59180467A (ja) | 論理回路の試験方法 | |
| JP2586888Y2 (ja) | 擬似雑音符号発生器における先頭または任意ビット生成回路 | |
| JPS60217722A (ja) | パルス信号発生回路 | |
| JPH0380646A (ja) | 擬似乱数加算回路 | |
| SU1249007A1 (ru) | Устройство дл формировани последовательности натуральных чисел в @ -коде Фибоначчи | |
| JPH0444856B2 (ja) | ||
| JPS60125013A (ja) | 論理波形生成器 |