JP2586888Y2 - 擬似雑音符号発生器における先頭または任意ビット生成回路 - Google Patents
擬似雑音符号発生器における先頭または任意ビット生成回路Info
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- JP2586888Y2 JP2586888Y2 JP6206093U JP6206093U JP2586888Y2 JP 2586888 Y2 JP2586888 Y2 JP 2586888Y2 JP 6206093 U JP6206093 U JP 6206093U JP 6206093 U JP6206093 U JP 6206093U JP 2586888 Y2 JP2586888 Y2 JP 2586888Y2
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Description
【０００１】
【産業上の利用分野】本考案は擬似雑音符号発生器（Ｐ
ＮＧ）に係り、特に該ＰＮＧから出力される擬似雑音符
号（ＰＮ）の先頭チップを示すスタートビット又は任意
ビットを生成する回路の改良に関する。
ＮＧ）に係り、特に該ＰＮＧから出力される擬似雑音符
号（ＰＮ）の先頭チップを示すスタートビット又は任意
ビットを生成する回路の改良に関する。
【０００２】
【従来の技術】Ｍ系列符号等の擬似雑音符号（ＰＮ符
号）を生成する擬似雑音符号発生器（ＰＮＧ）として
は、例えば、特開昭６３−１８８３５号等に開示されて
いるように、複数段のシフトレジスタ、複数のラッチ回
路等を有しており、その汎用性を高めるためラッチ回路
にラッチされているシフトレジスタ初期値、帰還状態及
びシフトレジスタ段数が可変可能な構成となっている。
号）を生成する擬似雑音符号発生器（ＰＮＧ）として
は、例えば、特開昭６３−１８８３５号等に開示されて
いるように、複数段のシフトレジスタ、複数のラッチ回
路等を有しており、その汎用性を高めるためラッチ回路
にラッチされているシフトレジスタ初期値、帰還状態及
びシフトレジスタ段数が可変可能な構成となっている。
【０００３】ＰＮＧは、スペクトラム拡散通信（ＳＳ
Ｃ）を実施する上でＰＮ符号を生成する手段として用い
られる以外に、弾性表面波（ＳＡＷ）コンボルバのよう
な相関器を用いた場合のスペクトラム拡散受信機の符号
同期を行うための受信側の基準ＰＮ符号の先頭チップを
示すスタートビット生成にも用いられる。而して簡単に
スタートビットを生成する方法としては、図５に示すよ
うにＰＮＧ１の各シフトレジスタの出力とＰＮ符号発生
のためのシフトレジスタ初期値２とを比較回路３で比較
してその一致・不一致を検出すればよい。
Ｃ）を実施する上でＰＮ符号を生成する手段として用い
られる以外に、弾性表面波（ＳＡＷ）コンボルバのよう
な相関器を用いた場合のスペクトラム拡散受信機の符号
同期を行うための受信側の基準ＰＮ符号の先頭チップを
示すスタートビット生成にも用いられる。而して簡単に
スタートビットを生成する方法としては、図５に示すよ
うにＰＮＧ１の各シフトレジスタの出力とＰＮ符号発生
のためのシフトレジスタ初期値２とを比較回路３で比較
してその一致・不一致を検出すればよい。
【０００４】
【考案が解決しようとする課題】しかし、例えば、ＰＮ
Ｇとして図６に示すような最大シフトレジスタ４段ＳＲ
１〜ＳＲ４のモジュラタイプのＰＮＧを用いてシフトレ
ジスタ３段を用いるＰＮ符号を発生すると、単純に各シ
フトレジスタの出力とシフトレジスタ初期値を比較回路
３で比較してスタートビットを生成しようとしても、４
段目のシフトレジスタＳＲ４の値によって正常な位置に
スタートビットを生成することができない。図６におい
てＥｘ−ＯＲは排他的論理和回路である。
Ｇとして図６に示すような最大シフトレジスタ４段ＳＲ
１〜ＳＲ４のモジュラタイプのＰＮＧを用いてシフトレ
ジスタ３段を用いるＰＮ符号を発生すると、単純に各シ
フトレジスタの出力とシフトレジスタ初期値を比較回路
３で比較してスタートビットを生成しようとしても、４
段目のシフトレジスタＳＲ４の値によって正常な位置に
スタートビットを生成することができない。図６におい
てＥｘ−ＯＲは排他的論理和回路である。
【０００５】本考案の目的はかかる汎用的なＰＮＧを用
いてＰＮ符号の先頭チップを示すスタートビット又は任
意ビットを正常に生成するための回路を提供することで
ある。
いてＰＮ符号の先頭チップを示すスタートビット又は任
意ビットを正常に生成するための回路を提供することで
ある。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本考案の擬似雑音符号発生器における先頭または任
意ビット生成回路は、少なくとも複数段のシフトレジス
タと、そのシフトレジスタ段数情報及びシフトレジスタ
初期値をラッチする手段を有する擬似雑音符号発生器に
おいて、上記シフトレジスタ段数情報が入力されるデコ
ーダ回路手段と、該デコーダ回路手段の出力が入力され
るオアゲート手段と、該オアゲート手段の出力と各シフ
トレジスタの出力が入力されるアンドゲート手段と、該
アンドゲート手段の出力と前記シフトレジスタ初期値と
が入力される比較回路手段と、を備えたことを特徴とす
る。
め、本考案の擬似雑音符号発生器における先頭または任
意ビット生成回路は、少なくとも複数段のシフトレジス
タと、そのシフトレジスタ段数情報及びシフトレジスタ
初期値をラッチする手段を有する擬似雑音符号発生器に
おいて、上記シフトレジスタ段数情報が入力されるデコ
ーダ回路手段と、該デコーダ回路手段の出力が入力され
るオアゲート手段と、該オアゲート手段の出力と各シフ
トレジスタの出力が入力されるアンドゲート手段と、該
アンドゲート手段の出力と前記シフトレジスタ初期値と
が入力される比較回路手段と、を備えたことを特徴とす
る。
【０００７】
【作用】本考案の回路においては、シフトレジスタ段数
情報に応じてデコーダ回路手段によりアンドゲート手段
が制御され、該情報に対応するシフトレジスタの出力の
通過が阻止され、シフトレジスタ初期値と通過したシフ
トレジスタの出力とが比較回路手段で比較され、正常に
ＰＮ符号の先頭チップを示すスタートビットが生成され
る。
情報に応じてデコーダ回路手段によりアンドゲート手段
が制御され、該情報に対応するシフトレジスタの出力の
通過が阻止され、シフトレジスタ初期値と通過したシフ
トレジスタの出力とが比較回路手段で比較され、正常に
ＰＮ符号の先頭チップを示すスタートビットが生成され
る。
【０００８】
【実施例】以下図面を参照して本考案の実施例を説明す
る。まず、本考案において使用される汎用性のあるＰＮ
Ｇとして図１に示すＭ系列符号発生装置について説明す
る。同図において、Ｇ１〜Ｇｎはステアリングゲート回
路、ＳＲ１〜ＳＲｎはフリップフロップ（シフトレジス
タ）、ＡＮＤ０〜ＡＮＤｎはアンドゲート、Ｅｘ−ＯＲ
１〜Ｅｘ−ＯＲｎは排他的論理和ゲート、Ｌ１〜Ｌ６は
ラッチ回路、ＤＥ−ＭＰＸはデマルチプレクサ、ＭＰＸ
はマルチプレクサ、ＩＮＶ１，ＩＮＶ２はインバータで
ある。ステアリングゲート回路Ｇ１〜Ｇｎは、例えば、
図２に示すようなナンドゲートＮＡＮＤ１〜ＮＡＮＤ３
を用いて構成することができる。
る。まず、本考案において使用される汎用性のあるＰＮ
Ｇとして図１に示すＭ系列符号発生装置について説明す
る。同図において、Ｇ１〜Ｇｎはステアリングゲート回
路、ＳＲ１〜ＳＲｎはフリップフロップ（シフトレジス
タ）、ＡＮＤ０〜ＡＮＤｎはアンドゲート、Ｅｘ−ＯＲ
１〜Ｅｘ−ＯＲｎは排他的論理和ゲート、Ｌ１〜Ｌ６は
ラッチ回路、ＤＥ−ＭＰＸはデマルチプレクサ、ＭＰＸ
はマルチプレクサ、ＩＮＶ１，ＩＮＶ２はインバータで
ある。ステアリングゲート回路Ｇ１〜Ｇｎは、例えば、
図２に示すようなナンドゲートＮＡＮＤ１〜ＮＡＮＤ３
を用いて構成することができる。
【０００９】図１に示す符号発生装置において、符号発
生に必要な初期情報としては、次の（ｉ）〜（iii）が
ある。 （ｉ）フリップフロップＳＲ１〜ＳＲｎの初期状態 （ii）帰還状態 （iii）フリップフロップの最終段選択状態 図１中、ＣＬＫは供給クロック、ＳＴＢは符号切換えス
トローブ、バーＣＳはチップセレクト、ＬＥはラッチen
able、ＤＡＴ１〜ｎは上記（ｉ）〜（iii）のデータ、
ＳＥＬ０〜１はデータセレクトで例えば表１のようにデ
ータを選択する。ＦＢ０〜２、ＣＡＳはカスケード接続
用入力で、ＦＢ２はスリーステート出力、ＰＮは符号出
力を表わす。
生に必要な初期情報としては、次の（ｉ）〜（iii）が
ある。 （ｉ）フリップフロップＳＲ１〜ＳＲｎの初期状態 （ii）帰還状態 （iii）フリップフロップの最終段選択状態 図１中、ＣＬＫは供給クロック、ＳＴＢは符号切換えス
トローブ、バーＣＳはチップセレクト、ＬＥはラッチen
able、ＤＡＴ１〜ｎは上記（ｉ）〜（iii）のデータ、
ＳＥＬ０〜１はデータセレクトで例えば表１のようにデ
ータを選択する。ＦＢ０〜２、ＣＡＳはカスケード接続
用入力で、ＦＢ２はスリーステート出力、ＰＮは符号出
力を表わす。
【００１０】
【表１】
【００１１】図１の回路動作を、図３に示すタイミング
チャート及び図１中の記号を用いて説明する。いま、符
号出力端子ＰＮから符号１が出力されているものとす
る。そして、ストローブパルスＳＴＢが入力される
（ロ）と次のような動作をする。
チャート及び図１中の記号を用いて説明する。いま、符
号出力端子ＰＮから符号１が出力されているものとす
る。そして、ストローブパルスＳＴＢが入力される
（ロ）と次のような動作をする。
【００１２】（ａ）ラッチＬ１の内容がステアリングゲ
ートＧ１〜Ｇｎを通してフリップフロップＳＲ１〜ＳＲ
ｎのデータ入力に設定される。このデータはクロックパ
ルスＣＬＫの立上りエッジ（イ）により、フリップフロ
ップＳＲ１〜ＳＲｎの出力に現れる。なお、ラッチＬ１
の内容はフリップフロップＳＲ１〜ＳＲｎの初期状態で
ある。
ートＧ１〜Ｇｎを通してフリップフロップＳＲ１〜ＳＲ
ｎのデータ入力に設定される。このデータはクロックパ
ルスＣＬＫの立上りエッジ（イ）により、フリップフロ
ップＳＲ１〜ＳＲｎの出力に現れる。なお、ラッチＬ１
の内容はフリップフロップＳＲ１〜ＳＲｎの初期状態で
ある。
【００１３】（ｂ）ラッチＬ３の内容がラッチＬ２から
出力され、ＦＢ０からの帰還入力信号をアンドゲートＡ
ＮＤ１〜ＡＮＤｎを通してどの排他的ＯＲゲートＥｘ−
ＯＲ１〜Ｅｘ−ＯＲｎに帰還させるかの制御が行われ、
また、ラッチＬ５の内容がラッチＬ４から出力され、フ
ィードバックコントロールバーＦＢＣＮＴ及びストロー
ブパルスＳＴＢ入力により、ラッチＬ６がマルチプレク
サを可能化（enable）状態にすると、ラッチＬ４の出力
値に対応して選択されたフリップフロップＳＲ１〜ＳＲ
ｎの出力がＦＢ２より帰還信号として出力される。ただ
し、マルチプレクサＭＰＸはラッチＬ６の出力が“Ｌ”
のときenable状態、“Ｈ”のとき不能化（disable）状
態とする。なお、ラッチＬ３の内容は帰還状態であり、
ラッチＬ５の内容はフリップフロップＳＲ１〜ＳＲｎの
最終段選択状態である。
出力され、ＦＢ０からの帰還入力信号をアンドゲートＡ
ＮＤ１〜ＡＮＤｎを通してどの排他的ＯＲゲートＥｘ−
ＯＲ１〜Ｅｘ−ＯＲｎに帰還させるかの制御が行われ、
また、ラッチＬ５の内容がラッチＬ４から出力され、フ
ィードバックコントロールバーＦＢＣＮＴ及びストロー
ブパルスＳＴＢ入力により、ラッチＬ６がマルチプレク
サを可能化（enable）状態にすると、ラッチＬ４の出力
値に対応して選択されたフリップフロップＳＲ１〜ＳＲ
ｎの出力がＦＢ２より帰還信号として出力される。ただ
し、マルチプレクサＭＰＸはラッチＬ６の出力が“Ｌ”
のときenable状態、“Ｈ”のとき不能化（disable）状
態とする。なお、ラッチＬ３の内容は帰還状態であり、
ラッチＬ５の内容はフリップフロップＳＲ１〜ＳＲｎの
最終段選択状態である。
【００１４】（ｃ）（ａ）及び（ｂ）の結果、（イ）以
降のクロックパルスＣＬＫにより新たな符号２が符号出
力端子ＰＮより出力される。すなわち、符号１から符号
２へ切り換わる。
降のクロックパルスＣＬＫにより新たな符号２が符号出
力端子ＰＮより出力される。すなわち、符号１から符号
２へ切り換わる。
【００１５】（ｄ）一方、ストローブパルスＳＴＢはマ
イクロプロセッサ等の外部制御回路への割込みパルスと
しても用いられ、この割込みパルスをトリガとしてマイ
クロプロセッサ等の外部制御回路は、次に発生すべき符
号３のための準備を行う。
イクロプロセッサ等の外部制御回路への割込みパルスと
しても用いられ、この割込みパルスをトリガとしてマイ
クロプロセッサ等の外部制御回路は、次に発生すべき符
号３のための準備を行う。
【００１６】すなわち、チップセレクトバーＣＳには
“Ｌ”が入力されて、ラッチenableパルスＬＥはアンド
ゲートＡＮＤ０を通して、デマルチプレクサＭＰＸに入
力され、デマルチプレクサＤＥ−ＭＰＸの制御信号ＳＥ
Ｌ０〜１により対応するラッチ１，３，５を順次enable
にする。そしてこの時、前記（ｉ）〜（iii）のデータ
ＤＡＴ１〜ｎもラッチＬ１，Ｌ２，Ｌ５へ順次ラッチさ
れ、符号３発生のための準備を終了する。そして、再び
ストローブパルスＳＴＢが入力されると、前記（ａ）〜
（ｃ）の動作が繰り返され、（ハ）以降のクロックパル
スＣＬＫによって、新たな符号３が符号出力端子ＰＮよ
り出力される。
“Ｌ”が入力されて、ラッチenableパルスＬＥはアンド
ゲートＡＮＤ０を通して、デマルチプレクサＭＰＸに入
力され、デマルチプレクサＤＥ−ＭＰＸの制御信号ＳＥ
Ｌ０〜１により対応するラッチ１，３，５を順次enable
にする。そしてこの時、前記（ｉ）〜（iii）のデータ
ＤＡＴ１〜ｎもラッチＬ１，Ｌ２，Ｌ５へ順次ラッチさ
れ、符号３発生のための準備を終了する。そして、再び
ストローブパルスＳＴＢが入力されると、前記（ａ）〜
（ｃ）の動作が繰り返され、（ハ）以降のクロックパル
スＣＬＫによって、新たな符号３が符号出力端子ＰＮよ
り出力される。
【００１７】次に上述した図１に示すようなＰＮ符号発
生装置における本考案による先頭ビット生成回路の一実
施例について説明する。
生装置における本考案による先頭ビット生成回路の一実
施例について説明する。
【００１８】図４は上記実施例を示しており、同図にお
いて、Ｄはデコーダ回路、ＣＯＭは比較回路、ＮＯＴ１
〜ＮＯＴ５はインバータ、ＯＲ１〜ＯＲ３はオアゲー
ト、ＡＮＤ１〜ＡＮＤ４はアンドゲートである。また例
えば図１と同様の回路構成のＰＮ符号発生器（ＰＮＧ）
としてシフトレジスタ４段のものが使用されるとして、
ＳＲ［３，０］は各シフトレジスタ出力、ＳＲＮ［２，
０］はＰＮＧのラッチ回路にラッチされるシフトレジス
タ段数情報で、デコーダ回路Ｄに入力される。ＩＮＩＴ
［３，０］はＰＮＧのラッチ回路にラッチされるシフト
レジスタ初期値で、アンドゲートＡＮＤ１〜ＡＮＤ４の
出力と共に比較回路ＣＯＭに入力される。またデコーダ
回路Ｄの出力はインバータＮＯＴ１〜ＮＯＴ４を介して
オアゲートＯＲ１〜ＯＲ３に入力されると共に各オアゲ
ートの出力及び各シフトレジスタ出力ＳＲ０〜ＳＲ３が
アンドゲートＡＮＤ１〜ＡＮＤ４に入力される。
いて、Ｄはデコーダ回路、ＣＯＭは比較回路、ＮＯＴ１
〜ＮＯＴ５はインバータ、ＯＲ１〜ＯＲ３はオアゲー
ト、ＡＮＤ１〜ＡＮＤ４はアンドゲートである。また例
えば図１と同様の回路構成のＰＮ符号発生器（ＰＮＧ）
としてシフトレジスタ４段のものが使用されるとして、
ＳＲ［３，０］は各シフトレジスタ出力、ＳＲＮ［２，
０］はＰＮＧのラッチ回路にラッチされるシフトレジス
タ段数情報で、デコーダ回路Ｄに入力される。ＩＮＩＴ
［３，０］はＰＮＧのラッチ回路にラッチされるシフト
レジスタ初期値で、アンドゲートＡＮＤ１〜ＡＮＤ４の
出力と共に比較回路ＣＯＭに入力される。またデコーダ
回路Ｄの出力はインバータＮＯＴ１〜ＮＯＴ４を介して
オアゲートＯＲ１〜ＯＲ３に入力されると共に各オアゲ
ートの出力及び各シフトレジスタ出力ＳＲ０〜ＳＲ３が
アンドゲートＡＮＤ１〜ＡＮＤ４に入力される。
【００１９】図４の実施例で、例えば、ＰＮＧとして３
段のシフトレジスタを用いる場合、シフトレジスタ段数
情報ＳＲＮ［２，０］に応じてデコーダ回路Ｄは４段目
のシフトレジスタ出力ＳＲ３が入力されるアンドゲート
ＡＮＤ４を制御し、４段目のシフトレジスタ出力のアン
ドゲート通過を阻止する。この結果、シフトレジスタ初
期値ＩＮＩＴ［３，０］と１段目から３段目までのシフ
トレジスタ出力ＳＲ０〜ＳＲ２のみが比較回路ＣＯＭに
よって比較され、正常にＰＮ符号の先頭チップを示すス
タートビットＳＴＲを生成することが可能になる。な
お、上記と同様に任意のシフトレジスタ値をラッチ回路
にラッチしておけば、任意の位置を示すスタートビット
を生成することも可能である。
段のシフトレジスタを用いる場合、シフトレジスタ段数
情報ＳＲＮ［２，０］に応じてデコーダ回路Ｄは４段目
のシフトレジスタ出力ＳＲ３が入力されるアンドゲート
ＡＮＤ４を制御し、４段目のシフトレジスタ出力のアン
ドゲート通過を阻止する。この結果、シフトレジスタ初
期値ＩＮＩＴ［３，０］と１段目から３段目までのシフ
トレジスタ出力ＳＲ０〜ＳＲ２のみが比較回路ＣＯＭに
よって比較され、正常にＰＮ符号の先頭チップを示すス
タートビットＳＴＲを生成することが可能になる。な
お、上記と同様に任意のシフトレジスタ値をラッチ回路
にラッチしておけば、任意の位置を示すスタートビット
を生成することも可能である。
【００２０】
【考案の効果】以上説明したように本考案によれば、汎
用的なＰＮＧを用いて、ＰＮ符号の先頭チップまたは任
意のチップ位置を示すスタートビットを、正常に生成で
きるので、ＳＡＷコンボルバを相関器として用いたＳＳ
Ｃ等へのＰＮＧの応用が容易になる。
用的なＰＮＧを用いて、ＰＮ符号の先頭チップまたは任
意のチップ位置を示すスタートビットを、正常に生成で
きるので、ＳＡＷコンボルバを相関器として用いたＳＳ
Ｃ等へのＰＮＧの応用が容易になる。
【図１】汎用的なＰＮＧの回路構成を示すブロック図で
ある。
ある。
【図２】ステアリングゲートの構成例を示すブロック図
である。
である。
【図３】図１のＰＮＧの動作説明用のタイミングチャー
トである。
トである。
【図４】本考案の一実施例を示すブロック図である。
【図５】従来の先頭ビットを生成する回路を示すブロッ
ク図である。
ク図である。
【図６】従来の他の先頭ビットを生成する回路を示すブ
ロック図である。
ロック図である。
Ｄ デコーダ回路 ＣＯＭ 比較回路 ＮＯＴ１〜ＮＯＴ５ インバータ ＯＲ１〜ＯＲ３ オアゲート ＡＮＤ１〜ＡＮＤ４ アンドゲート ＳＲ［３，０］ シフトレジスタ出力 ＳＲＮ［２，０］ シフトレジスタ段数情報 ＩＮＩＴ［３，０］ シフトレジスタ初期値
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H04B 1/69 H03K 3/84
Claims (1)
- 【請求項１】 少なくとも複数段のシフトレジスタと、
そのシフトレジスタ段数情報及びシフトレジスタ初期値
をラッチする手段を有する擬似雑音符号発生器におい
て、上記シフトレジスタ段数情報が入力されるデコーダ
回路手段と、該デコーダ回路手段の出力が入力されるオ
アゲート手段と、該オアゲート手段の出力と各シフトレ
ジスタの出力が入力されるアンドゲート手段と、該アン
ドゲート手段の出力と前記シフトレジスタ初期値とが入
力される比較回路手段と、 を備えたことを特徴とする擬似雑音符号発生器における
先頭または任意ビット生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6206093U JP2586888Y2 (ja) | 1993-10-25 | 1993-10-25 | 擬似雑音符号発生器における先頭または任意ビット生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6206093U JP2586888Y2 (ja) | 1993-10-25 | 1993-10-25 | 擬似雑音符号発生器における先頭または任意ビット生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0729939U JPH0729939U (ja) | 1995-06-02 |
| JP2586888Y2 true JP2586888Y2 (ja) | 1998-12-14 |
Family
ID=13189214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6206093U Expired - Lifetime JP2586888Y2 (ja) | 1993-10-25 | 1993-10-25 | 擬似雑音符号発生器における先頭または任意ビット生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2586888Y2 (ja) |
-
1993
- 1993-10-25 JP JP6206093U patent/JP2586888Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0729939U (ja) | 1995-06-02 |
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