JP2583759B2 - Ｍ系列符号発生装置 - Google Patents
Ｍ系列符号発生装置Info
- Publication number
- JP2583759B2 JP2583759B2 JP27940286A JP27940286A JP2583759B2 JP 2583759 B2 JP2583759 B2 JP 2583759B2 JP 27940286 A JP27940286 A JP 27940286A JP 27940286 A JP27940286 A JP 27940286A JP 2583759 B2 JP2583759 B2 JP 2583759B2
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- JP
- Japan
- Prior art keywords
- gate
- input
- flip
- exclusive
- latch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【発明の詳細な説明】 A.産業上の利用分野 本発明は、送信側からのＭ系列符号と受信側で発生さ
せたＭ系列符号の相関出力により所要の情報伝送を行な
うスペクトラム拡散通信（Spread Spectrum Communicat
ion）方式において使用されるＭ系列符号発生装置に関
する。
せたＭ系列符号の相関出力により所要の情報伝送を行な
うスペクトラム拡散通信（Spread Spectrum Communicat
ion）方式において使用されるＭ系列符号発生装置に関
する。
B.発明の概要 カスケード接続可能な構造のＭ系列符号発生装置が、 （ａ） 初段排他的ORゲートからの出力端子（FB0）、 （ｂ） 初段ステアリングゲートへの入力端子（FB
1）、 （ｃ） 最終段の排他的ORゲートの一方への入力端子
（FB2）、および （ｄ） 最終段のフリップフロップ出力によるカスケー
ド接続用出力端子（CAS） を含んでいる。
1）、 （ｃ） 最終段の排他的ORゲートの一方への入力端子
（FB2）、および （ｄ） 最終段のフリップフロップ出力によるカスケー
ド接続用出力端子（CAS） を含んでいる。
高速符号切換え可能な構造のＭ系列符号発生装置は、 （ａ） 次の（ｉ）、（ii）のデータ （ｉ） フリップフロップの初期状態 （ii） 帰還状態およびフリップフロップの最終段選択
状態 を、それぞれ第１および第３のラッチ手段へラッチする
ためのラッチenableパルス（LE）とＭ系列符号発生装置
のチップセレクト（▲▼）の二つの信号を入力する
ANDゲート、 （ｂ） 上記ANDゲートの出力を入力とし、その出力先
が一つの制御信号（SEL）によって制御されるデマルチ
プレクサ回路、 （ｃ） 上記デマルチプレクサ回路の出力により制御さ
れ、上記（ｉ）のデータを保持する第１のラッチ手段、
および （ｄ） 上記デマルチプレクサ回路の出力により制御さ
れ、上記（ii）のデータを保持し、第２のラッチ手段に
出力する第３のラッチ手段 を含んでいる。
状態 を、それぞれ第１および第３のラッチ手段へラッチする
ためのラッチenableパルス（LE）とＭ系列符号発生装置
のチップセレクト（▲▼）の二つの信号を入力する
ANDゲート、 （ｂ） 上記ANDゲートの出力を入力とし、その出力先
が一つの制御信号（SEL）によって制御されるデマルチ
プレクサ回路、 （ｃ） 上記デマルチプレクサ回路の出力により制御さ
れ、上記（ｉ）のデータを保持する第１のラッチ手段、
および （ｄ） 上記デマルチプレクサ回路の出力により制御さ
れ、上記（ii）のデータを保持し、第２のラッチ手段に
出力する第３のラッチ手段 を含んでいる。
C.従来の技術 本出願人は、先に特願昭60-122070号においてＭ系列
符号発生装置（以下本明細書においては単に符号発生装
置と称する。）を提案した。しかし、上記装置はIC化を
考慮した構成になっていない。すなわち、符号発生装置
のIC化を考慮した場合には、符号発生装置内のフリップ
フロップの段数は有限としなければならず、このような
状態でも長周期の符号生成を可能とするために、装置間
のカスケード接続および高速な符号の切換えが可能とな
る構成にしておくことが望ましい。
符号発生装置（以下本明細書においては単に符号発生装
置と称する。）を提案した。しかし、上記装置はIC化を
考慮した構成になっていない。すなわち、符号発生装置
のIC化を考慮した場合には、符号発生装置内のフリップ
フロップの段数は有限としなければならず、このような
状態でも長周期の符号生成を可能とするために、装置間
のカスケード接続および高速な符号の切換えが可能とな
る構成にしておくことが望ましい。
D.発明が解決しようとする問題点 本発明の目的は、以上述べたような汎用性のあるICを
実現するために、符号発生装置相互のカスケード接続お
よび高速な符号の切換えを容易に可能とするＭ系列符号
発生装置を提供することである。
実現するために、符号発生装置相互のカスケード接続お
よび高速な符号の切換えを容易に可能とするＭ系列符号
発生装置を提供することである。
E.問題点を解決するための手段 上記目的を達成するため、本発明のＭ系列符号発生装
置は、ストローブ信号により入力信号を制御するステア
リングゲートとそれに連設されるフリップフロップを１
組としてその組が複数組カスケードに接続されたシフト
レジスタ、上記ステアリングゲートの各々に接続され上
記フリップフロップの各々の初期状態を設定する第１の
ラッチ手段、夫々がフリップフロップの各々の出力を一
方の入力とする複数のアンドゲート、アンドゲートの各
々の出力を一方の入力とする排他的ORゲートであって、
最終段を除いて他方の排他的ORゲートの入力を後段の排
他的ORゲートの出力とする複数の排他的ORゲート、上記
アンドゲートの各々の他方の入力に供給する信号を保持
する第３のラッチ、第３のラッチの保持する信号を保持
し、上記アンドゲートの各々の他方の入力へ出力する第
２のラッチから成り、更に、 （ａ） 上記最終段のアンドゲートに対応する排他的OR
ゲートの他方の入力に信号を入力する端子、 （ｂ） 初段の排他的ORゲートの出力を出力する端子、 （ｃ） 初段のステアリングゲートに接続された入力端
子、および （ｄ） 最終段のフリップフロップの信号を出力する端
子、 を含み、上記第３のラッチからの信号を前記アンドゲー
トのいずれかに与えることにより前記排他的ORゲートを
介した帰還状態及び前記フリップフロップの最終段選択
状態を制御することを要旨とする。
置は、ストローブ信号により入力信号を制御するステア
リングゲートとそれに連設されるフリップフロップを１
組としてその組が複数組カスケードに接続されたシフト
レジスタ、上記ステアリングゲートの各々に接続され上
記フリップフロップの各々の初期状態を設定する第１の
ラッチ手段、夫々がフリップフロップの各々の出力を一
方の入力とする複数のアンドゲート、アンドゲートの各
々の出力を一方の入力とする排他的ORゲートであって、
最終段を除いて他方の排他的ORゲートの入力を後段の排
他的ORゲートの出力とする複数の排他的ORゲート、上記
アンドゲートの各々の他方の入力に供給する信号を保持
する第３のラッチ、第３のラッチの保持する信号を保持
し、上記アンドゲートの各々の他方の入力へ出力する第
２のラッチから成り、更に、 （ａ） 上記最終段のアンドゲートに対応する排他的OR
ゲートの他方の入力に信号を入力する端子、 （ｂ） 初段の排他的ORゲートの出力を出力する端子、 （ｃ） 初段のステアリングゲートに接続された入力端
子、および （ｄ） 最終段のフリップフロップの信号を出力する端
子、 を含み、上記第３のラッチからの信号を前記アンドゲー
トのいずれかに与えることにより前記排他的ORゲートを
介した帰還状態及び前記フリップフロップの最終段選択
状態を制御することを要旨とする。
本発明の有利な実施の態様においては、上記第１のラ
ッチおよび第２のラッチは、アンドゲートとデマルチプ
レクサから成る回路により制御される。
ッチおよび第２のラッチは、アンドゲートとデマルチプ
レクサから成る回路により制御される。
F.作用 第１図に示す回路を第５図に示すように接続すれば、
任意に長いＭ系列符号を発生させることができる。
任意に長いＭ系列符号を発生させることができる。
G.実施例 以下に、図面を参照しながら、実施例を用いて本発明
を一層詳細に説明するが、それらは例示に過ぎず、本発
明の枠を越えることなしにいろいろな変形や改良があり
得ることは勿論である。
を一層詳細に説明するが、それらは例示に過ぎず、本発
明の枠を越えることなしにいろいろな変形や改良があり
得ることは勿論である。
第１図は本発明による符号発生装置の構成を示すブロ
ック図で、図中、Ｇはステアリングゲート回路で、例え
ば第２図に示すようなNANDゲートを用いて構成すること
ができる。
ック図で、図中、Ｇはステアリングゲート回路で、例え
ば第２図に示すようなNANDゲートを用いて構成すること
ができる。
（ｉ） 単独で用いる場合 単独で用いる場合の接続図を第４図に示す。第４図に
示す接続における第１図の動作を、第３図に示すタイミ
ングチャートを用いて説明する。
示す接続における第１図の動作を、第３図に示すタイミ
ングチャートを用いて説明する。
なお、第４図において、第１図の記載から明らかなよ
うに、未使用の端子ｄはカスケード接続用のものでCAS
に、また符号出力用端子ｅはPNに対応する。更にa,b及
びｃは夫々初段の排他的ORゲートからの出力端子FB0、
初段ステアリングゲートの入力端子FB1及び最終段の排
他的ORゲートの一方への入力端子FB2に対応する。即
ち、a:FB0,b:FB1,c:FB2,d:CAS,e;PN。
うに、未使用の端子ｄはカスケード接続用のものでCAS
に、また符号出力用端子ｅはPNに対応する。更にa,b及
びｃは夫々初段の排他的ORゲートからの出力端子FB0、
初段ステアリングゲートの入力端子FB1及び最終段の排
他的ORゲートの一方への入力端子FB2に対応する。即
ち、a:FB0,b:FB1,c:FB2,d:CAS,e;PN。
今、符号出力端子PNから符号１が出力されているもの
とする。そして、ストローブパルスSTB（イ）が入力さ
れると次のような動作をする。
とする。そして、ストローブパルスSTB（イ）が入力さ
れると次のような動作をする。
（ａ） ラッチ１の内容がＧを通してフリップフロップ
SR1〜SRnのデータ入力に設定される。このデータはクロ
ックパルスCLKの立上がりエッジ（ロ）により、フリッ
プフロップSR1〜SRnの出力に現われる。
SR1〜SRnのデータ入力に設定される。このデータはクロ
ックパルスCLKの立上がりエッジ（ロ）により、フリッ
プフロップSR1〜SRnの出力に現われる。
なお、ラッチ１の内容はフリップフロップSR1〜SRnの
初期状態である。
初期状態である。
（ｂ） ラッチ３の内容がラッチ２から出力され、AND
ゲートAND1〜ANDnの制御およびフリップフロップSR1〜S
Rnのどの出力を最終段とするかの制御が行なわれる。
ゲートAND1〜ANDnの制御およびフリップフロップSR1〜S
Rnのどの出力を最終段とするかの制御が行なわれる。
この結果、帰還線h1〜hnが符号２を発生できる状態に
なる。
なる。
なお、ラッチ３の内容は帰還状態およびフリップフロ
ップの最終段選択状態である。
ップの最終段選択状態である。
（ｃ） （ａ）および（ｂ）の結果、（ロ）以降のクロ
ックパルスCLKにより、新たな符号２が符号出力端子PN
から出力される。すなわち、符号１から符号２へ切り換
わる。
ックパルスCLKにより、新たな符号２が符号出力端子PN
から出力される。すなわち、符号１から符号２へ切り換
わる。
（ｄ） 一方、ストローブパルスSTBはマイクロプロセ
ッサ等の外部制御回路への割込みパルスとしても用いら
れ、この割込みパルスをトリガとして、外部制御回路は
次に発生すべき符号３のための準備を行なう。
ッサ等の外部制御回路への割込みパルスとしても用いら
れ、この割込みパルスをトリガとして、外部制御回路は
次に発生すべき符号３のための準備を行なう。
すなわち、チップセレクト▲▼には“L"が入力さ
れて、ラッチenableパルスLEはANDゲートAND0を通して
デマルチプレクサ回路に入力され、デマルチプレクサの
制御信号SELにより対応するラッチ1,3を順次enableにす
る。
れて、ラッチenableパルスLEはANDゲートAND0を通して
デマルチプレクサ回路に入力され、デマルチプレクサの
制御信号SELにより対応するラッチ1,3を順次enableにす
る。
この時、次の（ｉ）、（ii）のデータDAT1〜ｎもラッ
チ1,3へ順次ラッチされ、符号３発生のための準備を終
了する。
チ1,3へ順次ラッチされ、符号３発生のための準備を終
了する。
（ｉ） フリップフロップの初期状態 （ii） 帰還状態およびフリップフロップの最終段選択
状態 そして、再びストローブパルスSTBが入力されると、
前記（ａ）〜（ｃ）の動作が繰り返され、（ハ）以降の
クロックパルスCLKによって新たな符号３が符号出力端
子PNから出力される。
状態 そして、再びストローブパルスSTBが入力されると、
前記（ａ）〜（ｃ）の動作が繰り返され、（ハ）以降の
クロックパルスCLKによって新たな符号３が符号出力端
子PNから出力される。
（ii） カスケード接続で用いる場合 例として、２個の符号発生装置をカスケード接続して
用いる場合の接続図を第５図に示す。
用いる場合の接続図を第５図に示す。
カスケードで用いる場合は、前記（ｉ）の（ｄ）で述
べた符号発生のための準備をチップセレクト▲▼を
用いて、各々の符号発生装置に対して行なう。
べた符号発生のための準備をチップセレクト▲▼を
用いて、各々の符号発生装置に対して行なう。
次に、ストローブパルスSTBを２個の符号発生装置に
入力することにより符号を発生させる。
入力することにより符号を発生させる。
なお、第５図に示す接続を３個以上の符号発生装置に
対して用いることも可能であり、より長い周期の符号を
発生させることが可能である。
対して用いることも可能であり、より長い周期の符号を
発生させることが可能である。
H.発明の効果 以上説明した通り、本発明によれば、装置間のカスケ
ード接続および高速な符号の切換えが可能となり、符号
発生装置のIC化が可能となる。
ード接続および高速な符号の切換えが可能となり、符号
発生装置のIC化が可能となる。
第１図は本発明による符号発生装置の構成を示すブロッ
ク図、第２図はステアリングゲート回路の構成の一例を
示す図、第３図は第１図に示す装置の動作を説明するた
めのタイミングチャート、第４図は第１図に示す装置を
単独で用いる場合の接続図、第５図は第１図に示す装置
をカスケードで用いる場合の接続図である。 SR1〜SRn……フリップフロップ、Ｇ……ステアリングゲ
ート、CLK……供給クロック、STB……符号切換えストロ
ーブ、▲▼……チップセレクト、LE……ラッチenab
le、SEL……ラッチセレクト、DAT1〜DATn……データ、F
B0……初段排他的ORゲートからの出力端子、FB1……初
段ステアリングへの入力端子、FB2……最終段排他的OR
ゲートへの入力端子、CAS……カスケード接続用出力端
子、PN……符号出力。
ク図、第２図はステアリングゲート回路の構成の一例を
示す図、第３図は第１図に示す装置の動作を説明するた
めのタイミングチャート、第４図は第１図に示す装置を
単独で用いる場合の接続図、第５図は第１図に示す装置
をカスケードで用いる場合の接続図である。 SR1〜SRn……フリップフロップ、Ｇ……ステアリングゲ
ート、CLK……供給クロック、STB……符号切換えストロ
ーブ、▲▼……チップセレクト、LE……ラッチenab
le、SEL……ラッチセレクト、DAT1〜DATn……データ、F
B0……初段排他的ORゲートからの出力端子、FB1……初
段ステアリングへの入力端子、FB2……最終段排他的OR
ゲートへの入力端子、CAS……カスケード接続用出力端
子、PN……符号出力。
Claims (2)
- 【請求項１】ストローブ信号により入力信号を制御する
ステアリングゲートとそれに連設されるフリップフロッ
プを１組としてその組が複数組カスケードに接続された
シフトレジスタ、上記ステアリングゲートの各々に接続
され上記フリップフロップの各々の初期状態を設定する
第１のラッチ手段、夫々がフリップフロップの各々の出
力を一方の入力とする複数のアンドゲート、アンドゲー
トの各々の出力を一方の入力とする排他的ORゲートであ
って、最終段を除いて他方の排他的ORゲートの入力を後
段の排他的ORゲートの出力とする複数の排他的ORゲー
ト、上記アンドゲートの各々の他方の入力に供給する信
号を保持する第３のラッチ、第３のラッチの保持する信
号を保持し、上記アンドゲートの各々の他方の入力へ出
力する第２のラッチから成り、更に、 （ａ） 上記最終段のアンドゲートに対応する排他的OR
ゲートの他方の入力に信号を入力する端子、 （ｂ） 初段の排他的ORゲートの出力を出力する端子、 （ｃ） 初段のステアリングゲートに接続された入力端
子、および （ｄ） 最終段のフリップフロップの信号を出力する端
子 を含み、上記第３のラッチからの信号を前記アンドゲー
トのいずれかに与えることにより前記排他的ORゲートを
介した帰還状態及び前記フリップフロップの最終段選択
状態を制御することを特徴とするＭ系列符号発生装置。 - 【請求項２】上記第１のラッチおよび第３のラッチが、
アンドゲートとデマルチプレクサから成る回路により制
御されることを特徴とする特許請求の範囲第１項記載の
Ｍ系列符号発生装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27940286A JP2583759B2 (ja) | 1986-11-21 | 1986-11-21 | Ｍ系列符号発生装置 |
| US07/070,491 US4864525A (en) | 1986-07-11 | 1987-07-07 | Maximum length shift register sequence generator |
| GB8716153A GB2193865B (en) | 1986-07-11 | 1987-07-09 | Maximum length shift register sequence generator |
| DE19873722907 DE3722907A1 (de) | 1986-07-11 | 1987-07-10 | Maximallaengen-schieberegister-folgegenerator |
| FR878709875A FR2601531B1 (fr) | 1986-07-11 | 1987-07-10 | Generateur de sequence de registre a decalage |
| GB9023053A GB2236934B (en) | 1986-07-11 | 1990-10-23 | Maximum length shift register sequence generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27940286A JP2583759B2 (ja) | 1986-11-21 | 1986-11-21 | Ｍ系列符号発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63132519A JPS63132519A (ja) | 1988-06-04 |
| JP2583759B2 true JP2583759B2 (ja) | 1997-02-19 |
Family
ID=17610610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27940286A Expired - Lifetime JP2583759B2 (ja) | 1986-07-11 | 1986-11-21 | Ｍ系列符号発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2583759B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60182816A (ja) * | 1984-02-29 | 1985-09-18 | Omron Tateisi Electronics Co | Ｍ系列符号発生器 |
-
1986
- 1986-11-21 JP JP27940286A patent/JP2583759B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60182816A (ja) * | 1984-02-29 | 1985-09-18 | Omron Tateisi Electronics Co | Ｍ系列符号発生器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63132519A (ja) | 1988-06-04 |
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