JP2929876B2 - Ｉｃテスタのパターンデータ出力回路 - Google Patents
Ｉｃテスタのパターンデータ出力回路Info
- Publication number
- JP2929876B2 JP2929876B2 JP4343321A JP34332192A JP2929876B2 JP 2929876 B2 JP2929876 B2 JP 2929876B2 JP 4343321 A JP4343321 A JP 4343321A JP 34332192 A JP34332192 A JP 34332192A JP 2929876 B2 JP2929876 B2 JP 2929876B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- data
- outputs
- pin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、ＩＣテスタのピンレ
ジスタに対してデータを高速に出力するＩＣテスタのパ
ターンデータ出力回路についてのものである。
ジスタに対してデータを高速に出力するＩＣテスタのパ
ターンデータ出力回路についてのものである。
【０００２】
【従来の技術】従来、ピン情報の設定は、ソフトウェア
の処理により行われている。すなわち、プログラムで指
定されたデータとピンの情報を、ＣＰＵからハードウェ
アのレジスタに対し転送する。１回の転送では、１種の
データについてピン数分の情報が送られる。このピン数
は、ＣＰＵのデータバスのもつビット幅によって限定さ
れる。転送の速度はＣＰＵの処理能力によって決まる。
の処理により行われている。すなわち、プログラムで指
定されたデータとピンの情報を、ＣＰＵからハードウェ
アのレジスタに対し転送する。１回の転送では、１種の
データについてピン数分の情報が送られる。このピン数
は、ＣＰＵのデータバスのもつビット幅によって限定さ
れる。転送の速度はＣＰＵの処理能力によって決まる。
【０００３】このデータの転送をピンの情報を変えて繰
り返し行い、並列した複数のピンに順次展開するように
行う。そのデータについて転送が完了したら、データの
種類を変えて同様の動作を繰り返し、データを順次展開
するように転送を行う。プログラムには、被測定デバイ
ス（以下、ＤＵＴという。）１個分のピンに対するデー
タしか指定することができないので、複数のＤＵＴを検
査する際には、ＤＵＴ毎にピンに対するデータの振り分
けを演算で求める処理が行われる。
り返し行い、並列した複数のピンに順次展開するように
行う。そのデータについて転送が完了したら、データの
種類を変えて同様の動作を繰り返し、データを順次展開
するように転送を行う。プログラムには、被測定デバイ
ス（以下、ＤＵＴという。）１個分のピンに対するデー
タしか指定することができないので、複数のＤＵＴを検
査する際には、ＤＵＴ毎にピンに対するデータの振り分
けを演算で求める処理が行われる。
【０００４】
【発明が解決しようとする課題】しかし、このような従
来技術では、ソフトウェアの処理により情報を転送する
ため、設定に長い時間が必要であるという問題がある。
来技術では、ソフトウェアの処理により情報を転送する
ため、設定に長い時間が必要であるという問題がある。
【０００５】この発明は、このような従来の技術の欠点
を解消し、ハードウェアの処理で行うことにより、処理
時間を短縮するＩＣテスタのパターンデータ出力回路を
提供ことを目的とする。
を解消し、ハードウェアの処理で行うことにより、処理
時間を短縮するＩＣテスタのパターンデータ出力回路を
提供ことを目的とする。
【０００６】
【課題を解決するための手段】この目的を達成するた
め、この発明では、入力トリガＳ１をセット入力として
有効モード信号Ｓ２を発するＦＦ１Ａと、クロック信号
Ｓ３を発する発振器２と、有効モード信号Ｓ２をクロッ
ク信号Ｓ３にてラッチするＦＦ１Ｂと、ＦＦ１Ｂの出力
信号Ｓ４及び前記クロック信号Ｓ３を受けるＡＮＤ３Ａ
と、入力トリガＳ１をセット入力として出力するＦＦ１
ｃと、ＦＦ１ｃの出力信号Ｓ１０及び後記シフトレジス
タ５の出力信号Ｓ９を受けるＯＲ４と、ＡＮＤ３Ａの出
力信号Ｓ５を入力クロックとし、有効モード信号Ｓ２及
びＯＲ４の出力信号Ｓ１１を受けて信号Ｓ５を分周し、
位相の異なるパルスＳ６、Ｓ７、Ｓ８、Ｓ９を出力する
シフトレジスタ５と、シフトレジスタ５のいずれかの出
力信号を受けてカウントアップするカウンタ６と、カウ
ンタ６のカウントアップ信号Ｓ１３を受けてその周期毎
に出力を順次シフトするデコーダ７と、カウントアップ
信号Ｓ１３がアドレス信号として入力され、格納された
データを出力するメモリ８と、シフトレジスタ５のいず
れかの出力信号、デコーダ７の出力信号Ｓ１４及びメモ
リ８のデータ信号Ｓ１６を受けてＩＣの各ピンにデータ
を出力するピンレジスタ９とを備える。
め、この発明では、入力トリガＳ１をセット入力として
有効モード信号Ｓ２を発するＦＦ１Ａと、クロック信号
Ｓ３を発する発振器２と、有効モード信号Ｓ２をクロッ
ク信号Ｓ３にてラッチするＦＦ１Ｂと、ＦＦ１Ｂの出力
信号Ｓ４及び前記クロック信号Ｓ３を受けるＡＮＤ３Ａ
と、入力トリガＳ１をセット入力として出力するＦＦ１
ｃと、ＦＦ１ｃの出力信号Ｓ１０及び後記シフトレジス
タ５の出力信号Ｓ９を受けるＯＲ４と、ＡＮＤ３Ａの出
力信号Ｓ５を入力クロックとし、有効モード信号Ｓ２及
びＯＲ４の出力信号Ｓ１１を受けて信号Ｓ５を分周し、
位相の異なるパルスＳ６、Ｓ７、Ｓ８、Ｓ９を出力する
シフトレジスタ５と、シフトレジスタ５のいずれかの出
力信号を受けてカウントアップするカウンタ６と、カウ
ンタ６のカウントアップ信号Ｓ１３を受けてその周期毎
に出力を順次シフトするデコーダ７と、カウントアップ
信号Ｓ１３がアドレス信号として入力され、格納された
データを出力するメモリ８と、シフトレジスタ５のいず
れかの出力信号、デコーダ７の出力信号Ｓ１４及びメモ
リ８のデータ信号Ｓ１６を受けてＩＣの各ピンにデータ
を出力するピンレジスタ９とを備える。
【０００７】
【作用】この発明のＩＣテスタのパターンデータ出力回
路は、先ずＦＦ１Ａが入力トリガＳ１を受けて有効モー
ド信号Ｓ２を発する。ＦＦ１Ｂは、有効モード信号Ｓ２
及び発振器２からの発信信号Ｓ３を受けて信号Ｓ４を出
力する。ＡＮＤ３Ａが信号Ｓ４と信号Ｓ３との論理積を
信号Ｓ５として出力する。一方、ＦＦ１Ｃは、入力トリ
ガＳ１及びシフトレジスタ５の出力信号Ｓ６を受けて信
号Ｓ１０を出力する。ＯＲ４はこの信号Ｓ１０とシフト
レジスタ５の信号Ｓ９との論理和を信号Ｓ１１として出
力する。
路は、先ずＦＦ１Ａが入力トリガＳ１を受けて有効モー
ド信号Ｓ２を発する。ＦＦ１Ｂは、有効モード信号Ｓ２
及び発振器２からの発信信号Ｓ３を受けて信号Ｓ４を出
力する。ＡＮＤ３Ａが信号Ｓ４と信号Ｓ３との論理積を
信号Ｓ５として出力する。一方、ＦＦ１Ｃは、入力トリ
ガＳ１及びシフトレジスタ５の出力信号Ｓ６を受けて信
号Ｓ１０を出力する。ＯＲ４はこの信号Ｓ１０とシフト
レジスタ５の信号Ｓ９との論理和を信号Ｓ１１として出
力する。
【０００８】そして、信号Ｓ５を入力クロックとし、信
号Ｓ２及びＯＲ４の出力信号Ｓ１１を受けたシフトレジ
スタ５が、出力信号Ｓ５を分周し、位相の異なるパルス
Ｓ６，Ｓ７，Ｓ８，Ｓ９を出力する。カウンタ６は、シ
フトレジスタ５のいずれかの出力信号を受けると、カウ
ントアップ信号Ｓ１３を出力する。デコーダ７は、この
信号Ｓ１３を受けてその周期毎に出力を順次シフトす
る。一方、メモリ８には、カウントアップ信号Ｓ１３が
アドレス信号として入力され、あらかじめ格納されたデ
ータを順次出力する。そして、ピンレジスタ９は、デコ
ーダ７の出力信号Ｓ１３、シフトレジスタ５のいずれか
の出力信号及びメモリ８のデータ信号Ｓ１６を受けて、
ＩＣの各ピンに設定データを出力する。
号Ｓ２及びＯＲ４の出力信号Ｓ１１を受けたシフトレジ
スタ５が、出力信号Ｓ５を分周し、位相の異なるパルス
Ｓ６，Ｓ７，Ｓ８，Ｓ９を出力する。カウンタ６は、シ
フトレジスタ５のいずれかの出力信号を受けると、カウ
ントアップ信号Ｓ１３を出力する。デコーダ７は、この
信号Ｓ１３を受けてその周期毎に出力を順次シフトす
る。一方、メモリ８には、カウントアップ信号Ｓ１３が
アドレス信号として入力され、あらかじめ格納されたデ
ータを順次出力する。そして、ピンレジスタ９は、デコ
ーダ７の出力信号Ｓ１３、シフトレジスタ５のいずれか
の出力信号及びメモリ８のデータ信号Ｓ１６を受けて、
ＩＣの各ピンに設定データを出力する。
【０００９】
【実施例】次に図１を参照して、この発明によるＩＣテ
スタのパターンデータ出力回路をピン情報の自動設定回
路に適用したときの実施例を詳細に説明する。図１にお
いて、入力トリガ（信号Ｓ１）は、幅２００ｎｓのパル
スで、図示を省略したＣＰＵからのデータ転送命令の信
号である。この信号Ｓ１は、自動設定の際にＣＰＵから
転送される唯一の信号である。ＦＦ１Ａは、信号Ｓ１を
受けて、後記カウンタ６のｃａｒｒｙ信号Ｓ１２を受け
るまで、信号Ｓ２を出力し続け、これにより回路全体が
データ設定のための有効モードに入る。発振器２は、周
波数１０ＭＨｚすなわち幅５０ｎｓのパルス（信号Ｓ
３）を連続して発生する。
スタのパターンデータ出力回路をピン情報の自動設定回
路に適用したときの実施例を詳細に説明する。図１にお
いて、入力トリガ（信号Ｓ１）は、幅２００ｎｓのパル
スで、図示を省略したＣＰＵからのデータ転送命令の信
号である。この信号Ｓ１は、自動設定の際にＣＰＵから
転送される唯一の信号である。ＦＦ１Ａは、信号Ｓ１を
受けて、後記カウンタ６のｃａｒｒｙ信号Ｓ１２を受け
るまで、信号Ｓ２を出力し続け、これにより回路全体が
データ設定のための有効モードに入る。発振器２は、周
波数１０ＭＨｚすなわち幅５０ｎｓのパルス（信号Ｓ
３）を連続して発生する。
【００１０】ＦＦ１Ｂは、信号Ｓ２及び信号Ｓ３を受け
て信号Ｓ４を発する。ＡＮＤ３Ａは、信号Ｓ４と信号Ｓ
３との論理積を信号Ｓ５として出力する。従って、信号
Ｓ５はＦＦ１Ｂ及びＡＮＤ３Ａによって信号Ｓ２と同期
する。信号Ｓ５は、有効モード即ち信号Ｓ２が“１”の
間連続して発生する幅５０ｎｓのパルスである。
て信号Ｓ４を発する。ＡＮＤ３Ａは、信号Ｓ４と信号Ｓ
３との論理積を信号Ｓ５として出力する。従って、信号
Ｓ５はＦＦ１Ｂ及びＡＮＤ３Ａによって信号Ｓ２と同期
する。信号Ｓ５は、有効モード即ち信号Ｓ２が“１”の
間連続して発生する幅５０ｎｓのパルスである。
【００１１】ＦＦ１Ｃは、入力トリガＳ１を受けて信号
Ｓ１０を出力する。ＯＲ４は、信号Ｓ１０と後記信号Ｓ
９との論理和を信号Ｓ１１として出力する。信号Ｓ１１
は、パルス幅１００ｎｓ、周期８００ｎｓで、有効モー
ドが終了するまで発生する。
Ｓ１０を出力する。ＯＲ４は、信号Ｓ１０と後記信号Ｓ
９との論理和を信号Ｓ１１として出力する。信号Ｓ１１
は、パルス幅１００ｎｓ、周期８００ｎｓで、有効モー
ドが終了するまで発生する。
【００１２】シフトレジスタ５は、いわゆるパラレルア
ウト・シリアルシフト型のレジスタであり、信号５をク
ロックとして受けて、信号Ｓ２及び信号Ｓ１１をシリア
ルデータとして入力し、ＦＦ１Ｃ及びＯＲ４の制御によ
りパルス幅１００ｎｓ、周期８００ｎｓのそれぞれ位相
の異なる信号Ｓ６、Ｓ７、Ｓ８、Ｓ９を、有効モードが
終了するまで出力する。このパラレルアウト・シリアル
シフト型のシフトレジスタ５は、従来から公知のもので
あって、シリアル接続された複数のフリップフロップを
内蔵し、シリアルデータＳｉｎＡとシリアルデータＳｉ
ｎＢが共に“１”の状態でクロックＣＬＫが入力される
と、初段のフリップフロップにデータ“１”が保持さ
れ、以後クロックＣＬＫが入力される度にデータ“１”
が後段側のフリップフロップに順次シフトされる。図１
に示す例では、初段のフリップフロップの出力（Ｑ１）
と３段目のフリップフロップの出力（Ｑ３）と、５段目
のフリップフロップの出力（Ｑ５）と、８段目のフリッ
プフロップの出力（Ｑ８）が、それぞれ信号Ｓ６、Ｓ
７、Ｓ８、Ｓ９として取り出されている。したがって、
後述する図２に示すように、信号Ｓ６と信号Ｓ７と信号
Ｓ８との間には２クロック分の位相差が生じ、信号Ｓ８
と信号Ｓ９との間には３クロック分の位相差が生じる。
ウト・シリアルシフト型のレジスタであり、信号５をク
ロックとして受けて、信号Ｓ２及び信号Ｓ１１をシリア
ルデータとして入力し、ＦＦ１Ｃ及びＯＲ４の制御によ
りパルス幅１００ｎｓ、周期８００ｎｓのそれぞれ位相
の異なる信号Ｓ６、Ｓ７、Ｓ８、Ｓ９を、有効モードが
終了するまで出力する。このパラレルアウト・シリアル
シフト型のシフトレジスタ５は、従来から公知のもので
あって、シリアル接続された複数のフリップフロップを
内蔵し、シリアルデータＳｉｎＡとシリアルデータＳｉ
ｎＢが共に“１”の状態でクロックＣＬＫが入力される
と、初段のフリップフロップにデータ“１”が保持さ
れ、以後クロックＣＬＫが入力される度にデータ“１”
が後段側のフリップフロップに順次シフトされる。図１
に示す例では、初段のフリップフロップの出力（Ｑ１）
と３段目のフリップフロップの出力（Ｑ３）と、５段目
のフリップフロップの出力（Ｑ５）と、８段目のフリッ
プフロップの出力（Ｑ８）が、それぞれ信号Ｓ６、Ｓ
７、Ｓ８、Ｓ９として取り出されている。したがって、
後述する図２に示すように、信号Ｓ６と信号Ｓ７と信号
Ｓ８との間には２クロック分の位相差が生じ、信号Ｓ８
と信号Ｓ９との間には３クロック分の位相差が生じる。
【００１３】カウンタ６は、信号Ｓ８を入力して、８ｂ
ｉｔのバイナリカウントアップ信号Ｓ１３を出力する。
このカウンタ６は、周期８００ｎｓで、“０”、
“１”、“２”、‥‥とカウントしていき、“２５５”
まで繰り返す。カウンタ６は、第１周期で発生したセッ
トクロック（信号Ｓ７）により、第０周期（有効モード
が“１”になった後の初期状態）で発生したデータ（信
号Ｓ１６）を、ピン１のピンレジスタＦＦ１Ｄ１にセッ
トする。第２５５周期では、第２５５周期で発生したセ
ットクロックにより、第２５４周期で発生したデータ
を、ピン２５５のピンレジスタにセットする。そして、
第２５６周期では、第２５６周期のデータが発生する
と、カウンタ６にキャリー信号Ｓ１２が発生し、有効モ
ード信号（信号Ｓ２）が“０”となり、自動設定は完了
する。
ｉｔのバイナリカウントアップ信号Ｓ１３を出力する。
このカウンタ６は、周期８００ｎｓで、“０”、
“１”、“２”、‥‥とカウントしていき、“２５５”
まで繰り返す。カウンタ６は、第１周期で発生したセッ
トクロック（信号Ｓ７）により、第０周期（有効モード
が“１”になった後の初期状態）で発生したデータ（信
号Ｓ１６）を、ピン１のピンレジスタＦＦ１Ｄ１にセッ
トする。第２５５周期では、第２５５周期で発生したセ
ットクロックにより、第２５４周期で発生したデータ
を、ピン２５５のピンレジスタにセットする。そして、
第２５６周期では、第２５６周期のデータが発生する
と、カウンタ６にキャリー信号Ｓ１２が発生し、有効モ
ード信号（信号Ｓ２）が“０”となり、自動設定は完了
する。
【００１４】デコーダ７は、信号Ｓ１３を受けて２５５
本の信号Ｓ１４−１，Ｓ１４−２・・・Ｓ１４−２５５
を、一定周期毎に順次シフトして、出力“１”として出
力する。
本の信号Ｓ１４−１，Ｓ１４−２・・・Ｓ１４−２５５
を、一定周期毎に順次シフトして、出力“１”として出
力する。
【００１５】ＡＮＤ３Ｂ１，３Ｂ２・・・３Ｂ２５５は
信号Ｓ１４−１，Ｓ１４−２・・・Ｓ１４−２５５と信
号Ｓ７との論理積をとって、一定周期毎に順次シフトし
つつ、信号Ｓ７と等しい幅をもつパルス（信号Ｓ１５−
１，Ｓ１５−２・・・Ｓ１５−２５５）を発生する。信
号Ｓ１５−１，Ｓ１５−２・・・Ｓ１５−２５５はピン
レジスタＦＦ１Ｄ１〜ＦＦＤ２５５のセットクロックと
なる。
信号Ｓ１４−１，Ｓ１４−２・・・Ｓ１４−２５５と信
号Ｓ７との論理積をとって、一定周期毎に順次シフトし
つつ、信号Ｓ７と等しい幅をもつパルス（信号Ｓ１５−
１，Ｓ１５−２・・・Ｓ１５−２５５）を発生する。信
号Ｓ１５−１，Ｓ１５−２・・・Ｓ１５−２５５はピン
レジスタＦＦ１Ｄ１〜ＦＦＤ２５５のセットクロックと
なる。
【００１６】メモリ８は、信号Ｓ１３をアドレス信号と
して入力したら、格納されているデータを信号Ｓ１６と
して出力する。メモリ８には、あらかじめアドレスとピ
ンレジスタとを１対１に対応させるために、各アドレス
にピン毎の設定したいデータが記憶されている。
して入力したら、格納されているデータを信号Ｓ１６と
して出力する。メモリ８には、あらかじめアドレスとピ
ンレジスタとを１対１に対応させるために、各アドレス
にピン毎の設定したいデータが記憶されている。
【００１７】ピンレジスタＦＦ１Ｄ１，ＦＦ１Ｄ２・・
・ＦＦ１Ｄ２５５は信号Ｓ１６をセットデータとして入
力し、信号Ｓ１５−１，Ｓ１５−２・・・Ｓ１５−２５
５でラッチして、図示しないＩＣのピンにデータを順次
送出する。
・ＦＦ１Ｄ２５５は信号Ｓ１６をセットデータとして入
力し、信号Ｓ１５−１，Ｓ１５−２・・・Ｓ１５−２５
５でラッチして、図示しないＩＣのピンにデータを順次
送出する。
【００１８】図２で、この実施例の回路においては、Ｆ
Ｆ１Ａが入力トリガ信号Ｓ１によってセットされ、以後
自動設定が完了するまで有効モード信号Ｓ２が“１”に
保持される。信号Ｓ１によって、シフトレジスタ５とカ
ウンタ６がリセットされる。発振器２の出力（信号Ｓ
３）は、ＦＦ１ＢとＡＮＤ３Ａによって信号Ｓ２と同期
し、同期パルス（信号Ｓ５）となる。
Ｆ１Ａが入力トリガ信号Ｓ１によってセットされ、以後
自動設定が完了するまで有効モード信号Ｓ２が“１”に
保持される。信号Ｓ１によって、シフトレジスタ５とカ
ウンタ６がリセットされる。発振器２の出力（信号Ｓ
３）は、ＦＦ１ＢとＡＮＤ３Ａによって信号Ｓ２と同期
し、同期パルス（信号Ｓ５）となる。
【００１９】シフトレジスタ５は入力クロック（信号Ｓ
５）を分周し、ＦＦ１ＡとＯＲ４とにより、それぞれ位
相の異なったパルス（信号Ｓ６，Ｓ７，Ｓ８，Ｓ９）を
発生する。シフトレジスタ５のシリアルデータＳｉｎＡ
は、信号Ｓ２が“１”の間、常にイネーブル状態であ
り、ＳｉｎＢは、ＯＲ４の出力（信号Ｓ１１）で制御さ
れる。
５）を分周し、ＦＦ１ＡとＯＲ４とにより、それぞれ位
相の異なったパルス（信号Ｓ６，Ｓ７，Ｓ８，Ｓ９）を
発生する。シフトレジスタ５のシリアルデータＳｉｎＡ
は、信号Ｓ２が“１”の間、常にイネーブル状態であ
り、ＳｉｎＢは、ＯＲ４の出力（信号Ｓ１１）で制御さ
れる。
【００２０】ＯＲ４は、ＦＦ１Ｃの出力信号Ｓ１０とシ
フトレジスタ５の最終タイミング出力Ｑm （信号Ｓ９）
を入力する。信号Ｓ９は“０”であるが、信号Ｓ１０は
信号Ｓ１により“１”にセットされているので、シフト
レジスタ５の入力クロック（信号Ｓ５）の１発目のパル
スによって、Ｑ1 出力（信号Ｓ６）にパルスが発生す
る。信号Ｓ６はＦＦ１Ｃをリセットし、信号Ｓ１１が
“０”となる。従って、信号Ｓ５の２発目以降のパルス
に対しては、信号Ｓ６にパルスは発生しないが、Ｑ2 ，
Ｑ3 ，‥‥‥とシフトして出力にパルスが発生する。
フトレジスタ５の最終タイミング出力Ｑm （信号Ｓ９）
を入力する。信号Ｓ９は“０”であるが、信号Ｓ１０は
信号Ｓ１により“１”にセットされているので、シフト
レジスタ５の入力クロック（信号Ｓ５）の１発目のパル
スによって、Ｑ1 出力（信号Ｓ６）にパルスが発生す
る。信号Ｓ６はＦＦ１Ｃをリセットし、信号Ｓ１１が
“０”となる。従って、信号Ｓ５の２発目以降のパルス
に対しては、信号Ｓ６にパルスは発生しないが、Ｑ2 ，
Ｑ3 ，‥‥‥とシフトして出力にパルスが発生する。
【００２１】最終タイミングＱ８にパルスが出力される
と、信号Ｓ１１が再び“１”となり、信号Ｓ５の次のパ
ルスによって、信号Ｓ６に再びパルスを発生する。シフ
トレジスタ５は以上の動作を繰り返すことにより、信号
Ｓ５に対してパルス幅が等しく、８倍の周期で、それぞ
れ位相の異なる８本のパルスを出力する。この周期が実
際にピンレジスタを設定する周期となる。
と、信号Ｓ１１が再び“１”となり、信号Ｓ５の次のパ
ルスによって、信号Ｓ６に再びパルスを発生する。シフ
トレジスタ５は以上の動作を繰り返すことにより、信号
Ｓ５に対してパルス幅が等しく、８倍の周期で、それぞ
れ位相の異なる８本のパルスを出力する。この周期が実
際にピンレジスタを設定する周期となる。
【００２２】これらの出力のうち、Ｑ1 よりも遅れたタ
イミングでパルスを発生する信号Ｓ７は、ピンレジスタ
のセットクロックとしての機能をもつ。信号Ｓ７の出力
端子は、信号Ｓ２と信号Ｓ７の位相差（第１周期のピン
レジスタのセット時の、セットクロックに対する有効モ
ードのセットアップ時間となる。）を十分とれるよう
に、Ｑ2 〜Ｑ8 の中から選ぶ。
イミングでパルスを発生する信号Ｓ７は、ピンレジスタ
のセットクロックとしての機能をもつ。信号Ｓ７の出力
端子は、信号Ｓ２と信号Ｓ７の位相差（第１周期のピン
レジスタのセット時の、セットクロックに対する有効モ
ードのセットアップ時間となる。）を十分とれるよう
に、Ｑ2 〜Ｑ8 の中から選ぶ。
【００２３】次に、信号Ｓ７よりも遅れたタイミングで
パルスを発生する信号Ｓ８によって、カウンタ６は８ｂ
ｉｔのバイナリアップカウント信号（信号Ｓ１３）を発
生する。信号Ｓ８の出力端子は、信号Ｓ７との位相差
（ピンレジスタのセットクロックに対するセットデータ
のホールド時間となる。）を十分とれるように選ぶ。信
号Ｓ１３によってデコーダ７は、２５５本の出力（信号
Ｓ１４−１，Ｓ１４−２・・・Ｓ１４−２５５）に対
し、信号Ｓ１４−１、Ｓ１４−２、‥‥Ｓ１４−２５５
の順で周期毎にシフトして、異なった出力に“１”を発
生する。
パルスを発生する信号Ｓ８によって、カウンタ６は８ｂ
ｉｔのバイナリアップカウント信号（信号Ｓ１３）を発
生する。信号Ｓ８の出力端子は、信号Ｓ７との位相差
（ピンレジスタのセットクロックに対するセットデータ
のホールド時間となる。）を十分とれるように選ぶ。信
号Ｓ１３によってデコーダ７は、２５５本の出力（信号
Ｓ１４−１，Ｓ１４−２・・・Ｓ１４−２５５）に対
し、信号Ｓ１４−１、Ｓ１４−２、‥‥Ｓ１４−２５５
の順で周期毎にシフトして、異なった出力に“１”を発
生する。
【００２４】ＡＮＤ３Ｂ１，３Ｂ２・・・３Ｂ２５５は
信号Ｓ１４−１，Ｓ１４−２・・・Ｓ１４−２５５と信
号Ｓ７Ｓの論理積をとって、２５５本の出力（信号Ｓ１
５−１，Ｓ１５−２・・・Ｓ１５−２５５）に対し、Ｓ
１５−１、Ｓ１５−２、‥‥Ｓ１５−２５５の順で周期
毎にシフトして、信号Ｓ７と等しい幅のパルスを発生す
る。信号Ｓ１５は各ピンレジスタＦＦ１Ｄに対して１対
１で入力され、セットクロックとなる。また、信号Ｓ１
３はメモリ８にアドレス信号として入力され、メモリ８
は格納されていたデータを出力する（信号Ｓ１６）。信
号Ｓ１６は各ピンレジスタＦＦ１Ｄに対して共通に入力
され、セットデータとなる。
信号Ｓ１４−１，Ｓ１４−２・・・Ｓ１４−２５５と信
号Ｓ７Ｓの論理積をとって、２５５本の出力（信号Ｓ１
５−１，Ｓ１５−２・・・Ｓ１５−２５５）に対し、Ｓ
１５−１、Ｓ１５−２、‥‥Ｓ１５−２５５の順で周期
毎にシフトして、信号Ｓ７と等しい幅のパルスを発生す
る。信号Ｓ１５は各ピンレジスタＦＦ１Ｄに対して１対
１で入力され、セットクロックとなる。また、信号Ｓ１
３はメモリ８にアドレス信号として入力され、メモリ８
は格納されていたデータを出力する（信号Ｓ１６）。信
号Ｓ１６は各ピンレジスタＦＦ１Ｄに対して共通に入力
され、セットデータとなる。
【００２５】以上の動作により、ピン１からピン２５５
までのピンレジスタには、ピン１、ピン２、‥‥ピン２
５５の順でメモリ８に格納されていたデータが設定され
る。ピンレジスタＦＦ１Ｄ２５５からピン２５５へのデ
ータは、第２５５周期のセットクロックにより、第２５
４周期のセットデータを取り込むことになるので、クロ
ックに対しデータが１周期遅れの関係となる。また、カ
ウンタ６は、第２５６周期のカウント信号を発生すると
同時にキャリー（信号Ｓ１２）を発生する。この信号Ｓ
１２はＦＦ１Ａをリセットし、自動設定有効モード（信
号Ｓ２）が“０”となる。この時点で、自動設定は終了
し、第２５６周期の設定は行われない。
までのピンレジスタには、ピン１、ピン２、‥‥ピン２
５５の順でメモリ８に格納されていたデータが設定され
る。ピンレジスタＦＦ１Ｄ２５５からピン２５５へのデ
ータは、第２５５周期のセットクロックにより、第２５
４周期のセットデータを取り込むことになるので、クロ
ックに対しデータが１周期遅れの関係となる。また、カ
ウンタ６は、第２５６周期のカウント信号を発生すると
同時にキャリー（信号Ｓ１２）を発生する。この信号Ｓ
１２はＦＦ１Ａをリセットし、自動設定有効モード（信
号Ｓ２）が“０”となる。この時点で、自動設定は終了
し、第２５６周期の設定は行われない。
【００２６】なお、本実施例では、シフトレジスタ５が
信号Ｓ5 を４種の信号Ｓ６、Ｓ７、Ｓ８、Ｓ９に分割し
たが、これに限定されるものではなく、図４に示すよう
に任意のｍ本に分周してピンレジスタ９を設定する周期
とすることができる。また、同図に示すように、ＩＣテ
スタのピン数が２n −１の場合には、これに対応してカ
ウンタ６が出力するバイナリカウントアップ信号Ｓ１３
をｎｂｉｔに設定すればよく、８に限定されるものでは
ない。
信号Ｓ5 を４種の信号Ｓ６、Ｓ７、Ｓ８、Ｓ９に分割し
たが、これに限定されるものではなく、図４に示すよう
に任意のｍ本に分周してピンレジスタ９を設定する周期
とすることができる。また、同図に示すように、ＩＣテ
スタのピン数が２n −１の場合には、これに対応してカ
ウンタ６が出力するバイナリカウントアップ信号Ｓ１３
をｎｂｉｔに設定すればよく、８に限定されるものでは
ない。
【００２６】
【発明の効果】この発明によれば、ＩＣテスタを使用す
る上で、ＩＣテスタのピンレジスタに対する情報の設定
を、ハードウエアを使用することにより高速に行うこと
ができ、ＩＣの機能の増大、多ピン化、大容量化などに
伴うプログラムの複雑化のためにテストに要していた時
間を短縮することができる。例えば、実施例に示すピン
数の転送をするためには、従来技術によれば秒単位の時
間を必要とするが、この発明によれば数百マイクロ秒の
時間で可能となる。
る上で、ＩＣテスタのピンレジスタに対する情報の設定
を、ハードウエアを使用することにより高速に行うこと
ができ、ＩＣの機能の増大、多ピン化、大容量化などに
伴うプログラムの複雑化のためにテストに要していた時
間を短縮することができる。例えば、実施例に示すピン
数の転送をするためには、従来技術によれば秒単位の時
間を必要とするが、この発明によれば数百マイクロ秒の
時間で可能となる。
【図１】この発明によるＩＣテスタのパターンデータ出
力回路の回路図である。
力回路の回路図である。
【図２】回路内の信号のタイムチャートである。
【図３】回路内の信号のタイムチャートである。
【図４】他の実施例のＩＣテスタのパターンデータ出力
回路の回路図である。
回路の回路図である。
１Ａ・１Ｂ・１Ｃ・１Ｄ ＦＦ ２ 発振器 ３Ａ ＡＮＤ ４ ＯＲ ５ シフトレジスタ ６ カウンタ ７ デコーダ ８ メモリ ９ ピンレジスタ
Claims (1)
- 【請求項１】 入力トリガ(S1)をセット入力として有効
モード信号(S2)を発するＦＦ(1A)と、 クロック信号(S3)を発する発振器(2)と、 有効モード信号(S2)を前記クロック信号(S3)でラッチす
るＦＦ(1B)と、 ＦＦ(1B)の出力信号(S4)及び前記クロック信号(S3)を受
けるＡＮＤ(3A)と、 入力トリガ(S1)をセット入力として出力するＦＦ(1c)
と、 ＦＦ(1c)の出力信号(S10)及び後記シフトレジスタ(5)の
出力信号(S9)を受けるＯＲ(4)と、 ＡＮＤ(3A)の出力信号(S5)を入力クロックとし、有効モ
ード信号(S2)及びＯＲ(4)の出力信号(S11)を受けて信号
(S5)を分周し、位相の異なるパルス(S6,S7,S8,S9)を出
力するシフトレジスタ(5)と、 シフトレジスタ(5)のいずれかの出力信号を受けてカウ
ントアップするカウンタ(6)と、 カウンタ(6)のカウントアップ信号(S13)を受けてその周
期毎に出力を順次シフトするデコーダ(7)と、 カウントアップ信号(S13)がアドレス信号として入力さ
れ、格納されたデータを出力するメモリ(8)と、 シフトレジスタ(5)のいずれかの出力信号、デコーダ(7)
の出力信号(S14)及び前記メモリ(8)のデータ信号(S16)
を受けてＩＣの各ピンにデータを出力するピンレジスタ
(9)とを具備することを特徴とするＩＣテスタのパター
ンデータ出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4343321A JP2929876B2 (ja) | 1992-11-30 | 1992-11-30 | Ｉｃテスタのパターンデータ出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4343321A JP2929876B2 (ja) | 1992-11-30 | 1992-11-30 | Ｉｃテスタのパターンデータ出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06167545A JPH06167545A (ja) | 1994-06-14 |
| JP2929876B2 true JP2929876B2 (ja) | 1999-08-03 |
Family
ID=18360622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4343321A Expired - Fee Related JP2929876B2 (ja) | 1992-11-30 | 1992-11-30 | Ｉｃテスタのパターンデータ出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2929876B2 (ja) |
-
1992
- 1992-11-30 JP JP4343321A patent/JP2929876B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06167545A (ja) | 1994-06-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5130647A (en) | Scan test circuit and semiconductor integrated circuit device using the same | |
| US4870345A (en) | Semiconductor intergrated circuit device | |
| US5257223A (en) | Flip-flop circuit with controllable copying between slave and scan latches | |
| US5504756A (en) | Method and apparatus for multi-frequency, multi-phase scan chain | |
| US4553090A (en) | Method and apparatus for testing a logic circuit using parallel to serial and serial to parallel conversion | |
| US4995039A (en) | Circuit for transparent scan path testing of integrated circuit devices | |
| US20060179376A1 (en) | Semiconductor integrated circuit with delay test circuit, and method for testing semiconductor integrated circuit | |
| US5406216A (en) | Technique and method for asynchronous scan design | |
| JP3130386B2 (ja) | フォーマッタ回路 | |
| EP0097781B1 (en) | Testing method for high speed logic designs using low speed tester | |
| US20020075989A1 (en) | High-speed counter with sequential binary count order and method thereof | |
| US5359636A (en) | Register control circuit for initialization of registers | |
| US7213184B2 (en) | Testing of modules operating with different characteristics of control signals using scan based techniques | |
| JP2929876B2 (ja) | Ｉｃテスタのパターンデータ出力回路 | |
| US4965511A (en) | Test circuit for logic ICS | |
| JPS5944648B2 (ja) | 論理波形発生装置 | |
| US20020053055A1 (en) | Semiconductor device having a test mode | |
| JPH0295283A (ja) | 半導体集積回路装置 | |
| JPH03233492A (ja) | 駆動回路 | |
| JP2509685B2 (ja) | 論理回路装置 | |
| JP2788729B2 (ja) | 制御信号発生回路 | |
| JP2837469B2 (ja) | Ｉｃ試験装置 | |
| JPH1019996A (ja) | レート発生回路 | |
| JP3003328B2 (ja) | クロック信号回路 | |
| JP2533946B2 (ja) | 集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990420 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |