JPH0295283A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体集積回路装置、特にそのテスト回路に
関し、さらに具体的にはスキャンパスを用いた半導体集
積回路装置のテスト回路に関するものである。

〔従来の技術〕

第１１図は例えば特開昭６３−３８１８０号公報に示さ
れた非同期式順序回路を対象とした従来のスキャンパス
方式のテスト回路を示し、図において、３９．４１は組
み合わせ回路ブロック、４０は順序回路を含む非同期回
路ブロック、１２〜２０はこれらの回路ブロック間に設
けられたスキャンレジスタ、２１〜２９はそのデータ入
力端子りにスキャンレジスタ回路の出力端子Ｑが接続さ
れたラッチ回路、３０〜３８は対応する回路ブロックの
出力あるいはラッチ回路の出力のいずれかを選択するデ
ータ選択回路である。そして各ラッチ回路の出力端子Ｑ
はそれぞれ対応する選択回路のテストデータ入力端子Ｔ
Ｄに接続されている。また各回路ブロックの出力端子は
対応するスキャンレジスタのデータ入力端子り及び選択
回路のデータ入力端子りに直接接続され、各選択回路の
出力端子Ｙは対応する回路ブロックの入力端子に接続さ
れている。

２はテストモード選択端子であり、各スキャンレジスタ
のモード選択端子ＭＳに接続されている。

３はスキャンイン端子、１１はスキャンアウト端子であ
り、スキャンイン端子３はスキャンレジスタ１２のスキ
ャンイン端子Ｓｌに、さらにスキャンレジスタ１２の出
力端子Ｑは次のスキャンレジスタ１３のスキャンイン端
子Ｓｌに接続されており、このように各スキャンレジス
タの出力端子Ｑは次のスキャンレジスタのスキャンイン
端子Ｓｌに順次接続され、結果としてスキャンイン端子
３とスキャンアウト端子１１の間に１本のスキャンパス
が形成されている。４〜６は通常のデータ入力端子、７
はスキャンクロツタ入力端子、８はラッチ用クロック入
力端子であり、スキャンクロック入力端子７は各スキャ
ンレジスタのクロック端子Ｔに接続され、ラッチ用クロ
ック入力端子８は各ラッチ回路のクロック入力端子Ｔに
接続されている。また、１はデータ選択端子であり、各
データ選択回路のモード選択端子ＭＳに接続されている
。

第１２図は上記スキャンレジスタの一例であり、ＭＳは
モード選択端子、Ｄはデータ入力端子、ＳＩはスキャン
イン端子、Ｔはクロック入力端子である。また７５はイ
ンバータ、７６．７７は２人力ＡＮＤゲート、７８は２
人力ＯＲゲート、７９はエツジトリガ方式Ｄタイプフリ
ップフロップ（以下、Ｄ−Ｆ／Ｆと記す）、Ｑはデータ
出力端子である。

第１３図は、上記ラッチ回路の一例であり、Ｄはデータ
入力端子、Ｔはクロック入力端子、８０はインバータ、
８１．８２は２人力ＡＮＤゲート、８３．８４は２人力
ＮＯＲゲート、Ｑはラッチ出力端子である。

第１４図は上記データ選択回路の一例であり、ＭＳはモ
ード選択端子、ＴＤはテストデータ入力端子、Ｄはデー
タ入力端子、８５はインバータ、８６．８７は２人力Ａ
ＮＤゲート、８８は２人力ＯＲゲート、Ｙは出力端子で
ある。

次に動作について説明する。

まず、通常動作時について説明すると、この場合はデー
タ選択端子１　　（ＤＳ）に“Ｈ”が印加され各データ
選択回路を通じて対応する各回路ブロック間の入出力端
子が直結されることとなる。これを第８図について説明
すると、データ選択回路はモード選択端子ＭＳに“Ｈ″
が与えられると、データ入力端子りからのデータをＡＮ
Ｄゲート８７及びＯＲゲート８８を介して出力端子Ｙに
出力する。回路ブロックの出力はこのデータ選択回路の
データ入力端子りに直接接続されているので、対応する
各回路ブロック間の入出力端子が直結されることとなる
。

一方テスト動作時には、次のようにスキャンモードとテ
ストモードを順次繰り返して実行し、各回路ブロックの
テストを実施する。

■　スキャンモード （ａ）　　データ選択端子ｌに“Ｌ”を印加し、データ
選択回路がテストデータ入力端子ＴＤ側のデータを選択
するようにする。従って、回路ブロックにはラッチ回路
の出力データが印加される。

（ｂｌ　　ラッチ用クロック入力端子８は“Ｌ”に固定
し、各ラッチ回路を保持状態にし、前回印加したテスト
データを回路ブロックに印加し続ける。

（Ｃ）　　テストモード選択端子２に“Ｈ″を印加し、
スキャンレジスタの入力データをスキャンイン端子ＳＩ
に設定する。

（ｄｌ　　スキャンイン端子３から各スキャンレジスタ
に設定するテストデータを、スキャンクロック入力端子
７に印加するクロックに同期させて順次スキャンインさ
せる。

（ａ）　　これと同時にスキャンアウト端子１１からは
前回のテストモード時に取り込んだ各回路ブロックの出
力データが順次スキャンアウトされる。

この動作を第１２図、第１３図及び第１４図について説
明すると、まずランチ回路においては、クロツタ入力端
子Ｔに“Ｌ”が印加されている間は、データ入力端子り
に印加されるデータ値に無関係にＡＮＤゲート８１．８
２の出力はＬ”となり、保持状態を続ける。また、この
ときデータ選択回路のモード選択端子ＭＳには“Ｌ”が
印加されているので、その出力端子Ｙにはテストデータ
入力端子ＴＤからのデータ、すなわち、ランチ回路の出
力データが出力される。スキャンレジスタにおいては、
モード選択端子ＭＳに“Ｈ”が印加されているので、ス
キャンイン端子ＳｌからのデータがＡＮＤゲート７７、
ＯＲゲート７８を介して、クロック端子Ｔに印加される
クロックに同期してＤ−Ｆ／Ｆ７９に保持され、同時に
保持されているデータが出力端子Ｑから出力される。

■　テストモード （ａｌ　　所望のテストデータを各スキャンレジスタに
設定し終わったら、ラッチ用クロック入力端子８にポジ
ティブクロックを１つ印加する。

（ｂ）　　これにより、各ラッチ回路に、対応するスキ
ャンレジスタに設定したテストデータが入力保持され、
回路ブロック４０．４１に新しいテストデータが印加さ
れる。

（Ｃ）　　これと同時にデータ入力端子４〜６からも回
路ブロック３９用のテストデータを印加する。

（ｄ）　　次にテストモード選択端子２に“Ｌ”を印加
し、スキャンレジスタの入力をデータ入力端子り側に設
定する。

（ｅｌ　　各回路ブロックの動作が完了した時点で、ス
キャンクロック入力端子７からクロックを１つ印加し、
各回路ブロックの出力データをスキャンレジスタへ入力
保持する。

この動作を第１２図、第１３図及び第１４図について説
明すると、まずラッチ回路においては、クロック入力端
子Ｔにポジティブクロックが印加されると、データ入力
端子りの入力データがインバータ８０．ＡＮＤゲート８
１．８２、ＮＯＲゲート８３．８４を介して出力端子Ｑ
から出力される。また、このときデータ選択回路のモー
ド選択端子ＭＳには“Ｌ″が印加されているので、その
出力端子Ｙにはテストデータ入力端子ＴＤからのデータ
、すなわちランチ回路の出力データが出力される。スキ
ャンレジスタにおいては、モード選択端子ＭＳに“Ｌ”
が印加されているので、データ入力端子りからのデータ
がＡＮＤゲート７６、ＯＲゲート７８を介して、クロッ
ク端子Ｔに印加されるクロックに同期してＤ−Ｆ／Ｆ７
９に保持される。

このようにして各回路ブロックのテストができるが、こ
の回路ではスキャン動作中もラッチ回路が前回のテスト
データを保持し、各回路ブロックの入力端子に印加し続
け、スキャン動作中にスキャンレジスタの値が次々に変
化しても各回路ブロックの内部状態が変化しないように
しているので、回路ブロックが非同期の順序回路であっ
てもスキャンテストが可能となっている。

〔発明が解決しようとする課題〕

従来の装置は以上のように構成されているので、非同期
順序回路を含むブロックについてもスキャンテストをす
ることができるが、すべてのラッチ回路のクロック入力
端子Ｔには同一のクロックが入力されており、回路ブロ
ックの入力端子には同時に新しいテストデータが印加さ
れてしまう。このため、いろいろなタイミングで回路ブ
ロックにデータを入力するためにはその種類の数だけラ
ッチ用クロック入力端子を増やさなければならないとい
う問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、多数のラッチ用クロックを端子より入力する
必要がなく、従ってテスト用端子の少ない半導体集積回
路装置を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係る半導体集積回路装置は、スキャンレジス
タの出力端子に接続され、テスト動作時のスキャンモー
ドにおいてはスキャン動作前のスキャンレジスタの出力
データを出力し続けるラッチ回路に対し、タイミングパ
ルスを必要な数だけ与えるタイミング発生回路を設け、
各種タイミングのクロックを内部で生成できるようにし
たものである。

〔作用〕

この発明においては、タイミング発生回路は、クロック
が入力されると、複数のタイミングのパルスを発生し、
このパルスを対応するランチ回路のクロック入力端子へ
印加する。

〔実施例〕

以下、この発明の一実施例を図について説明する。

第１図は本発明の一実施例による半導体集積回路装置を
示し、図において、３９．４１は組合わせ回路ブロック
、４０は順序回路を含む非同期回路ブロック、１２〜２
０はこれらの回路ブロック間に設けられたスキャンレジ
スタ、２１〜２９はそのデータ入力端子りにスキャンレ
ジスタ回路の出力端子Ｑが接続されたラッチ回路、３０
〜３８は対応する回路ブロックの出力あるいはランチ回
路の出力のいずれかを選択するデータ選択回路である。

そして各ラッチ回路の出力端子Ｑはそれぞれ対応する選
択回路のテストデータ入力端子ＴＤに接続されている。

また各回路ブロックの出力′端子は対応するスキャンレ
ジスタのデータ入力端子り及び選択回路のデータ入力端
子りに直接接続され、各選択回路の出力端子Ｙは対応す
る回路ブロックの入力端子に接続されている。

２はテストモード選択端子であり、各スキャンレジスタ
のモード選択端子ＭＳに接続されている。

３はスキャンイン端子、１１はスキャンアウト端子であ
り、スキャンイン端子３はスキャンレジスタ１２のスキ
ャンイン端子Ｓｔに、さらにスキャンレジスタ１２の出
力端子Ｑは次のスキャンレジスタ１３のスキャンイン端
子Ｓｔに接続されており、このように各スキャンレジス
タの出力端子Ｑは次のスキャンレジスタのスキャンイン
端子ＳＩに順次接続され、結果としてスキャンイン端子
３とスキャンアウト端子１１の間に１本のスキャンバス
が形成されている。４〜６は通常のデータ入力端子、７
はスキャンクロツタ入力端子、１はデータ選択端子であ
り、スキャンクロツタ入力端子７は各スキャンレジスタ
のクロック入力端子Ｔに接続され、データ選択端子１は
各データ選択回路のモード選択端子ＭＳに接続されてい
る。

８は各種タイミング生成用の基本クロック入力端子、４
２は基本クロック入力端子８に接続され、各種タイミン
グのクロックを基本クロックより生成するタイミング生
成回路、Ｔ１〜Ｔ９は各種タイミングのクロックの出力
端子で、それぞれ対応するラッチのクロック端子Ｔ２１
〜２９に接続されている。

第２図は上記タイミング生成回路の一例であり、ＴＬ端
子は基本クロック入力、４４〜５１はインバータ、Ｔ１
〜Ｔ９は各種タイミング出力端子である。

次に動作について説明する。ここでスキャンレジスタ回
路及び選択回路は、従来と同様の動作をするので、その
動作説明は省略する。また、通常動作及びテスト動作に
おけるスキャンモードも従来と同じ動作をするので、そ
の動作説明は省略する。

■　テストモード （ａ）　　スキャンモードにより所望のテストデータを
各スキャンレジスタ１２〜２０に設定し終わったらタイ
ミングクロック生成用基本クロックを入力端子８に印加
する。

（′ｂ）第２図において、タイミング発生回路のＴＬ端
子に印加されたクロック信号はインバータ４４．４５に
より遅延してタイミングクロックＴ１としてラッチ２１
のＴ端子に印加されることになる。これにより、このタ
イミングでラッチ２１はシフトレジスタ１２の出力をラ
ッチし次段のセレクタ３０を介して次段の順序回路を含
む非同期回路ブロックにランチしたデータを出力し続け
る。

（Ｃ）　　他のタイミングについても同様である。第３
図にタイミング信号を示す。

なお、上記実施例ではタイミングを遅延させる素子段数
の差により、各タイミングを発生させる例を示したが、
第４図に示すようにタイミング発生回路４２に基本クロ
ックシフト用クロック入力端子９６を設け、第５図に示
すように基本クロックをシフトするＤ−Ｆ／Ｆ９７〜１
０２を設けてもよい。

即ち、第４図は本発明の第２の実施例による半導体集積
回路装置を示し、第５図はそのタイミング発生回路を示
し、この動作について説明する。

ここでタイミング発生回路以外の動作は上記実施例と同
じであるので説明を省略する。

タイミング発生回路のＴＬ端子に印加された基本クロッ
ク９６はＴＦ端子に印加される充分高い周波数のラッチ
フロツタ生成用クロツク８に同期してＤ−Ｆ／Ｆ９７〜
１０２を順々にシフトしていき、途中、必要な各種タイ
ミングを発生させる。

またタイミング発生回路は、半導体集積回路装置製造後
も書き込み可能な半導体集積回路内蔵の論理回路を用い
て構成してもよい　この場合は、アセンブリ後にもタイ
ミングを設定できるという効果がある。

第６図ないし第９図はこのように半導体集積回路内にタ
イミングを設定する回路を設け、各種タイミングを入れ
換え可能とした本発明の第３の実施例を示す。第６図に
おいて、３９．４１は組合わせ回路ブロック、４０は順
序回路を含む非同期回路ブロック、１２〜２０はこれら
の回路プロ・ツク間に設けられたスキャンレジスタ、２
１〜２９はそのデータ入力端子りにスキャンレジスタ回
路の出力端子Ｑが接続されたラッチ回路、３０〜３８は
対応する回路ブロックの出力、あるいはラッチ回路の出
力のいずれかを選択するデータ選択図−路である。また
、各回路ブロック３９，４１．４０の出力端子は対応す
るスキャンレジスタのデータ入力端子Ｄ、及びデータ選
択回路３０〜３８のデータ入力端子りに直接接続され、
各データ選択回路３０〜３８の出力端子Ｙは対応する回
路ブロックの入力端子に接続されている。

２はテストモード選択端子であり、各スキャンレジスタ
のモード端子ＭＳに接続されている。３はスキャンイン
端子、１１はスキャンアウト端子であり、スキャンイン
端子３はスキャンレジスタ１２のスキャンイン端子Ｓｔ
に、さらにスキャンレジスタ１２の出力端子Ｑは次のス
キャンレジスタ１３のスキャンイン端子ＳＩに接続され
ており、このように各スキャンレジスタの出力端子Ｑは
次のスキャンレジスタのスキャンイン端子Ｓｌに順次接
続され、結果として、スキャンイン端子３とスキャンア
ウト端子１１の間に１本のスキャンパスが形成されてい
る。４〜６は通常のデータ入力端子、７はスキャンクロ
ック入力端子、１はデータ選択端子であり、スキャンク
ロック入力端子７は各スキャンレジスタのクロック入力
端子Ｔに接続され、データ選択端子１は各データ選択回
路のモード選択端子ＭＳに接続されている。

４３はパラメータ設定回路、４２はこのパラメータ設定
回路４３により設定されたパラメータに応じて基本とな
るクロックから各種タイミングのクロックを生成するタ
イミング発生回路である。

８はラフチクロック生成用クロック入力端子、９はパラ
メータ入力用クロック入力端子、１０はパラメータ入力
端子であり、ラッチクロック生成用クロック入力端子８
はタイミング発生回路４２のクロック入力端子Ｔに接続
され、パラメータ入力用クロック入力端子９．パラメー
タ入力端子１０はそれぞれパラメータ設定回路４３のク
ロック入刃端子Ｔ、パラメータ入力端子Ｐに接続されて
いる。

第７図は上記第３の実施例のタイミング発生回路の一例
であり、Ｔはクロック入力端子Ａ０゜〜Ａ１．は各パラ
メータ、ＴＧＩ〜４は各種クロック出力端子である。ま
た４４〜５１はインバータ、５２〜６７はトランスミッ
ションゲートである。

第８図は上記パラメータ設定回路の一例であり、Ｐはパ
ラメータ入力端子、Ｔはクロック入力端子、Ａｏ。〜Ａ
３３は各パラメータ出力端子、６８〜７４はエツジトリ
ガ方式Ｄ−Ｆ／Ｆである。

第９図は本実施例のタイミングチャートを示す。

次に動作について説明する。ここで、スキャンレジスタ
回路、ラッチ回路、及びデータ選択回路は従来と同様の
動作をするので、その動作説明は省略する。また、通常
動作及びテスト動作のスキャンモードも従来と同様の動
作をするので、その動作説明は省略する。

まずテスト動作開始前に、次のようにしてパラメータを
設定する。

（ａ）　　パラメータ入力用クロック入力端子９にポジ
ティブクロックを印加する。

（ｂ）　　（ａ）のクロックに同期して、パラメータ入
力端子１０からパラメータを入力する。パラメータを設
定した後、スキャンモードとテストモードを順次繰り返
して実行し、各回路ブロックのテストを実施する。

■　テストモード （ａ）　　所望のテストデータを各スキャンレジスタに
設定し終わったら、ラッチクロック生成用クロック入力
端子８にポジティブクロックを１つ印加する。

（ｂ）　　これにより、各ラッチ回路のクロック端子Ｔ
に各種タイミングのポジティブクロックが印加され、対
応するスキャンレジスタに設定したテストデータが入力
保持され、回路ブロックに新しいテストデータが印加さ
れる。

ｆｃ）　　これに合わせて、データ入力端子４〜６から
も所望のタイミングでテストデータを印加する。

（ｄｌ　　次にテストモード選択端子２に“Ｌ”を印加
し、スキャンレジスタの入力をデータ入力端子り側に設
定する。

（ｅ）　　各回路ブロックの動作が完了した時点で、ス
キャンクロツタ入力端子、７からクロックを１つ印加し
、各回路ブロックの出力データをスキャンレジスタへ入
力保持する。

この動作を第７図及び第８図について説明する。

パラメータ設定時に第９図の４×４行列のようなパラメ
ータを設定した場合、第７図においてトランスミッショ
ンゲート５２，５７．６２．６７が開かれる。これによ
り、ラッチクロック生成回路のクロック入力端子Ｔにポ
ジティブクロックが印加されるとインバータ４４．４５
、トランスミッションゲート５２を介してクロック出力
端子ＴＧ１に、インバータ４４〜４７、トランスミッシ
ョンゲート５７を介してクロック出力端子ＴＧ２に、イ
ンバータ４４〜４９、トランスミッションゲート６２を
介してクロック出力端子ＴＧ３に、インバータ４４〜５
１、トランスミッションゲート７６を介してクロック出
力端子ＴＧ４にクロックが出力される。

この回路では、ラッチクロック生成用クロック入力端子
からのクロックを基本として、各種タイミングのクロッ
クを生成することができるので、入力端子を増やすこと
なく、回路ブロックの入力端子にいろいろなタイミング
でデータを入力することができる。

なお、上記実施例ではスキャンレジスタとして、エツジ
トリガタイプのＤ−Ｆ／Ｆを用いて構成した場合を述べ
たが、これはマスタスレーブ型のＤ−Ｆ／Ｆを用いて構
成してもよく、さらに第１０図に示すような２相のクロ
ックを用いたレベルセンシティブなスキャンレジスタを
用いて構成してもよい。

第１０図は本発明の第４の実施例による半導体集積回路
装置におけるレベルセンシティブなスキャンレジスタを
示し、図において８９〜９・２はインバータ、９３〜９
５はトランスミッションゲート、Ｔ１は第１のスキャン
クロック入力端子、ＴＤはデータクロック入力端子、Ｔ
２は第２のスキャンクロツタ入力端子である。

このような構成において、インバータ９０〜９２の負荷
駆動能力は他に比較して小さく、このためトランスミッ
ションゲート９３〜９５が開くと各ラッチに対応するデ
ータが入力保持される。シフト動作時にはトランスミッ
ションゲート９３〜９５はそれぞれ同時にはＯＮＬない
ように各クロック入力端子Ｔ１．ＴＤ、Ｔ２に入力クロ
ックが与えられる。

また上記実施例ではラッチクロック生成回路を、インバ
ータ及びトランスミッションゲートを用いて構成した場
合を述べたが、これは単なる遅延素子または他の論理ゲ
ート、及び各種スイッチを用いて構成してもよい。

さらに上記実施例ではスキャン回路のラッチ部分のクロ
ックを生成する場合について説明したが、その他の回路
のクロックを生成するようにしても下のものが考えられ
る。

（２）上記タイミング発生回路は、タイミングの伝播す
る素子段数により遅延を調整して各タイミングを発生す
る内部タイミング発生回路であることを特徴とする特許
請求の範囲第１項記載の半導体集積回路装置。

（３）上記タイミング発生回路は、シフト動作するレジ
スタの長さにより遅延を調整して各タイミングを発生す
る内部タイミング発生回路であることを特徴とする特許
請求の範囲第１項記載の半導体集積回路装置。

（４）　　上記内部タイミング発生回路は、タイミング
を任意に設定する回路と、そのタイミングを決定するパ
ラメータ設定回路とを有することを特徴とする特許請求
の範囲第２項又は第３項記載の半導体集積回路装置。

（５）上記タイミング発生回路は、半導体集積回路装置
製造後も書き込み可能な内蔵の論理回路を用いて構成し
たことを特徴とする特許請求の範囲第２項又は第３項記
載の半導体集積回路装置。

発明の効果〕 以上のように、この発明によれば、少なくともそのうち
の１つは順序回路を含む複数側の回路ブロック間でデー
タ伝送を行うとともに、上記各回路ブロックをスキャン
テスト方式でテスト可能とした半導体集積回路装置にお
いて、タイミング発生回路を設け、このタイミング発生
回路で発生した複数のタイミングのクロックを、対応す
るラッチ回路のクロック入力端子に印加するようにした
ので、回路ブロックの入力端子毎に所望タイミングでテ
ストデータを印加することができ、これにより、非同期
順序回路を対象にしたスキャンテストを容易かつ正確に
でき、従ってテスト設計が容易で、設計コストの廉価な
、テスト用端子の少ない非同期順序回路を含む大規模な
半導体集積回路装置が得られる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例による半導体集積回路装置の
回路図、第２図は上記実施例におけるタイミング発生回
路の回路図、第３図はそのタイミングチャート図、第４
図は本発明の第２の実施例による半導体集積回路装置の
回路図、第５図はそのタイミング発生回路を示す図、第
６図は本発明の第３の実施例による半導体集積回路装置
の回路図、第７図はそのタイミング発生回路の回路図、
第８図はパラメータ設定回路の回路図、第９図はタイミ
ング発生回路の動作を説明するタイミングチャート図、
第１０図は本発明の第４の実施例におけるレベルセンシ
ティブなスキャンレジスタの回路図、第１１図は従来の
スキャンテストを用いた半導体集積回路装置の回路図、
第１２図は従来装置のスキャンレジスタ回路を示す図、
第１３図は従来の装置のランチ回路を示す図、第１４図
は従来装置のデータ選択回路を示す図である。 １・・・データ選択端子、２・・・テストモード選択端
子、３・・・スキャンイン端子、７・・・スキャンクロ
ツタ入力端子、８・・・タイミングクロック生成用クロ
ック入力端子、１１・・・スキャンアウト端子、１２〜
２０・・・スキャンレジスタ、２１〜２９・・・ラッチ
回路、３０〜３８・・・データ選択回路、３９．４１・
・・組合わせ回路ブロック、４０は非同期回路ブロツク
、４２・・・タイミング発生回路、９６・・・基本クロ
ックシフト用クロック入力端子、９７〜１０２・・・Ｄ
フリップフロップ、９・・・パラメータ入力用クロック
入力端子、１０・・・パラメータ入力端子、４３・・・
パラメータ設定回路。 なお図中同一符号は同−又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）少なくともそのうちの１つは順序回路を含む複数
   個の回路ブロック間でデータ伝送を行うとともに、上記
   各回路ブロックをスキャンテスト方式でテスト可能とし
   た半導体集積回路装置において、 回路各部に必要なタイミングを発生するタイミング発生
   回路と、 上記複数個の回路ブロック間の各々に、伝播されるデー
   タのビット数に対応して設けられ、テスト動作時は前段
   回路ブロックの出力データ又はスキャンテスト用のデス
   トデータを外部クロックに同期して保持・出力し、全体
   で１つのシフトレジスタ機能を有するよう各回路相互間
   がシフトレジスタバスで接続されてなる複数のスキャン
   レジスタと、 上記各スキャンレジスタの出力端子に接続して設けられ
   、テスト動作時のスキャンモードにおいてはスキャン動
   作前の対応するスキャンレジスタの出力データを保持し
   て、これを出力し続け、テストモードにおいては対応す
   るスキャンレジスタの出力データを外部クロック又は上
   記タイミング発生回路からのクロックに同期して保持・
   出力するラッチ回路と、 該各ラッチ回路に対応して設けられ、通常動作時は対応
   する前段回路ブロックの出力データを、テスト動作時は
   上記ラッチ回路の出力データを次段の回路ブロックに出
   力する選択回路と、 上記スキャンレジスタの各々に装置外部からテスト用の
   シリアルデータを設定するためのテストデータ設定手段
   と、 上記各スキャンレジスタのデータをシリアルデータとし
   て装置外部へ順次出力するためのテスト結果出力手段と
   、 通常動作とテスト動作の切り換え、スキャンモードとテ
   ストモードの切り換えを行う動作切り換え手段とを備え
   たことを特徴とする半導体集積回路装置。