JPS6352074A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6352074A JPS6352074A JP61197587A JP19758786A JPS6352074A JP S6352074 A JPS6352074 A JP S6352074A JP 61197587 A JP61197587 A JP 61197587A JP 19758786 A JP19758786 A JP 19758786A JP S6352074 A JPS6352074 A JP S6352074A
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- 239000000872 buffer Substances 0.000 claims abstract description 17
- 230000006870 function Effects 0.000 claims abstract description 7
- 230000005540 biological transmission Effects 0.000 claims description 2
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- 238000010586 diagram Methods 0.000 description 4
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- 101150109235 CBL4 gene Proteins 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318541—Scan latches or cell details
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路装置に関し、特に出力別画［
１］路に関するものである。
１］路に関するものである。
第４図は、従来例を示す半導体論理巣噴回路装置（以下
、集積回路という）のブロック図であり、図において（
よりｌ）〜（より４）は入力内子（１１）〜（工４）へ
与えられた外部からの入力信号全論理回路部（ＬＧ ｌ
へ与える入カパツファであり、（ＯＢＩ） 〜（ＯＲ３
） Ｉｉ論理回洛ｍｕ、ａ）＜おｒ −（論理処理が行
なわれた信号を出力信号（Ｐｌ）〜（Ｐ４）として出力
端子（０ユ〕〜（０１）から外部へ送出する出カバソフ
ァである。
、集積回路という）のブロック図であり、図において（
よりｌ）〜（より４）は入力内子（１１）〜（工４）へ
与えられた外部からの入力信号全論理回路部（ＬＧ ｌ
へ与える入カパツファであり、（ＯＢＩ） 〜（ＯＲ３
） Ｉｉ論理回洛ｍｕ、ａ）＜おｒ −（論理処理が行
なわれた信号を出力信号（Ｐｌ）〜（Ｐ４）として出力
端子（０ユ〕〜（０１）から外部へ送出する出カバソフ
ァである。
なお、各部に対して電源を供給する電源線および電源端
子（図示せず）は、全装置共通として設けられる。
子（図示せず）は、全装置共通として設けられる。
ここにおいて、たとえば集積回路を試験する場合は、図
示しない試験５置（以下、テスタという）へ装着のうえ
、入力端子（工１）〜（工４）ヘテスタから試験用の信
号が与えられ、これに応する出力端子（０１）〜（０４
）の送出信号を確認し集積回路の良否が判断される。
示しない試験５置（以下、テスタという）へ装着のうえ
、入力端子（工１）〜（工４）ヘテスタから試験用の信
号が与えられ、これに応する出力端子（０１）〜（０４
）の送出信号を確認し集積回路の良否が判断される。
しかし、出力バッファ（ＯＢｌ）〜（ＯＲ３）の出力レ
ベル変化に応するこれらの電源電流変化は、他の部分に
比して犬であり、多数の出力バッファ（ＯＢｌ）〜（Ｏ
Ｒ３）を有する場合、これらがほぼ同時に出力レベル？
高論理レベル（以下／／Ｈ“）または低論理レベル（以
下、ｌ／ Ｌ ｌ／ ）とすることがあるため、これに
応じて電源電流が大きく変化し、テスタへ集積回路を装
着する１系に使用されるソケット、パフォーマンスポー
ド等の治具およびテスタ内の布線に介在する分布インダ
クタンスにより、電源電流の過渡的変化に応じ電源電圧
の変動を誘発する。
ベル変化に応するこれらの電源電流変化は、他の部分に
比して犬であり、多数の出力バッファ（ＯＢｌ）〜（Ｏ
Ｒ３）を有する場合、これらがほぼ同時に出力レベル？
高論理レベル（以下／／Ｈ“）または低論理レベル（以
下、ｌ／ Ｌ ｌ／ ）とすることがあるため、これに
応じて電源電流が大きく変化し、テスタへ集積回路を装
着する１系に使用されるソケット、パフォーマンスポー
ド等の治具およびテスタ内の布線に介在する分布インダ
クタンスにより、電源電流の過渡的変化に応じ電源電圧
の変動を誘発する。
一方、入力端子（工ｌ）〜（工４）へ与えられる入力信
号は、テスタの共通電位を基準として論理レベルが決定
されるため、電源電圧の変動が雑音として混入し、集積
回路としての入力動作マージンと低下させ、場合によっ
ては、装置としてｉｔ作を来すという欠点を生ずる。
号は、テスタの共通電位を基準として論理レベルが決定
されるため、電源電圧の変動が雑音として混入し、集積
回路としての入力動作マージンと低下させ、場合によっ
ては、装置としてｉｔ作を来すという欠点を生ずる。
なお、この対策としては、出力バッファ（ＯＢｌ）〜（
ＯＲ３）がほぼ同時に出力レベルの変化？生じないもの
として入力信号分設定すればよいか、試論用の入力信号
は、集積回路の論理処理条件に応じて定まるものである
ため、実現は困難である。
ＯＲ３）がほぼ同時に出力レベルの変化？生じないもの
として入力信号分設定すればよいか、試論用の入力信号
は、集積回路の論理処理条件に応じて定まるものである
ため、実現は困難である。
従来の論理実積回路装置に以上のように構成されている
ので、テスト時等において、出力信号の論理レベルを決
定する之めにに試験用の１ｇ号？入力端子に１項次印児
していかなけれ）ブならず、テストのために多くの時間
が必要で、１′ｆｃ出カバソフアの出力レベルの同一方
向の同時変化に起因して誘発される電源ノイズにより入
力動作マージンが・氏下するという問題点があつあこの
発明は上記のような問題点を解消するためになされたも
ので、出力信号の論理レベルを外部から任意に設定する
ことによりテスト時間が短縮できるとともに、全出力バ
ッファが同時に同一方向へのレベル変化を生じることに
起因する入力動作マージンの低下を防ぐことができる半
導体集積回路装置を得ること？目的とする。
ので、テスト時等において、出力信号の論理レベルを決
定する之めにに試験用の１ｇ号？入力端子に１項次印児
していかなけれ）ブならず、テストのために多くの時間
が必要で、１′ｆｃ出カバソフアの出力レベルの同一方
向の同時変化に起因して誘発される電源ノイズにより入
力動作マージンが・氏下するという問題点があつあこの
発明は上記のような問題点を解消するためになされたも
ので、出力信号の論理レベルを外部から任意に設定する
ことによりテスト時間が短縮できるとともに、全出力バ
ッファが同時に同一方向へのレベル変化を生じることに
起因する入力動作マージンの低下を防ぐことができる半
導体集積回路装置を得ること？目的とする。
この発明に係る半導体集積回路装置は、出力バッファの
入力側にそれぞれ一時記憶回路を挿入するとともに、該
−時記憶回路の入力側に侶８１１！１択機能を持つシフ
トレジスタ金押入したものである。
入力側にそれぞれ一時記憶回路を挿入するとともに、該
−時記憶回路の入力側に侶８１１！１択機能を持つシフ
トレジスタ金押入したものである。
この発明におけるシフトレジスタと、−時記憶回路は、
論理回路部からの出力信号ｔシフトアウトできるととも
Ｖこ、シフトインした論理レベルを一時記憶回路に保持
することにり、論理回路部からの出力信号の倫理レベル
が変化しても、出力バッファからの出力信すの頃に固定
しておくことができる。
論理回路部からの出力信号ｔシフトアウトできるととも
Ｖこ、シフトインした論理レベルを一時記憶回路に保持
することにり、論理回路部からの出力信号の倫理レベル
が変化しても、出力バッファからの出力信すの頃に固定
しておくことができる。
このため、出力バツ７アの出力信号の論理レベルの同時
変化２防ぐことができ、また、出カバソファからの出力
論理レベルはシフトレジスタ全弁して任意の虫に設定す
ることができるため、ＤＣテスト時などに出力信号の論
理レベルを決定する際、試論用の信号を論理回路部の入
力端子へ仙人印加していく必要がなくなり、テスト時間
を短縮することができる。
変化２防ぐことができ、また、出カバソファからの出力
論理レベルはシフトレジスタ全弁して任意の虫に設定す
ることができるため、ＤＣテスト時などに出力信号の論
理レベルを決定する際、試論用の信号を論理回路部の入
力端子へ仙人印加していく必要がなくなり、テスト時間
を短縮することができる。
以下、この発明の一実施％Ｊ ｋ図について説明する。
第１図はこの発明の一実施ｆ１ＭＪ ’に示すブロック
図、第２図は第１図における各部の波形を示すタイミン
グチャートである。
図、第２図は第１図における各部の波形を示すタイミン
グチャートである。
第１図において、（８Ｌｌ）〜ＣＢＬ４ ）はシフトレ
ジスタであるが、第３図に示すような構成例から成って
いる。
ジスタであるが、第３図に示すような構成例から成って
いる。
第３図において（ＴＲＬ）、（ＴＲ２）はトランスミッ
ションゲート、（工ｎｖｌ）、（工ｎｖ２）はラッチ（
ＬＴ）’ｊｉ構成するインバータゲート、（Ｂ５）ｉ−
ｔＤクラッチある。
ションゲート、（工ｎｖｌ）、（工ｎｖ２）はラッチ（
ＬＴ）’ｊｉ構成するインバータゲート、（Ｂ５）ｉ−
ｔＤクラッチある。
第１図において（Ｌｌ）〜（Ｂ４）は信号聞過機能を持
つラッチである。また、（Ｃ！ｌ）〜（Ｃ４）は廿１砒
信号入力端子であり、 （Ｓｌ）はシフトインするデ
ータの入力端子であり、（Ｂｌ）（Ｂ５）は入力バッフ
ァである。
つラッチである。また、（Ｃ！ｌ）〜（Ｃ４）は廿１砒
信号入力端子であり、 （Ｓｌ）はシフトインするデ
ータの入力端子であり、（Ｂｌ）（Ｂ５）は入力バッフ
ァである。
なお、図中の他の符号は、第４図の従来例に示した符号
と同意である。
と同意である。
次にこの回路の動作について述べる。第１図においてシ
フトレジスター第８図で示す構成例で作られているため
、入力端子（Ｃ４）からのノーマルモード信号（ｔａｌ
ＮＭ）が“Ｌ“であれば、シフトイン端子（ＳＸ）から
のデータ（８Ｄ）がクロック入力端子（Ｃ１）に印加さ
れるクロック（＋ａ＋ＳＭ）に同期してラッチ（ＬＴ）
に保持され、入力端子（Ｃ１）からの信号（ｔａｌｅ
Ｍ ）が／／Ｌ“であれば、論理回路部からの信号（ｐ
Ｂ〜（Ｂ４）が、入力４子（Ｃ４）からの信号（ＮＭ）
に同期してラッチ（ＬＴ）に保持される。
フトレジスター第８図で示す構成例で作られているため
、入力端子（Ｃ４）からのノーマルモード信号（ｔａｌ
ＮＭ）が“Ｌ“であれば、シフトイン端子（ＳＸ）から
のデータ（８Ｄ）がクロック入力端子（Ｃ１）に印加さ
れるクロック（＋ａ＋ＳＭ）に同期してラッチ（ＬＴ）
に保持され、入力端子（Ｃ１）からの信号（ｔａｌｅ
Ｍ ）が／／Ｌ“であれば、論理回路部からの信号（ｐ
Ｂ〜（Ｂ４）が、入力４子（Ｃ４）からの信号（ＮＭ）
に同期してラッチ（ＬＴ）に保持される。
ラッチ（ＬＴ）に保持されたデータは、クロック入力端
子（Ｃ２）に印加されるクロック（ｆｂ＋７２ ）に同
期してＤラッチ（Ｌさ）に保持される。
子（Ｃ２）に印加されるクロック（ｆｂ＋７２ ）に同
期してＤラッチ（Ｌさ）に保持される。
第１図においてＤラッチ（Ｂ５）に保持されたデータは
、クロック入力端子（Ｃ３）に印加されるクロックＣ（
ｂ＋Ｔｓ ）に同期してＤラッチ（Ｌｌ）〜（Ｂ４）に
保持される。
、クロック入力端子（Ｃ３）に印加されるクロックＣ（
ｂ＋Ｔｓ ）に同期してＤラッチ（Ｌｌ）〜（Ｂ４）に
保持される。
第１図において通常動作時には入力端子（Ｃ１）に与え
るシフトモード信号（ｔ＆ｌｓＭ）を“Ｌ“、入力端子
（Ｃ２）、（０３）、（Ｃ４） Ｋ与える信号Ｇｂｆｆ
２）。
るシフトモード信号（ｔ＆ｌｓＭ）を“Ｌ“、入力端子
（Ｃ２）、（０３）、（Ｃ４） Ｋ与える信号Ｇｂｆｆ
２）。
（ｌｄｌＴ ３ ） 、 （ＩＯＩＮ Ｍ ｌを１７
Ｈ“にすると、すべてのレジスタ（ＳＬＩＩ〜（ＳＬ４
）で入力ｐ）から出力（Ｑ）プで論理回路部（ＬＧ）か
らの信号（Ｐｉ）−６４）がその着ま伝搬するとともに
、Ｄラッチ（Ｌｌ）〜（Ｂ４）において入力がそのまま
出力まで伝搬する。このため論理回路（ＬＧ）からの出
力信号（ＰＩ）〜（Ｂ４）はテスト回路に影響されずに
そのまで出力端子（Ｏｌ）〜（０４）まで伝搬するため
、所望の通常動作を行うことができる。第２図をで示す
ように、信号（ＰＩ）〜（Ｂ４）がそれぞれ′ＩＨ“Ｌ
Ｉ／“Ｌ“Ｈ＃であればバッファからの出力信号（Ｑ
ｌ）〜（Ｃ４）もそれぞれ“ＨＬＺ ＃Ｌ“、Ｌ“、Ｈ
／／となる。
Ｈ“にすると、すべてのレジスタ（ＳＬＩＩ〜（ＳＬ４
）で入力ｐ）から出力（Ｑ）プで論理回路部（ＬＧ）か
らの信号（Ｐｉ）−６４）がその着ま伝搬するとともに
、Ｄラッチ（Ｌｌ）〜（Ｂ４）において入力がそのまま
出力まで伝搬する。このため論理回路（ＬＧ）からの出
力信号（ＰＩ）〜（Ｂ４）はテスト回路に影響されずに
そのまで出力端子（Ｏｌ）〜（０４）まで伝搬するため
、所望の通常動作を行うことができる。第２図をで示す
ように、信号（ＰＩ）〜（Ｂ４）がそれぞれ′ＩＨ“Ｌ
Ｉ／“Ｌ“Ｈ＃であればバッファからの出力信号（Ｑ
ｌ）〜（Ｃ４）もそれぞれ“ＨＬＺ ＃Ｌ“、Ｌ“、Ｈ
／／となる。
次に入力端子（Ｃ４）に印加するノーマルモード信号（
ｔｏｉＮｕ ＞？ｔ” Ｉ、“にした場合について述べ
る。この場合には、シフトパス全構成するシフトレジス
タにおいて、入力端子（ａｌ）、（ｃ＋） ｖｃクロッ
ク？与えることによりデータをシフトイン、シフトアク
トすることができる。
ｔｏｉＮｕ ＞？ｔ” Ｉ、“にした場合について述べ
る。この場合には、シフトパス全構成するシフトレジス
タにおいて、入力端子（ａｌ）、（ｃ＋） ｖｃクロッ
ク？与えることによりデータをシフトイン、シフトアク
トすることができる。
まず（ＩＯＩＮＭ）ｋ“Ｌ“にしたときに、論理回路部
からの信９ｊ（ＰＩ）〜（Ｂ４）が（８ＲＬｌ ）〜（
８ＲＬ４）のラッチ（ＬＴ）に保持される。
からの信９ｊ（ＰＩ）〜（Ｂ４）が（８ＲＬｌ ）〜（
８ＲＬ４）のラッチ（ＬＴ）に保持される。
入力端子（Ｃ２）からのクロック（ｌｂｌＴ２）ｉ １
回動かすことにより、（Ｐｌ）〜（Ｂ４）Ｈ次のラッチ
（Ｂ５）に取り込まれる。この際、出力端子（ＳＯ）か
らは（ＰＩ）、すなわち第２図ではｌ／ Ｈ“が出力さ
れる。
回動かすことにより、（Ｐｌ）〜（Ｂ４）Ｈ次のラッチ
（Ｂ５）に取り込まれる。この際、出力端子（ＳＯ）か
らは（ＰＩ）、すなわち第２図ではｌ／ Ｈ“が出力さ
れる。
今、シフトデータ入力端子（Ｓｌ）から入力するデータ
全／／ Ｈ＃ 、 ｎ ｌ（／／ 、 １１ Ｌ
ｌ／ 、 ｌ／ Ｌ／／ととすると、入力４子（ｃｌ
）からのクロック（（ａｌｓＭ）２）回動かすと、（Ｓ
ｂ２）のラッチ（ＬＴ）には、入力端子（ｓｌ）からの
シフトデータｌ／ Ｈ“が取り込まれ、（ｓＬｓ）、（
ｓｂｇ）、（ｓＬｘ）のラッチ（ＬＴ）には、それぞれ
データ（Ｐ４）、（Ｐ３）（Ｐ２）すなわちＨ，Ｌ、Ｌ
“が取り込まれる。このように、（ｌｂ＋Ｔ２ ） 、
Ｃ＋ａａｓ Ｍ ）を交互に動かすことによシフトデ
ータ（ＳＬＩ ）〜（Ｓｂ２）の中のＤラッチ（Ｌ５）
に、入力端子（Ｓｌ）から入力したデータ“Ｈ“／／Ｈ
／／、 ／ＩＬ“、′／Ｌ ／／を保持させ、同時に、
論理回路部（ＬＧ）からの出力（Ｐｌ）〜（Ｐ４）を出
力端子（ＳＯ）からシリアルに読み出すことができる。
全／／ Ｈ＃ 、 ｎ ｌ（／／ 、 １１ Ｌ
ｌ／ 、 ｌ／ Ｌ／／ととすると、入力４子（ｃｌ
）からのクロック（（ａｌｓＭ）２）回動かすと、（Ｓ
ｂ２）のラッチ（ＬＴ）には、入力端子（ｓｌ）からの
シフトデータｌ／ Ｈ“が取り込まれ、（ｓＬｓ）、（
ｓｂｇ）、（ｓＬｘ）のラッチ（ＬＴ）には、それぞれ
データ（Ｐ４）、（Ｐ３）（Ｐ２）すなわちＨ，Ｌ、Ｌ
“が取り込まれる。このように、（ｌｂ＋Ｔ２ ） 、
Ｃ＋ａａｓ Ｍ ）を交互に動かすことによシフトデ
ータ（ＳＬＩ ）〜（Ｓｂ２）の中のＤラッチ（Ｌ５）
に、入力端子（Ｓｌ）から入力したデータ“Ｈ“／／Ｈ
／／、 ／ＩＬ“、′／Ｌ ／／を保持させ、同時に、
論理回路部（ＬＧ）からの出力（Ｐｌ）〜（Ｐ４）を出
力端子（ＳＯ）からシリアルに読み出すことができる。
図Ｉ ＶＣおいてシフト動作時に、クロック（ｆｂ＋Ｔ
２ ）？切かした時、シフトレジスタ（ＳＬＩ）〜（
Ｓｂ２）の出力端子（りはランチ（ＬＴ）に保持されて
いた信号が出力されるため、論理レベルが変化する。し
かし、ラッチ制御入力（ｌｄｌＴ３）を／／Ｌ“にして
おけば、バッファからの出力はシフト動作前のデータを
保持できる。ラッチ制御入力（１（ＩＩＴ ３ ）を動
かせば図２のように（ＳＬＩ）〜（Ｓｂ２）の中のＤラ
ッチ（Ｌ５）Ｋ保持しているデータ”Ｈ”、”Ｈ“。
２ ）？切かした時、シフトレジスタ（ＳＬＩ）〜（
Ｓｂ２）の出力端子（りはランチ（ＬＴ）に保持されて
いた信号が出力されるため、論理レベルが変化する。し
かし、ラッチ制御入力（ｌｄｌＴ３）を／／Ｌ“にして
おけば、バッファからの出力はシフト動作前のデータを
保持できる。ラッチ制御入力（１（ＩＩＴ ３ ）を動
かせば図２のように（ＳＬＩ）〜（Ｓｂ２）の中のＤラ
ッチ（Ｌ５）Ｋ保持しているデータ”Ｈ”、”Ｈ“。
Ｌ“、 ’Ｌ ＃５ｒ：（Ｌｌ）〜（Ｌ４）に保持し、
出力端子（０１）〜（０４）に出力信号（Ｑｌ）（Ｃ４
）として出力することができる。
出力端子（０１）〜（０４）に出力信号（Ｑｌ）（Ｃ４
）として出力することができる。
なお上記実施例では一時記憶素子回路としてＤラッチを
用いたが、Ｄラッチ回路に限らず、池の論理素子を利用
することも可能である。
用いたが、Ｄラッチ回路に限らず、池の論理素子を利用
することも可能である。
また、シフトレジスタも第３図のような回路構成をして
ｈるものを上記実施例では用いたが信号選択機能２持つ
他の論理素子と、シフト機能を持っている池の論理素子
とで構成することもできる。
ｈるものを上記実施例では用いたが信号選択機能２持つ
他の論理素子と、シフト機能を持っている池の論理素子
とで構成することもできる。
以上のようにこの発明によれば、論理回路部の出力と出
力バッファとの間にシフトレジスタと、−時記憶回路と
を入れ、バッファからの出力を一時記憶回路により保持
させたま１、論理回路部からの出力をシフトレジスタで
読み出すことができるので、全出力が同時に出力レベル
を変化させる事態を生ずることがなくなり、電源電流変
化の減少により電源電圧の変動が抑圧されこれに基づく
集積回路の誤動作発生が阻止サレル。また、シフトレジ
スタと介して任意のデータを一時記憶回路に保持させる
ことができるので、出力バッファからの出力の論理レベ
ルを任意に設定することができ、試験用の信号音、項次
印却する必要がなくなりテスト時間を短縮することがで
きる。
力バッファとの間にシフトレジスタと、−時記憶回路と
を入れ、バッファからの出力を一時記憶回路により保持
させたま１、論理回路部からの出力をシフトレジスタで
読み出すことができるので、全出力が同時に出力レベル
を変化させる事態を生ずることがなくなり、電源電流変
化の減少により電源電圧の変動が抑圧されこれに基づく
集積回路の誤動作発生が阻止サレル。また、シフトレジ
スタと介して任意のデータを一時記憶回路に保持させる
ことができるので、出力バッファからの出力の論理レベ
ルを任意に設定することができ、試験用の信号音、項次
印却する必要がなくなりテスト時間を短縮することがで
きる。
第１図は、本発明の一実施例？示すブロック図、第２図
Ｉま第１図における各部の波形を示すタイミングチャー
ト、第８図は第１図の信号選択機能を持つシフトレジス
タ（ＳＬＩ）〜（Ｓｂ２）１示す回路図、第４図は従来
例を示すブロック図である。 １１〜工４：信号入力端子、Ｏ１〜０４：信号出力端子
、Ｃｌ−Ｃ４：刊御人号入力端子、より１〜より４ｅＢ
１〜Ｂ４：入力バッファ、ＯＢＩ〜ＯＢ４：出力バッフ
ァ、５ＬＩ−８Ｌ４ ：信す選択機能を待つスキャン
レジスタ、Ｌｌ〜Ｌ５：Ｄラッチ回路 なお、図中、同一符号は同一、又は相当部分を示す。
Ｉま第１図における各部の波形を示すタイミングチャー
ト、第８図は第１図の信号選択機能を持つシフトレジス
タ（ＳＬＩ）〜（Ｓｂ２）１示す回路図、第４図は従来
例を示すブロック図である。 １１〜工４：信号入力端子、Ｏ１〜０４：信号出力端子
、Ｃｌ−Ｃ４：刊御人号入力端子、より１〜より４ｅＢ
１〜Ｂ４：入力バッファ、ＯＢＩ〜ＯＢ４：出力バッフ
ァ、５ＬＩ−８Ｌ４ ：信す選択機能を待つスキャン
レジスタ、Ｌｌ〜Ｌ５：Ｄラッチ回路 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (3)
- （１）論理機能を有しかつ複数の出力信号を送出する論
理回路部と、前記各出力信号を外部へそれぞれ送出する
複数の出力バッファとを備えた半導体集積回路装置にお
いて、 上記各出力バッファの入力側に接続された一時記憶機能
を持つ記憶回路と、 該記憶回路の入力側に接続された信号選択機能を持つシ
フトレジスタと、 該シフトレジスタの複数個の入力端子からデータを選択
し保持させる動作か、又は、該シフトレジスタの複数個
の入力端子からデータを選択し該シフトレジスタの出力
端子へ該データを保持することなくそのまま伝搬させる
動作を選択指示する第一の手段と、 該記憶回路の入力端子からのデータを内部に保持し出力
端子へ出力させる動作か、又は該記憶回路の入力端子か
らのデータを内部に保持することなくそのまま出力端子
へ出力させる動作を選択指示する第二の手段と、 上記シフトレジスタ内の少なくともシフトレジスタの一
段を形成しうる回路の所定の入力端子と、別のシフトレ
ジスタの少なくともシフトレジスタの一段を形成しうる
回路の所定の出力端子とを順次接続し、結果として一本
のシフトレジスタパスを形成しうる第三の手段と、 前記シフトレジスタパスの各段に装置外部から入力され
る所定のシリアルデータを設定する第四の手段と 前記シフトレジスタパスの各段のデータをシリアルデー
タとして装置外部へ順次送り出す第五の手段とを設けた
ことを特徴とする半導体集積回路装置。 - （２）一時記憶回路を、データラッチ回路で構成したこ
とを特徴とする特許請求の範囲第（１）項記載の半導体
集積回路装置。 - （３）シフトレジスタを、トランスミッションゲートと
データラッチ回路で構成したことを特徴とする特許請求
の範囲第（１）項又は第（２）項記載の半導体集積回路
装置。
Priority Applications (4)
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|---|---|---|---|
| JP61197587A JPH06105285B2 (ja) | 1986-08-22 | 1986-08-22 | 半導体集積回路装置 |
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Applications Claiming Priority (1)
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|---|---|---|---|
| JP61197587A JPH06105285B2 (ja) | 1986-08-22 | 1986-08-22 | 半導体集積回路装置 |
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| JPH06105285B2 JPH06105285B2 (ja) | 1994-12-21 |
Family
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Family Applications (1)
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|---|---|---|---|
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