JPH0461420A - データ検出装置 - Google Patents
データ検出装置Info
- Publication number
- JPH0461420A JPH0461420A JP2171588A JP17158890A JPH0461420A JP H0461420 A JPH0461420 A JP H0461420A JP 2171588 A JP2171588 A JP 2171588A JP 17158890 A JP17158890 A JP 17158890A JP H0461420 A JPH0461420 A JP H0461420A
- Authority
- JP
- Japan
- Prior art keywords
- counter
- order bit
- bit
- low
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 2
- 230000001360 synchronised effect Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/08—Output circuits
- H03K21/12—Output circuits with parallel read-out
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、カウンタのデータ検出装置に関するものであ
る。
る。
［従来の技術］
従来、ある種のクロック信号を計数し、そのデータを検
出する場合は第５図に示すように例えばＴＴＬの７４Ｌ
Ｓ１６９のような４ビツト出力を有する同期カウンタと
ＴＴＬ７４ＬＳ３７３のような共通りロックのＤフリッ
プフロップを用いるのが通例になっている。図において
ｌはクロック信号、２はラッチ信号、５１．５６はＤフ
リップフロップ、６１．６２は４ビツト出力の同期カウ
ンタである。同期カウンタ６１，６２は下位から上位ま
で共通のクロックを用い、下位のカウンタ６１の桁上り
信号を上位のカウンタ６２のイネーブルとしている。
出する場合は第５図に示すように例えばＴＴＬの７４Ｌ
Ｓ１６９のような４ビツト出力を有する同期カウンタと
ＴＴＬ７４ＬＳ３７３のような共通りロックのＤフリッ
プフロップを用いるのが通例になっている。図において
ｌはクロック信号、２はラッチ信号、５１．５６はＤフ
リップフロップ、６１．６２は４ビツト出力の同期カウ
ンタである。同期カウンタ６１，６２は下位から上位ま
で共通のクロックを用い、下位のカウンタ６１の桁上り
信号を上位のカウンタ６２のイネーブルとしている。
［発明が解決しようとしている課題］
しかし、このような同期カウンタを用いた場合、計数さ
れるクロック周期の間に桁上がり信号（キャリー）が下
位から上位まで直列に抜ける必要があるため、段数を増
やすごとに計数可能な周波数ｆ−□が低くなる。
れるクロック周期の間に桁上がり信号（キャリー）が下
位から上位まで直列に抜ける必要があるため、段数を増
やすごとに計数可能な周波数ｆ−□が低くなる。
ｔ、、 ： Ｃ１ｏｃｋ−＋Ｒｉｐｐｌｅ Ｃａｒｒｙ
−： ＥｎａｂｌｅＴ−Ｒｉｐｐｌｅ Ｃａｒｒｙｎ
：接続段数（ＩＣ数） ｆ、より高い周波数のクロックが入力されると上位ビッ
トのイネーブルが立ち上がる前に次のクロックが入力さ
れるため上位のカウンタで計数されず、結果として上位
ビットへの桁上りが行われないという問題があった。一
方、非同期カウンタでは、あるビットの入力はそのビッ
トのすぐ下位のビットの出力であるため、上位ビットは
下位ビットより遅れて出力されるが、各カウンタの最大
周波数を越えなければ誤動作することはない。ただし非
同期カウンタを用いる場合、下位ビットから上位ビット
へ桁上りをしている途中でカウンタのデータを検出した
場合、上位ビットで桁上り前のデータが出力されてしま
うという問題があった。
−： ＥｎａｂｌｅＴ−Ｒｉｐｐｌｅ Ｃａｒｒｙｎ
：接続段数（ＩＣ数） ｆ、より高い周波数のクロックが入力されると上位ビッ
トのイネーブルが立ち上がる前に次のクロックが入力さ
れるため上位のカウンタで計数されず、結果として上位
ビットへの桁上りが行われないという問題があった。一
方、非同期カウンタでは、あるビットの入力はそのビッ
トのすぐ下位のビットの出力であるため、上位ビットは
下位ビットより遅れて出力されるが、各カウンタの最大
周波数を越えなければ誤動作することはない。ただし非
同期カウンタを用いる場合、下位ビットから上位ビット
へ桁上りをしている途中でカウンタのデータを検出した
場合、上位ビットで桁上り前のデータが出力されてしま
うという問題があった。
［課題を解決する為の手段（及び作用）コ本発明では複
数のビット出力を有するカウンタと、該カウンタの下位
ビットから上位ビットへ桁上りをする際に起こるカウン
タの下位ビット上位ビットの出力時間のずれを補償する
手段と、かかる補償手段により補償された前記カウンタ
の下位ビット上位ビットのデータを検出する手段とを設
けて高速なりロックに対しても正しいデータを得ようと
するものである。
数のビット出力を有するカウンタと、該カウンタの下位
ビットから上位ビットへ桁上りをする際に起こるカウン
タの下位ビット上位ビットの出力時間のずれを補償する
手段と、かかる補償手段により補償された前記カウンタ
の下位ビット上位ビットのデータを検出する手段とを設
けて高速なりロックに対しても正しいデータを得ようと
するものである。
［実施例１］
第１図に本発明の一実施例を示す。図において、１はク
ロック信号、２はラッチ信号、３１はたとえばＴＴＬの
７４ＬＳ９３のような４ビツトの出力を有する非同期カ
ウンタ、４１〜４３はカウンタ３１の各ビットの遅延を
補償するデイレイライン、５１〜５４はＴＴＬの７４Ｌ
Ｓ７４のようなりフリップフロップでカウンタ３１の出
力をラッチするものである。第２図に第１図の回路にお
けるタイミングチャートを示す。図において時刻−でラ
ッチ信号が入力された場合、デイレイライン４１〜４３
が入ってなければＤフリップフロップの出力は時刻らに
おける正しい計数値’１０１１’を示さす１１１１’に
なってしまう。もしデイレイライン４１〜４３によるデ
イレイ時間がカウンタ３１のＱＡとＱ、、Ｑ、とα、α
とＱ。
ロック信号、２はラッチ信号、３１はたとえばＴＴＬの
７４ＬＳ９３のような４ビツトの出力を有する非同期カ
ウンタ、４１〜４３はカウンタ３１の各ビットの遅延を
補償するデイレイライン、５１〜５４はＴＴＬの７４Ｌ
Ｓ７４のようなりフリップフロップでカウンタ３１の出
力をラッチするものである。第２図に第１図の回路にお
けるタイミングチャートを示す。図において時刻−でラ
ッチ信号が入力された場合、デイレイライン４１〜４３
が入ってなければＤフリップフロップの出力は時刻らに
おける正しい計数値’１０１１’を示さす１１１１’に
なってしまう。もしデイレイライン４１〜４３によるデ
イレイ時間がカウンタ３１のＱＡとＱ、、Ｑ、とα、α
とＱ。
の出力時間差と同じであればＤフリップフロップ５１〜
５４の出力はデイレイ時間ぶんだけ遅れて常に正しいデ
ータを出力できる（この場合、’１０１１°となる。） ［実施例２〕 第３図に本発明による他の一実施例を示す。図において
、１１はアップクロック信号、１２はダウンクロック信
号、２はラッチ信号、３２．３３は７４ＬＳ１９３のよ
うな４ビツト出力を有する非完全同期カウンタ、５５．
５６は７４ＬＳ１７３のようなりフリップフロップであ
る。非完全同期カウンタ３２，３３はＩＣ内では同期が
取れているが、カウンタ３２，３３間ではゲートを通過
したクロックを用いているために下位のカウンタ３２と
上位のカウンタ３３の出力には時間差（アップ、ダウン
クロック信号が入力されてからキャリー、ポロー信号が
出力されまるでの時間差）が生じる。、かかる時間差を
補償する為、Ｄフリップフロップ５６のクロック（ラッ
チ信号）にこの時間差と同等のデイレイライン４４を付
加し、ラッチ信号を印加すれば、カウンタ３２．カウン
タ３３から正しいデータが得られる。
５４の出力はデイレイ時間ぶんだけ遅れて常に正しいデ
ータを出力できる（この場合、’１０１１°となる。） ［実施例２〕 第３図に本発明による他の一実施例を示す。図において
、１１はアップクロック信号、１２はダウンクロック信
号、２はラッチ信号、３２．３３は７４ＬＳ１９３のよ
うな４ビツト出力を有する非完全同期カウンタ、５５．
５６は７４ＬＳ１７３のようなりフリップフロップであ
る。非完全同期カウンタ３２，３３はＩＣ内では同期が
取れているが、カウンタ３２，３３間ではゲートを通過
したクロックを用いているために下位のカウンタ３２と
上位のカウンタ３３の出力には時間差（アップ、ダウン
クロック信号が入力されてからキャリー、ポロー信号が
出力されまるでの時間差）が生じる。、かかる時間差を
補償する為、Ｄフリップフロップ５６のクロック（ラッ
チ信号）にこの時間差と同等のデイレイライン４４を付
加し、ラッチ信号を印加すれば、カウンタ３２．カウン
タ３３から正しいデータが得られる。
［実施例３］
第４図にさらに別の実施例を示す。図において、】はク
ロック信号、２はラッチ信号、３１はたとえば７４ＬＳ
９３のような４ビツトの出力を有する非同期カウンタ、
４５〜４７はカウンタ３１の各ビット出力のタイミング
を補償するデイレイライン、５５は７４ＬＳＩ７３のよ
うなりフリップフロップである。デイレイライン４５〜
４７によるデイレイ時間はそれぞれ、Ｑ、とＱいＱ。と
Ｑ８、Ｑ、とαの出力時間差を補正するものである。こ
のようにすれば同期カウンタ３１と同等に扱えるため、
各ビットのデータを同時にラッチすれば正しい結果が得
られる。非完全同期型のカウンタを用いる場合も同様で
ある。
ロック信号、２はラッチ信号、３１はたとえば７４ＬＳ
９３のような４ビツトの出力を有する非同期カウンタ、
４５〜４７はカウンタ３１の各ビット出力のタイミング
を補償するデイレイライン、５５は７４ＬＳＩ７３のよ
うなりフリップフロップである。デイレイライン４５〜
４７によるデイレイ時間はそれぞれ、Ｑ、とＱいＱ。と
Ｑ８、Ｑ、とαの出力時間差を補正するものである。こ
のようにすれば同期カウンタ３１と同等に扱えるため、
各ビットのデータを同時にラッチすれば正しい結果が得
られる。非完全同期型のカウンタを用いる場合も同様で
ある。
以上の３つの実施例で信号を遅延させるのにデイレイラ
インを用いたが、時間を遅らせればどんなデバイスでも
良い。
インを用いたが、時間を遅らせればどんなデバイスでも
良い。
以上説明したように本発明によれば高速で大容量の計数
が可能になる。ちなみに完全同期型タイプのＦＡＳＴ−
ＴＴＬ（７１力’） ン９ ＩＣ（７４Ｆ１６９） テ
３２ビットカウンタを構成した場合、計数可能な周波数
は１３ 、２ Ｍ Ｈｚであるが、非完全同期型タイプ
のＦＡＳＴ−ＴＴＬのカウンタＩＣ（７４Ｆ１９３）で
実流側２のような回路を構成すれば８０ Ｍ Ｈｚまで
計数可能である。
が可能になる。ちなみに完全同期型タイプのＦＡＳＴ−
ＴＴＬ（７１力’） ン９ ＩＣ（７４Ｆ１６９） テ
３２ビットカウンタを構成した場合、計数可能な周波数
は１３ 、２ Ｍ Ｈｚであるが、非完全同期型タイプ
のＦＡＳＴ−ＴＴＬのカウンタＩＣ（７４Ｆ１９３）で
実流側２のような回路を構成すれば８０ Ｍ Ｈｚまで
計数可能である。
［発明の効果コ
本発明によれば、複数のビット出力を有するカウンタと
、該カウンタの下位ビットから上位ビットへ桁上りをす
る際に起こるカウンタの下位ビット上位ビットの出力時
間のずれを補償する手段と、かかる補償手段により補償
された前記カウンタの下位ビット上位ビットのデータを
検出する手段とを設けることにより高速化が計れる。
、該カウンタの下位ビットから上位ビットへ桁上りをす
る際に起こるカウンタの下位ビット上位ビットの出力時
間のずれを補償する手段と、かかる補償手段により補償
された前記カウンタの下位ビット上位ビットのデータを
検出する手段とを設けることにより高速化が計れる。
第１図は本発明を施した実施例１を説明するブロック図
第２図は第１図におけるタイミングチャート第３図は実
施例２を説明するブロック図第４図は実施例３を説明す
るブロック図第５図は同期式カウンタを用いた従来例を
示す図、１は計数されるクロック信号 ２はカウンタのデータラッチ信号 １１はアップクロツタ信号 １２はダウンクロック信号 ３１は非同期カウンタ ３２．３３は非完全同期カウンタ ４１〜４７はデイレイライン ５１〜５６はＤフリップフロップ ６１．６２は完全同期式のカウンタである。 第１図 第３図 第４図
施例２を説明するブロック図第４図は実施例３を説明す
るブロック図第５図は同期式カウンタを用いた従来例を
示す図、１は計数されるクロック信号 ２はカウンタのデータラッチ信号 １１はアップクロツタ信号 １２はダウンクロック信号 ３１は非同期カウンタ ３２．３３は非完全同期カウンタ ４１〜４７はデイレイライン ５１〜５６はＤフリップフロップ ６１．６２は完全同期式のカウンタである。 第１図 第３図 第４図
Claims (1)
- 複数のビット出力を有するカウンタと、該カウンタの下
位ビットから上位ビットへ桁上りをする際に起こるカウ
ンタの下位ビット上位ビットの出力時間のずれを補償す
る手段と、かかる補償手段により補償された前記カウン
タの下位ビット上位ビットのデータを検出する手段とを
有するデータ検出装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2171588A JPH0461420A (ja) | 1990-06-28 | 1990-06-28 | データ検出装置 |
| US07/714,031 US5187725A (en) | 1990-06-28 | 1991-06-12 | Data detector at output of counter |
| EP19910110466 EP0464592A3 (en) | 1990-06-28 | 1991-06-25 | Data detector |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2171588A JPH0461420A (ja) | 1990-06-28 | 1990-06-28 | データ検出装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0461420A true JPH0461420A (ja) | 1992-02-27 |
Family
ID=15925943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2171588A Pending JPH0461420A (ja) | 1990-06-28 | 1990-06-28 | データ検出装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5187725A (ja) |
| EP (1) | EP0464592A3 (ja) |
| JP (1) | JPH0461420A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7085974B2 (en) | 2001-12-06 | 2006-08-01 | Seiko Epson Corporation | Semiconductor device, method of testing the same and electronic instrument |
| JP2012505610A (ja) * | 2008-10-08 | 2012-03-01 | クゥアルコム・インコーポレイテッド | 低電力非同期カウンタ及び方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2271232B (en) * | 1992-10-03 | 1997-05-07 | Motorola Inc | Pulse generation/sensing arrangement for use in a microprocessor system |
| US7758582B2 (en) * | 2002-06-14 | 2010-07-20 | Smith & Nephew, Inc. | Device and methods for placing external fixation elements |
| JP2005157883A (ja) * | 2003-11-27 | 2005-06-16 | Oki Electric Ind Co Ltd | リセット回路 |
| JP5040427B2 (ja) * | 2007-05-11 | 2012-10-03 | ソニー株式会社 | データ処理方法、データ処理装置、固体撮像装置、撮像装置、電子機器 |
| US10868541B1 (en) * | 2019-05-30 | 2020-12-15 | Samsung Electronics Co., Ltd. | Code generator including asynchronous counter and synchronous counter, and operating method thereof |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US2956181A (en) * | 1959-01-07 | 1960-10-11 | Sperry Rand Corp | Parallel fast carry counter with serial carry gate propagation |
| US3108228A (en) * | 1961-12-18 | 1963-10-22 | Ibm | Delay compensation by distributed synchronous pulses |
| US3631350A (en) * | 1970-09-15 | 1971-12-28 | Collins Radio Co | Synchronous counting apparatus |
| US4519091A (en) * | 1983-08-03 | 1985-05-21 | Hewlett-Packard Company | Data capture in an uninterrupted counter |
| US4789959A (en) * | 1985-03-05 | 1988-12-06 | Intersil, Inc. | Delay circuit for a real time clock |
| JPS6258725A (ja) * | 1985-09-06 | 1987-03-14 | Mitsubishi Electric Corp | カウンタ回路 |
| JPH06105285B2 (ja) * | 1986-08-22 | 1994-12-21 | 三菱電機株式会社 | 半導体集積回路装置 |
| JP2569589B2 (ja) * | 1986-08-28 | 1997-01-08 | 日本電気株式会社 | カウンタ回路 |
| US4796095A (en) * | 1986-09-09 | 1989-01-03 | Rioch Company, Limited | Method of generating image scanning clock signals in optical scanning apparatus |
| US5062126A (en) * | 1990-03-26 | 1991-10-29 | Hughes Aircraft Company | High speed synchronous counter system and process with look-ahead carry generating circuit |
| US5060243A (en) * | 1990-05-29 | 1991-10-22 | Motorola, Inc. | Ripple counter with reverse-propagated zero detection |
-
1990
- 1990-06-28 JP JP2171588A patent/JPH0461420A/ja active Pending
-
1991
- 1991-06-12 US US07/714,031 patent/US5187725A/en not_active Expired - Fee Related
- 1991-06-25 EP EP19910110466 patent/EP0464592A3/en not_active Ceased
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7085974B2 (en) | 2001-12-06 | 2006-08-01 | Seiko Epson Corporation | Semiconductor device, method of testing the same and electronic instrument |
| JP2012505610A (ja) * | 2008-10-08 | 2012-03-01 | クゥアルコム・インコーポレイテッド | 低電力非同期カウンタ及び方法 |
| JP2013128292A (ja) * | 2008-10-08 | 2013-06-27 | Qualcomm Inc | 低電力非同期カウンタ及び方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5187725A (en) | 1993-02-16 |
| EP0464592A3 (en) | 1992-03-11 |
| EP0464592A2 (en) | 1992-01-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7439724B2 (en) | On-chip jitter measurement circuit | |
| US4541105A (en) | Counting apparatus and method for frequency sampling | |
| JPH0578973B2 (ja) | ||
| US5097490A (en) | Apparatus and method for improving the resolution with which a test signal is counted | |
| JPH0461420A (ja) | データ検出装置 | |
| US4160154A (en) | High speed multiple event timer | |
| US7684533B2 (en) | Phase lock loop jitter measurement | |
| KR920007349A (ko) | 디지틀 펄스 처리장치 | |
| US6654439B1 (en) | High speed linear feedback shift register | |
| US6172538B1 (en) | Universal pulse synchronizer | |
| JP3501923B2 (ja) | 半導体試験装置用タイミング発生器 | |
| JPH05235905A (ja) | Ｃｒｃ演算装置 | |
| JP3738736B2 (ja) | ユートピアバスセルカウンタ回路 | |
| JPH09289445A (ja) | 同期式カウンタ | |
| JPH0552884A (ja) | 周波数測定装置および時間測定装置 | |
| SU1367016A1 (ru) | Сигнатурный анализатор | |
| JPS6022542B2 (ja) | 同期化回路 | |
| SU1386934A1 (ru) | Периодомер | |
| JP2581254B2 (ja) | 逓倍器 | |
| Karnal et al. | A novel automatically synchronized ramp A/D converter | |
| SU945870A2 (ru) | Устройство дл проверки монтажа | |
| SU792574A1 (ru) | Синхронизирующее устройство | |
| JPS58215567A (ja) | 矩形波制御回路 | |
| JPH02159634A (ja) | データラッチ入出力装置 | |
| JPH03135240A (ja) | セル同期回路 |