JPH05235905A - Ｃｒｃ演算装置 - Google Patents
Ｃｒｃ演算装置Info
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- JPH05235905A JPH05235905A JP3535192A JP3535192A JPH05235905A JP H05235905 A JPH05235905 A JP H05235905A JP 3535192 A JP3535192 A JP 3535192A JP 3535192 A JP3535192 A JP 3535192A JP H05235905 A JPH05235905 A JP H05235905A
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- circuit
- transmission
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Abstract
(57)【要約】
【目的】 ＣＲＣ演算処理の高速化を図るようにする。
【構成】 並列データ出力回路１０１は８ビットの伝送
データＤ0 〜Ｄ7 を８台のＣＲＣ演算器Ｄ0 〜Ｄ7 に出
力する。演算器Ｃ0 の演算結果は演算器Ｃ1 に送られ、
また、演算器Ｃ1 の演算結果は演算器Ｃ2 に送られると
いうように、各演算器は前の演算器の演算結果を利用し
て演算を行う。そして、８番目の演算器Ｃ7 の演算結果
がシフトレジスタ回路１０３に送られるが、このときの
値Ｘ３１8〜Ｘ０8 がＣＲＣ値となる。この場合、演算
器Ｃ0 〜Ｃ7 はレジスタなどのデータ保持手段を持って
いないため、伝送データＤ0 〜Ｄ7 を入力してから、シ
フトレジスタ回路１０３にＣＲＣ値を出力するまでの時
間は８クロックではなく、１クロックで済むことにな
る。
データＤ0 〜Ｄ7 を８台のＣＲＣ演算器Ｄ0 〜Ｄ7 に出
力する。演算器Ｃ0 の演算結果は演算器Ｃ1 に送られ、
また、演算器Ｃ1 の演算結果は演算器Ｃ2 に送られると
いうように、各演算器は前の演算器の演算結果を利用し
て演算を行う。そして、８番目の演算器Ｃ7 の演算結果
がシフトレジスタ回路１０３に送られるが、このときの
値Ｘ３１8〜Ｘ０8 がＣＲＣ値となる。この場合、演算
器Ｃ0 〜Ｃ7 はレジスタなどのデータ保持手段を持って
いないため、伝送データＤ0 〜Ｄ7 を入力してから、シ
フトレジスタ回路１０３にＣＲＣ値を出力するまでの時
間は８クロックではなく、１クロックで済むことにな
る。
Description
【０００１】
【産業上の利用分野】本発明は、データ伝送の際の誤り
検出のために用いられるＣＲＣ演算装置に関するもので
ある。
検出のために用いられるＣＲＣ演算装置に関するもので
ある。
【０００２】
【従来の技術】データ伝送の際の誤りを検出する方式と
しては、水平または垂直パリティチェック方式、あるい
は群計数チェック方式など種々の方式のものがあるが、
検出精度を重要視する場合にはＣＲＣ（Cyclic Redunda
ncy Check ）方式が多く用いられる。
しては、水平または垂直パリティチェック方式、あるい
は群計数チェック方式など種々の方式のものがあるが、
検出精度を重要視する場合にはＣＲＣ（Cyclic Redunda
ncy Check ）方式が多く用いられる。
【０００３】図４は、このようなＣＲＣ方式を採用した
データ伝送装置による送信動作の概念を示すブロック図
である。この図において、送信データは、送信制御部１
及びＣＲＣ演算器２に出力されるようになっている。そ
して、ＣＲＣ演算器２は、生成多項式Ｇ（Ｘ）を用いた
送信ＣＲＣロジックによりＣＲＣ値を演算する。送信制
御部１はこのＣＲＣ値をＦＣＳ部として送信データに付
加し、これらを送信情報として伝送路に送出する。
データ伝送装置による送信動作の概念を示すブロック図
である。この図において、送信データは、送信制御部１
及びＣＲＣ演算器２に出力されるようになっている。そ
して、ＣＲＣ演算器２は、生成多項式Ｇ（Ｘ）を用いた
送信ＣＲＣロジックによりＣＲＣ値を演算する。送信制
御部１はこのＣＲＣ値をＦＣＳ部として送信データに付
加し、これらを送信情報として伝送路に送出する。
【０００４】また、図５は、同じくＣＲＣ方式を採用し
たデータ送信装置による受信動作の概念を示すブロック
図である。この図において、受信情報は受信制御部３に
入力されるようになっている。そして、ＣＲＣ演算器４
は、判定多項式Ｃ（Ｘ）を用いた受信ＣＲＣロジックに
より、受信データに付加されたＦＣＳ部のＣＲＣ値か
ら、この受信データの良否を判定する（例えば、判定値
が「１」ならば良、「０」ならば否とする。）。ステー
タスレジスタ５では、このような判定結果の表示を行
う。なお、図４及び図５の送信動作及び受信動作は、そ
れぞれ別個のデータ送信装置により行うようにしてもよ
く、あるいは、１台のデータ伝送装置を兼用して双方の
動作を行なわせるようにしてもよい。
たデータ送信装置による受信動作の概念を示すブロック
図である。この図において、受信情報は受信制御部３に
入力されるようになっている。そして、ＣＲＣ演算器４
は、判定多項式Ｃ（Ｘ）を用いた受信ＣＲＣロジックに
より、受信データに付加されたＦＣＳ部のＣＲＣ値か
ら、この受信データの良否を判定する（例えば、判定値
が「１」ならば良、「０」ならば否とする。）。ステー
タスレジスタ５では、このような判定結果の表示を行
う。なお、図４及び図５の送信動作及び受信動作は、そ
れぞれ別個のデータ送信装置により行うようにしてもよ
く、あるいは、１台のデータ伝送装置を兼用して双方の
動作を行なわせるようにしてもよい。
【０００５】図６は、上記のようなＣＲＣ方式を採用し
たデータ伝送装置の具体的構成を示したブロック図であ
る。この図において、例えば送信動作の場合を説明する
と、まず、入力データがＣＲＣ演算器内のエクスクルー
シブオアゲート６を介してアンドゲート７に送出され
る。そして、この入力データはタイミングコントロール
信号と同期して、アンドゲート７から各シフトレジスタ
に送出される。
たデータ伝送装置の具体的構成を示したブロック図であ
る。この図において、例えば送信動作の場合を説明する
と、まず、入力データがＣＲＣ演算器内のエクスクルー
シブオアゲート６を介してアンドゲート７に送出され
る。そして、この入力データはタイミングコントロール
信号と同期して、アンドゲート７から各シフトレジスタ
に送出される。
【０００６】このＣＲＣ演算器は、例えばＯＳＩ規格
（ISD/DIS9314-2)で定められているものであって、３２
個のシフトレジスタＸ０〜Ｘ３１と、１３個のエクスク
ルーシブオアゲート８とを有している。そして、被演算
データとしての入力データが直列に入力されるようにな
っている。シフトレジスタからの出力はインバータ９に
より反転された後マルチプレクサ１０に出力される。マ
ルチプレクサ１０は、タイミングコントロール信号の入
力に基いて、この反転されたデータ、あるいはデータの
うちのいずれかを選択して出力データとして出力してい
る。なお、シフトレジスタの出力は、エクスクルーシブ
オアゲート６にも出力されており、次のタイミングで入
ってくる入力データとの排他的論理和が、アンドゲート
３１を介して各シフトレジスタに送出される。
（ISD/DIS9314-2)で定められているものであって、３２
個のシフトレジスタＸ０〜Ｘ３１と、１３個のエクスク
ルーシブオアゲート８とを有している。そして、被演算
データとしての入力データが直列に入力されるようにな
っている。シフトレジスタからの出力はインバータ９に
より反転された後マルチプレクサ１０に出力される。マ
ルチプレクサ１０は、タイミングコントロール信号の入
力に基いて、この反転されたデータ、あるいはデータの
うちのいずれかを選択して出力データとして出力してい
る。なお、シフトレジスタの出力は、エクスクルーシブ
オアゲート６にも出力されており、次のタイミングで入
ってくる入力データとの排他的論理和が、アンドゲート
３１を介して各シフトレジスタに送出される。
【０００７】ここで、ＣＲＣ演算器により行なわれる演
算の原理につき簡単に説明しておく。
算の原理につき簡単に説明しておく。
【０００８】送信データに付加されるＣＲＣ値を決定す
るものは、生成多項式Ｇ（Ｘ）であり、これは、データ
列の長さや精度に対する要求により決定される。図６の
ＣＲＣ演算器の場合、このＧ（Ｘ）は、 Ｇ（Ｘ）＝Ｘ32＋Ｘ26＋Ｘ23＋Ｘ22＋Ｘ16＋Ｘ12＋Ｘ11＋Ｘ10＋Ｘ8 ＋Ｘ7 ＋Ｘ5 ＋Ｘ4 ＋Ｘ2 ＋Ｘ＋１ である。そして、被演算データは直列入力であるため、
ｎ個のデータを処理するにはｎクロックが必要となる。
るものは、生成多項式Ｇ（Ｘ）であり、これは、データ
列の長さや精度に対する要求により決定される。図６の
ＣＲＣ演算器の場合、このＧ（Ｘ）は、 Ｇ（Ｘ）＝Ｘ32＋Ｘ26＋Ｘ23＋Ｘ22＋Ｘ16＋Ｘ12＋Ｘ11＋Ｘ10＋Ｘ8 ＋Ｘ7 ＋Ｘ5 ＋Ｘ4 ＋Ｘ2 ＋Ｘ＋１ である。そして、被演算データは直列入力であるため、
ｎ個のデータを処理するにはｎクロックが必要となる。
【０００９】ＣＲＣ値は、演算対象となるデータ列Ｄ
（Ｘ）に、このＧ（Ｘ）の最高次数を乗じたものをＧ
（Ｘ）で割った余りである。商をＱ（Ｘ）、ＣＲＣ値を
Ｒ（Ｘ）、Ｇ（Ｘ）の最高次数をｋとすると、これらの
関数は次式で表される。
（Ｘ）に、このＧ（Ｘ）の最高次数を乗じたものをＧ
（Ｘ）で割った余りである。商をＱ（Ｘ）、ＣＲＣ値を
Ｒ（Ｘ）、Ｇ（Ｘ）の最高次数をｋとすると、これらの
関数は次式で表される。
【００１０】 Ｄ（Ｘ）＊Ｘk ＝Ｇ（Ｘ）＊Ｑ（Ｘ）＋Ｒ（Ｘ） このＲ（Ｘ）を左辺に移すと、 Ｄ（Ｘ）＊Ｘk ＋Ｒ（Ｘ）＝Ｇ（Ｘ）＊Ｑ（Ｘ） となる。送信ステーションはこの左辺を送信する。これ
は、明らかに右辺からみてわかるようにＧ（Ｘ）で割り
切れるものなので、受信ステーションは、受け取ったデ
ータがＧ（Ｘ）で割り切れるかどうかにより、データの
良否判定を行うためにＣＲＣ値を必要としている。Ｒ
（Ｘ）の係数は、３２ビット列であり、例えば、ＦＤＤ
Ｉ ＭＡＣ規格ではこの３２ビット列の値を反転させた
結果をＣＲＣ値としている。
は、明らかに右辺からみてわかるようにＧ（Ｘ）で割り
切れるものなので、受信ステーションは、受け取ったデ
ータがＧ（Ｘ）で割り切れるかどうかにより、データの
良否判定を行うためにＣＲＣ値を必要としている。Ｒ
（Ｘ）の係数は、３２ビット列であり、例えば、ＦＤＤ
Ｉ ＭＡＣ規格ではこの３２ビット列の値を反転させた
結果をＣＲＣ値としている。
【００１１】
【発明が解決しようとする課題】しかし、図６に示すよ
うなＣＲＣ演算器では、入力されるデータが直列入力で
あるため、高速データ伝送によるデータをＣＲＣ演算す
る場合には、演算速度は被演算データの入力速度と同じ
でなければならず、数ビットごとに演算結果をメモリに
セイブしたりする必要があった。また、直列型ＣＲＣ演
算回路では、データ伝送速度の高速化に伴い、演算速度
をスピードアップさせる必要があるが、使用する演算回
路素子のスピードに限界があるため、データ伝送の高速
化が困難であった。
うなＣＲＣ演算器では、入力されるデータが直列入力で
あるため、高速データ伝送によるデータをＣＲＣ演算す
る場合には、演算速度は被演算データの入力速度と同じ
でなければならず、数ビットごとに演算結果をメモリに
セイブしたりする必要があった。また、直列型ＣＲＣ演
算回路では、データ伝送速度の高速化に伴い、演算速度
をスピードアップさせる必要があるが、使用する演算回
路素子のスピードに限界があるため、データ伝送の高速
化が困難であった。
【００１２】本発明は上記事情に鑑みてなされたもので
あり、ＣＲＣ演算処理の高速化を図ることが可能なＣＲ
Ｃ演算装置を提供することを目的とするものである。
あり、ＣＲＣ演算処理の高速化を図ることが可能なＣＲ
Ｃ演算装置を提供することを目的とするものである。
【００１３】
【課題を解決するための手段】本発明は、上記課題を解
決するための手段として、与えられた伝送データに対す
るＣＲＣ演算に基づいて、データ送信時には、このデー
タに誤り検出用ＣＲＣ符号を付加して送信し、また、デ
ータ受信時には、このデータに付加されているＣＲＣ符
号から、受信したデータの誤りを検出することが可能な
ＣＲＣ演算装置において、ｎビットから成る前記伝送デ
ータの各ビット信号を、並列で且つ同時に出力する並列
データ出力回路と、前記並列データ出力回路から出力さ
れる各ビット信号を入力し且つデータ保持機能を持たな
い第１乃至第ｎのＣＲＣ演算器により形成されており、
しかも、第２以降の各ＣＲＣ演算器は、それぞれの１つ
前の番号に係るＣＲＣ演算器の演算結果を、それぞれに
入力される前記ビット信号に基づいて変更するものであ
るＣＲＣ演算回路と、前記ＣＲＣ演算回路の第ｎのＣＲ
Ｃ演算器から出力される演算結果を保持するデータ保持
回路と、を備えたことを特徴とするものである。
決するための手段として、与えられた伝送データに対す
るＣＲＣ演算に基づいて、データ送信時には、このデー
タに誤り検出用ＣＲＣ符号を付加して送信し、また、デ
ータ受信時には、このデータに付加されているＣＲＣ符
号から、受信したデータの誤りを検出することが可能な
ＣＲＣ演算装置において、ｎビットから成る前記伝送デ
ータの各ビット信号を、並列で且つ同時に出力する並列
データ出力回路と、前記並列データ出力回路から出力さ
れる各ビット信号を入力し且つデータ保持機能を持たな
い第１乃至第ｎのＣＲＣ演算器により形成されており、
しかも、第２以降の各ＣＲＣ演算器は、それぞれの１つ
前の番号に係るＣＲＣ演算器の演算結果を、それぞれに
入力される前記ビット信号に基づいて変更するものであ
るＣＲＣ演算回路と、前記ＣＲＣ演算回路の第ｎのＣＲ
Ｃ演算器から出力される演算結果を保持するデータ保持
回路と、を備えたことを特徴とするものである。
【００１４】
【作用】上記構成において、並列データ出力回路は、ｎ
ビットの伝送データを入力すると、このｎビットの信号
を並列的に同時に出力する。ＣＲＣ演算回路には、ｎ個
のＣＲＣ演算器が設けられている。これらのＣＲＣ演算
器はレジスタ等のデータ保持手段を持たないものであ
る。
ビットの伝送データを入力すると、このｎビットの信号
を並列的に同時に出力する。ＣＲＣ演算回路には、ｎ個
のＣＲＣ演算器が設けられている。これらのＣＲＣ演算
器はレジスタ等のデータ保持手段を持たないものであ
る。
【００１５】そして、１番目からｎ番目までの各ＣＲＣ
演算器は、並列データ出力回路から出力される各ビット
を同時に入力して演算を行う。この場合、２番目のＣＲ
Ｃ演算器は、１番目のＣＲＣ演算器の演算結果に基いて
演算を行い、また、３番目のＣＲＣ演算器は、２番目の
ＣＲＣ演算器の演算結果に基いて演算を行う、というよ
うに、各ＣＲＣ演算器の演算結果は、次のＣＲＣ演算器
の演算に利用される。
演算器は、並列データ出力回路から出力される各ビット
を同時に入力して演算を行う。この場合、２番目のＣＲ
Ｃ演算器は、１番目のＣＲＣ演算器の演算結果に基いて
演算を行い、また、３番目のＣＲＣ演算器は、２番目の
ＣＲＣ演算器の演算結果に基いて演算を行う、というよ
うに、各ＣＲＣ演算器の演算結果は、次のＣＲＣ演算器
の演算に利用される。
【００１６】したがって、ｎ番目のＣＲＣ演算器の演算
結果は、ｎビットの伝送データに対するＣＲＣ演算の結
果を表わしている。データ保持回路は、このｎ番目のＣ
ＲＣ演算器の演算結果を保持するものである。このと
き、各ＣＲＣ演算器はデータ保持機能を持っていないた
め、１番目からｎ番目までに要する時間はｎクロックで
なく、１クロックで済むことになる。
結果は、ｎビットの伝送データに対するＣＲＣ演算の結
果を表わしている。データ保持回路は、このｎ番目のＣ
ＲＣ演算器の演算結果を保持するものである。このと
き、各ＣＲＣ演算器はデータ保持機能を持っていないた
め、１番目からｎ番目までに要する時間はｎクロックで
なく、１クロックで済むことになる。
【００１７】
【実施例】以下、本発明の実施例を図１乃至図３に基い
て説明する。図１は、この実施例の概略構成を示すブロ
ック図である。なお、この実施例では、入力データが８
ビットで、生成多項式の最高次数が３１の場合につき説
明する。
て説明する。図１は、この実施例の概略構成を示すブロ
ック図である。なお、この実施例では、入力データが８
ビットで、生成多項式の最高次数が３１の場合につき説
明する。
【００１８】図１において、送信動作を行う場合の並列
データ出力回路１０１は、８ビットのデータ［Ｄ0 ，Ｄ
1 ，Ｄ2 …，Ｄ7 ］を並列的に同時に出力できるように
なっている。ＣＲＣ演算回路１０２は、この８ビットの
データに対応して８台のＣＲＣ演算器Ｃ0 〜Ｃ7 を有し
ている。
データ出力回路１０１は、８ビットのデータ［Ｄ0 ，Ｄ
1 ，Ｄ2 …，Ｄ7 ］を並列的に同時に出力できるように
なっている。ＣＲＣ演算回路１０２は、この８ビットの
データに対応して８台のＣＲＣ演算器Ｃ0 〜Ｃ7 を有し
ている。
【００１９】これらＣＲＣ演算器Ｃ0 〜Ｃ7 は、図６の
ＣＲＣ演算器と略同様の機能を有するものであるが、レ
ジスタのようなデータ保持手段を有しないものである。
データ保持回路としてのシフトレジスタ回路１０３は、
８番目のＣＲＣ演算器Ｃ7 の演算結果を保持するように
なっている。このシフトレジスタ１０３に保持されたデ
ータは、前述したＦＤＤＩ ＭＡＣ規格で規定されたＭ
ＡＣフレームの構成要素であるＦＣＳ部のＣＲＣ値とな
る。すなわち、このＦＣＳ部は３２ビットのＣＲＣ値に
よって構成され、フレーム内のアドレス部、長さ部、Ｌ
ＬＣデータ部などの内容の関数として受信側で計算され
る。
ＣＲＣ演算器と略同様の機能を有するものであるが、レ
ジスタのようなデータ保持手段を有しないものである。
データ保持回路としてのシフトレジスタ回路１０３は、
８番目のＣＲＣ演算器Ｃ7 の演算結果を保持するように
なっている。このシフトレジスタ１０３に保持されたデ
ータは、前述したＦＤＤＩ ＭＡＣ規格で規定されたＭ
ＡＣフレームの構成要素であるＦＣＳ部のＣＲＣ値とな
る。すなわち、このＦＣＳ部は３２ビットのＣＲＣ値に
よって構成され、フレーム内のアドレス部、長さ部、Ｌ
ＬＣデータ部などの内容の関数として受信側で計算され
る。
【００２０】次に、このように構成される本実施例の動
作につき説明する。
作につき説明する。
【００２１】まず、シフトレジスタ回路１０３の各レジ
スタの値は、ＣＲＣ演算器Ｃ7 からの初期値信号（ＩＮ
ＩＴ）により「１」にセットされた後、並列データ出力
回路１０１から８ビットのデータ［Ｄ0 ，…Ｄ7 ］がＣ
ＲＣ演算器Ｃ0 〜Ｃ7 に対して並列且つ同時に出力され
る。
スタの値は、ＣＲＣ演算器Ｃ7 からの初期値信号（ＩＮ
ＩＴ）により「１」にセットされた後、並列データ出力
回路１０１から８ビットのデータ［Ｄ0 ，…Ｄ7 ］がＣ
ＲＣ演算器Ｃ0 〜Ｃ7 に対して並列且つ同時に出力され
る。
【００２２】ＣＲＣ演算器Ｃ0 は、シフトレジスタ回路
１０３の初期化されたデータＸ３１0 〜Ｘ０0 に対し、
入力されたデータＤ0 に基く演算を行ない、その演算結
果Ｘ３１1 〜Ｘ０1 をＣＲＣ演算器Ｃ1 に出力する。次
いで、ＣＲＣ演算器Ｃ1 は、このデータＸ３１1 〜Ｘ０
1 に対し、入力されたデータＤ1 に基く演算を行ない、
その演算結果Ｘ３１2 〜Ｘ０2 をＣＲＣ演算器Ｃ2 に出
力する。このような演算が繰返され、ＣＲＣ演算器Ｃ7
による最後の演算結果Ｘ３１8 〜Ｘ０8 がＣＲＣ値とし
てシフトレジスタ回路１０３に保持される。図３は、こ
の場合における各データの変化状態を示したものであ
る。ただし、ＣＲＣ演算器Ｃ0 〜Ｃ6 の演算結果すなわ
ちＸ３１1 〜Ｘ０1 乃至Ｘ３１7 〜Ｘ０7 は実際にはシ
フトレジスタ回路１０３に保持されるわけではない。
１０３の初期化されたデータＸ３１0 〜Ｘ０0 に対し、
入力されたデータＤ0 に基く演算を行ない、その演算結
果Ｘ３１1 〜Ｘ０1 をＣＲＣ演算器Ｃ1 に出力する。次
いで、ＣＲＣ演算器Ｃ1 は、このデータＸ３１1 〜Ｘ０
1 に対し、入力されたデータＤ1 に基く演算を行ない、
その演算結果Ｘ３１2 〜Ｘ０2 をＣＲＣ演算器Ｃ2 に出
力する。このような演算が繰返され、ＣＲＣ演算器Ｃ7
による最後の演算結果Ｘ３１8 〜Ｘ０8 がＣＲＣ値とし
てシフトレジスタ回路１０３に保持される。図３は、こ
の場合における各データの変化状態を示したものであ
る。ただし、ＣＲＣ演算器Ｃ0 〜Ｃ6 の演算結果すなわ
ちＸ３１1 〜Ｘ０1 乃至Ｘ３１7 〜Ｘ０7 は実際にはシ
フトレジスタ回路１０３に保持されるわけではない。
【００２３】そして、ＣＲＣ演算器Ｃ0 〜Ｃ7 はレジス
タ等のデータ保持手段を持っているわけではないため、
これら演算結果の移送は極めて迅速に行なわれることに
なる。つまり、並列データ出力回路１０１が８ビットの
データ［Ｄ0 ，Ｄ1 ，…，Ｄ7 ］を出力してからＣＲＣ
演算器Ｃ7 がＣＲＣ値となる演算結果を出力するまでの
時間は、８クロックではなく僅か１クロックとなる。
タ等のデータ保持手段を持っているわけではないため、
これら演算結果の移送は極めて迅速に行なわれることに
なる。つまり、並列データ出力回路１０１が８ビットの
データ［Ｄ0 ，Ｄ1 ，…，Ｄ7 ］を出力してからＣＲＣ
演算器Ｃ7 がＣＲＣ値となる演算結果を出力するまでの
時間は、８クロックではなく僅か１クロックとなる。
【００２４】次に、ＣＲＣ演算器Ｃ7 の具体的構成を図
２に基き説明する。この図に示すように、ＣＲＣ演算器
Ｃ7 はエクスクルーシブオアゲート１０４，１０５，１
０６，１０７により構成されている。なお、図示の都合
上、フリップフロップ回路１０８を本図に示している
が、実際にはこのフリップフロップ回路１０８はシフト
レジスタ回路１０３側に含めて考えることができる。Ｃ
ＲＣ演算器Ｃ7 の構成をこのようにしたのは次のような
根拠に基くものである。
２に基き説明する。この図に示すように、ＣＲＣ演算器
Ｃ7 はエクスクルーシブオアゲート１０４，１０５，１
０６，１０７により構成されている。なお、図示の都合
上、フリップフロップ回路１０８を本図に示している
が、実際にはこのフリップフロップ回路１０８はシフト
レジスタ回路１０３側に含めて考えることができる。Ｃ
ＲＣ演算器Ｃ7 の構成をこのようにしたのは次のような
根拠に基くものである。
【００２５】すなわち、図６に示した従来の直列型ＣＲ
Ｃ演算器において、８クロック目の各レジスタ部の値Ｘ
０8 〜Ｘ３１8 は、１クロック目の各レジスタ部の値Ｘ
０0 〜Ｘ３１0 と、これらの排他的論理和で表わすこと
ができる。例えば、Ｘ０8 について考えてみると、次式
で示すように、Ｘ０8 はＸ３１7 とＤ7 との排他的論理
和で表わすことができ、最終的には１クロック目のレジ
スタ値Ｘ２４0 ，Ｘ３０0 ，Ｄ1 を用いて表わすことが
できる。
Ｃ演算器において、８クロック目の各レジスタ部の値Ｘ
０8 〜Ｘ３１8 は、１クロック目の各レジスタ部の値Ｘ
０0 〜Ｘ３１0 と、これらの排他的論理和で表わすこと
ができる。例えば、Ｘ０8 について考えてみると、次式
で示すように、Ｘ０8 はＸ３１7 とＤ7 との排他的論理
和で表わすことができ、最終的には１クロック目のレジ
スタ値Ｘ２４0 ，Ｘ３０0 ，Ｄ1 を用いて表わすことが
できる。
【００２６】
【数１】 したがって、ＣＲＣ演算器Ｃ7 の構成は図２のようにな
る。ＣＲＣ演算器Ｃ7 は、このような処理をＸ０8 から
Ｘ３１8 まで行うことになる。
る。ＣＲＣ演算器Ｃ7 は、このような処理をＸ０8 から
Ｘ３１8 まで行うことになる。
【００２７】上記したのは送信動作においてＣＲＣ値を
求める場合であるが、受信ステーションで行うＣＲＣ値
による良否判定も同じ考え方で行うことができる。つま
り、データ入力毎に演算されたレジスタ値（Ｘ０0 〜Ｘ
３１0 で表されたもの）を判定多項式Ｃ（Ｘ）をもと
に、Ｃ（Ｘ）の係数が「０」の項は演算結果を反転し、
係数が「０」でない項はそのまま論理積をとることによ
り、結果が「１」であれば良、「０」であれば否となる
ような判定を行えばよい。以下に示すものが、判定多項
式Ｃ（Ｘ）である。
求める場合であるが、受信ステーションで行うＣＲＣ値
による良否判定も同じ考え方で行うことができる。つま
り、データ入力毎に演算されたレジスタ値（Ｘ０0 〜Ｘ
３１0 で表されたもの）を判定多項式Ｃ（Ｘ）をもと
に、Ｃ（Ｘ）の係数が「０」の項は演算結果を反転し、
係数が「０」でない項はそのまま論理積をとることによ
り、結果が「１」であれば良、「０」であれば否となる
ような判定を行えばよい。以下に示すものが、判定多項
式Ｃ（Ｘ）である。
【００２８】 Ｃ（Ｘ）＝Ｘ31＋Ｘ30＋Ｘ26＋Ｘ25＋Ｘ24＋Ｘ18＋Ｘ15＋Ｘ14＋Ｘ12 ＋Ｘ11＋Ｘ10＋Ｘ8 ＋Ｘ6 ＋Ｘ5 ＋Ｘ4 ＋Ｘ3 ＋Ｘ＋１ 上述した伝送装置によれば、伝送データをｎビット毎に
まとめて１クロックで演算できるので、ＣＲＣ演算処理
の速度が大幅に増大する。したがって、データ伝送の高
速化を図ることが可能になる。また、ＣＲＣ演算器の回
路素子にそれほど高速のものを用いなくとも、演算処理
速度は充分に速いものとなるので、コストダウンへの寄
与という副次的効果も期待できる。
まとめて１クロックで演算できるので、ＣＲＣ演算処理
の速度が大幅に増大する。したがって、データ伝送の高
速化を図ることが可能になる。また、ＣＲＣ演算器の回
路素子にそれほど高速のものを用いなくとも、演算処理
速度は充分に速いものとなるので、コストダウンへの寄
与という副次的効果も期待できる。
【００２９】なお、本発明に係るＣＲＣ演算装置は、送
信動作及び受信動作の場合の双方を兼用することが可能
であるが、いわゆるループ方式のデータ伝送システムで
は、自局送信中に自局データのループを一巡したデータ
の受信があり得るので、送信用，受信用にそれぞれ別個
のＣＲＣ演算装置を設けることが好ましい。
信動作及び受信動作の場合の双方を兼用することが可能
であるが、いわゆるループ方式のデータ伝送システムで
は、自局送信中に自局データのループを一巡したデータ
の受信があり得るので、送信用，受信用にそれぞれ別個
のＣＲＣ演算装置を設けることが好ましい。
【００３０】
【発明の効果】以上のように、本発明によれば、ｎビッ
トの伝送データを、データ保持機能を持たないｎ個のＣ
ＲＣ演算器が並列的に同時に入力し、この伝送データに
対するＣＲＣ演算を１クロックで行う構成としたので、
ＣＲＣ演算処理の速度を大幅に増大させることができ、
データ伝送の高速化を図ることが可能になる。
トの伝送データを、データ保持機能を持たないｎ個のＣ
ＲＣ演算器が並列的に同時に入力し、この伝送データに
対するＣＲＣ演算を１クロックで行う構成としたので、
ＣＲＣ演算処理の速度を大幅に増大させることができ、
データ伝送の高速化を図ることが可能になる。
【図１】本発明の実施例の概略構成を示すブロック図。
【図２】図１におけるＣＲＣ演算器Ｃ7 の構成を示すブ
ロック図。
ロック図。
【図３】図１の動作に関する説明図。
【図４】従来例及び本発明に係る装置の送信動作におけ
る概念的構成を示すブロック図。
る概念的構成を示すブロック図。
【図５】従来例及び本発明に係る装置の受信動作におけ
る概念的構成を示すブロック図。
る概念的構成を示すブロック図。
【図６】従来例に係る装置の具体的構成を示すブロック
図。
図。
【符号の説明】 １０１ 並列データ出力回路 １０２ ＣＲＣ演算回路 １０３ データ保持回路（シフトレジスタ回路） Ｃ0 〜Ｃ7 ＣＲＣ演算器 Ｄ0 〜Ｄ7 伝送データ
Claims (1)
- 【請求項１】与えられた伝送データに対するＣＲＣ演算
に基づいて、データ送信時には、このデータに誤り検出
用ＣＲＣ符号を付加して送信し、また、データ受信時に
は、このデータに付加されているＣＲＣ符号から、受信
したデータの誤りを検出することが可能なＣＲＣ演算装
置において、 ｎビットから成る前記伝送データの各ビット信号を、並
列で且つ同時に出力する並列データ出力回路と、 前記並列データ出力回路から出力される各ビット信号を
入力し且つデータ保持機能を持たない第１乃至第ｎのＣ
ＲＣ演算器により形成されており、しかも、第２以降の
各ＣＲＣ演算器は、それぞれの１つ前の番号に係るＣＲ
Ｃ演算器の演算結果を、それぞれに入力される前記ビッ
ト信号に基づいて変更するものであるＣＲＣ演算回路
と、 前記ＣＲＣ演算回路の第ｎのＣＲＣ演算器から出力され
る演算結果を保持するデータ保持回路と、 を備えたことを特徴とするＣＲＣ演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3535192A JPH05235905A (ja) | 1992-02-21 | 1992-02-21 | Ｃｒｃ演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3535192A JPH05235905A (ja) | 1992-02-21 | 1992-02-21 | Ｃｒｃ演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05235905A true JPH05235905A (ja) | 1993-09-10 |
Family
ID=12439448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3535192A Pending JPH05235905A (ja) | 1992-02-21 | 1992-02-21 | Ｃｒｃ演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05235905A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6599720B2 (en) | 1993-12-01 | 2003-07-29 | Marine Polymer Technologies | Methods for making poly-β-1→4-N-acetylglucosamine |
| US8858964B2 (en) | 2010-04-15 | 2014-10-14 | Marine Polymer Technologies, Inc. | Anti-bacterial applications of poly-N-acetylglucosamine nanofibers |
| US8871247B2 (en) | 2007-02-19 | 2014-10-28 | Marine Polymer Technologies, Inc. | Hemostatic compositions and therapeutic regimens |
| US10765698B2 (en) | 2011-04-15 | 2020-09-08 | Marine Polymer Technologies, Inc. | Treatment of disease with poly-N-acetylglucosamine nanofibers |
-
1992
- 1992-02-21 JP JP3535192A patent/JPH05235905A/ja active Pending
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6599720B2 (en) | 1993-12-01 | 2003-07-29 | Marine Polymer Technologies | Methods for making poly-β-1→4-N-acetylglucosamine |
| US6610668B2 (en) | 1993-12-01 | 2003-08-26 | Marine Polymers Technologies | Methods and compositions for poly-β-1→4-N-acetylglucosamine cell therapy system |
| US6630459B2 (en) | 1993-12-01 | 2003-10-07 | Marine Polymers Technologies | Pharmaceutical compositions comprising poly-β-1→4-N-acetylglucosamine |
| US6649599B2 (en) | 1993-12-01 | 2003-11-18 | Marine Polymer Technologies, Inc. | Methods and compositions for poly-β-1-4-N-acetylglucosamine cell therapy system |
| US6686342B2 (en) | 1993-12-01 | 2004-02-03 | Marine Polymer Technologies, Inc. | Bicompatible poly-β-1→4-N-acetylglucosamine |
| US6864245B2 (en) | 1993-12-01 | 2005-03-08 | Marine Polymer Technologies, Inc. | Biocompatible poly-β-1→4-N-acetylglucosamine |
| US9139664B2 (en) | 2007-02-19 | 2015-09-22 | Marine Polymer Technologies, Inc. | Hemostatic compositions and therapeutic regimens |
| US8871247B2 (en) | 2007-02-19 | 2014-10-28 | Marine Polymer Technologies, Inc. | Hemostatic compositions and therapeutic regimens |
| US9139663B2 (en) | 2007-02-19 | 2015-09-22 | Marine Polymer Technologies, Inc. | Hemostatic compositions and therapeutic regimens |
| US10383971B2 (en) | 2007-02-19 | 2019-08-20 | Marine Polymer Technologies, Inc. | Hemostatic compositions and therapeutic regimens |
| US8858964B2 (en) | 2010-04-15 | 2014-10-14 | Marine Polymer Technologies, Inc. | Anti-bacterial applications of poly-N-acetylglucosamine nanofibers |
| US9198928B2 (en) | 2010-04-15 | 2015-12-01 | Marine Polymer Technologies, Inc. | Anti-bacterial applications of poly-N-acetylglucosamine nanofibers |
| US9642871B2 (en) | 2010-04-15 | 2017-05-09 | Marine Polymer Technologies, Inc. | Anti-bacterial applications of poly-N-acetylglucosamine nanofibers |
| US10206938B2 (en) | 2010-04-15 | 2019-02-19 | Marine Polymer Technologies, Inc. | Anti-bacterial applications of poly-N-acetylglucosamine nanofibers |
| US10561677B2 (en) | 2010-04-15 | 2020-02-18 | Marine Polymer Technologies, Inc. | Anti-bacterial applications of poly-N-acetylglucosamine nanofibers |
| US10765698B2 (en) | 2011-04-15 | 2020-09-08 | Marine Polymer Technologies, Inc. | Treatment of disease with poly-N-acetylglucosamine nanofibers |
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