JPH0685629A - 一致検出回路 - Google Patents
一致検出回路Info
- Publication number
- JPH0685629A JPH0685629A JP26088992A JP26088992A JPH0685629A JP H0685629 A JPH0685629 A JP H0685629A JP 26088992 A JP26088992 A JP 26088992A JP 26088992 A JP26088992 A JP 26088992A JP H0685629 A JPH0685629 A JP H0685629A
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- Japan
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- circuit
- flip
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- flop circuit
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Abstract
(57)【要約】
【目的】 ２つのｎ（正整数）ビットシリアルデータの
一致／不一致をｎビットシリアルデータのままで判定で
きるようにして、回路規模の削減を図る。 【構成】 排他的論理和回路４は２つのｎビットシリア
ルデータの排他的論理和をとり、第１のＤ−フリップフ
ロップ（Ｆ／Ｆ）回路５は排他的論理和回路４の出力信
号をクロック信号に同期して保持する。ＲＳ−Ｆ／Ｆ回
路７は第１のＤ−Ｆ／Ｆ回路５の出力信号を入力してセ
ットし、第２のＤ−Ｆ／Ｆ回路８はＲＳ−Ｆ／Ｆ回路７
の出力信号をクロック入力Ｃに印加される信号に同期し
て保持する。制御回路６は、ｎビットシリアルデータの
先頭ビットに同期して立ち上がる第１制御信号を第１出
力Ｑ１から第２のＤ−Ｆ／Ｆ回路８のクロック入力Ｃに
出力し、第１制御信号の立上りの後に立ち上がる第２制
御信号を第２出力Ｑ２からＲＳ−Ｆ／Ｆ回路７のリセッ
ト入力Ｒに出力する。
一致／不一致をｎビットシリアルデータのままで判定で
きるようにして、回路規模の削減を図る。 【構成】 排他的論理和回路４は２つのｎビットシリア
ルデータの排他的論理和をとり、第１のＤ−フリップフ
ロップ（Ｆ／Ｆ）回路５は排他的論理和回路４の出力信
号をクロック信号に同期して保持する。ＲＳ−Ｆ／Ｆ回
路７は第１のＤ−Ｆ／Ｆ回路５の出力信号を入力してセ
ットし、第２のＤ−Ｆ／Ｆ回路８はＲＳ−Ｆ／Ｆ回路７
の出力信号をクロック入力Ｃに印加される信号に同期し
て保持する。制御回路６は、ｎビットシリアルデータの
先頭ビットに同期して立ち上がる第１制御信号を第１出
力Ｑ１から第２のＤ−Ｆ／Ｆ回路８のクロック入力Ｃに
出力し、第１制御信号の立上りの後に立ち上がる第２制
御信号を第２出力Ｑ２からＲＳ−Ｆ／Ｆ回路７のリセッ
ト入力Ｒに出力する。
Description
【０００１】
【産業上の利用分野】本発明は一致検出回路に関し、特
にｎ（正整数）ビットシリアルデータの一致検出回路に
関する。
にｎ（正整数）ビットシリアルデータの一致検出回路に
関する。
【０００２】
【従来の技術】従来、この種の一致検出回路では、図３
に示すように、入力端子１０および１１から入力される
２つのｎビットシリアルデータをｎビットシリアルイン
−パラレルアウトレジスタ回路１３および１４で入力端
子１２から入力されるクロック信号に同期して２つのｎ
ビットパラレルデータに変換し、これらをｎ分周回路１
５でｎ分周したクロック信号に同期してｎビットパラレ
ルレジスタ回路１６および１７で保持し、両ｎビットパ
ラレルレジスタ回路１６および１７の出力データをｎビ
ットパラレル一致検出回路１８で比較して一致／不一致
を検出する方法などが採られていた。
に示すように、入力端子１０および１１から入力される
２つのｎビットシリアルデータをｎビットシリアルイン
−パラレルアウトレジスタ回路１３および１４で入力端
子１２から入力されるクロック信号に同期して２つのｎ
ビットパラレルデータに変換し、これらをｎ分周回路１
５でｎ分周したクロック信号に同期してｎビットパラレ
ルレジスタ回路１６および１７で保持し、両ｎビットパ
ラレルレジスタ回路１６および１７の出力データをｎビ
ットパラレル一致検出回路１８で比較して一致／不一致
を検出する方法などが採られていた。
【０００３】
【発明が解決しようとする課題】上述した従来の一致検
出回路では、ｎビットシリアルデータをｎビットパラレ
ルデータに変換した後に一致／不一致を判定していたの
で、回路規模が増大するという問題点があった。
出回路では、ｎビットシリアルデータをｎビットパラレ
ルデータに変換した後に一致／不一致を判定していたの
で、回路規模が増大するという問題点があった。
【０００４】また、シリアルデータのビット数ｎが変更
された場合には、回路全体を組み直す必要があるという
問題点があった。
された場合には、回路全体を組み直す必要があるという
問題点があった。
【０００５】本発明の目的は、上述の点に鑑み、ｎビッ
トシリアルデータの一致／不一致をｎビットシリアルデ
ータのままで判定できるようにして、回路規模を大幅に
削減することができるとともに、シリアルデータのビッ
ト数ｎの変更にも容易に対応することができるようにし
た一致検出回路を提供することにある。
トシリアルデータの一致／不一致をｎビットシリアルデ
ータのままで判定できるようにして、回路規模を大幅に
削減することができるとともに、シリアルデータのビッ
ト数ｎの変更にも容易に対応することができるようにし
た一致検出回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明の一致検出回路
は、２つのｎ（正整数）ビットシリアルデータの排他的
論理和をとる排他的論理和回路と、この排他的論理和回
路の出力信号をクロック信号に同期して保持する第１の
Ｄ−フリップフロップ回路と、この第１のＤ−フリップ
フロップ回路の出力信号をセット入力に入力してセット
するＲＳ−フリップフロップ回路と、このＲＳ−フリッ
プフロップ回路の出力信号をクロック入力に印加される
信号に同期して保持する第２のＤ−フリップフロップ回
路と、ｎビットシリアルデータの先頭ビットに同期して
立ち上がる第１制御信号を第１出力から前記第２のＤ−
フリップフロップ回路のクロック入力に出力し、前記第
１制御信号の立上りの後に立ち上がり前記排他的論理和
回路の出力信号の２ビット目を前記第１のＤ−フリップ
フロップ回路に保持させるクロック信号が前記第１のＤ
−フリップフロップ回路のクロック入力に印加される前
に立ち下がる第２制御信号を第２出力から前記ＲＳ−フ
リップフロップ回路のリセット入力に出力する制御回路
とを有する。
は、２つのｎ（正整数）ビットシリアルデータの排他的
論理和をとる排他的論理和回路と、この排他的論理和回
路の出力信号をクロック信号に同期して保持する第１の
Ｄ−フリップフロップ回路と、この第１のＤ−フリップ
フロップ回路の出力信号をセット入力に入力してセット
するＲＳ−フリップフロップ回路と、このＲＳ−フリッ
プフロップ回路の出力信号をクロック入力に印加される
信号に同期して保持する第２のＤ−フリップフロップ回
路と、ｎビットシリアルデータの先頭ビットに同期して
立ち上がる第１制御信号を第１出力から前記第２のＤ−
フリップフロップ回路のクロック入力に出力し、前記第
１制御信号の立上りの後に立ち上がり前記排他的論理和
回路の出力信号の２ビット目を前記第１のＤ−フリップ
フロップ回路に保持させるクロック信号が前記第１のＤ
−フリップフロップ回路のクロック入力に印加される前
に立ち下がる第２制御信号を第２出力から前記ＲＳ−フ
リップフロップ回路のリセット入力に出力する制御回路
とを有する。
【０００７】
【作用】本発明の一致検出回路では、排他的論理和回路
が２つのｎ（正整数）ビットシリアルデータの排他的論
理和をとり、第１のＤ−フリップフロップ回路が排他的
論理和回路の出力信号をクロック信号に同期して保持
し、ＲＳ−フリップフロップ回路が第１のＤ−フリップ
フロップ回路の出力信号をセット入力に入力してセット
し、第２のＤ−フリップフロップ回路がＲＳ−フリップ
フロップ回路の出力信号をクロック入力に印加される信
号に同期して保持し、制御回路がｎビットシリアルデー
タの先頭ビットに同期して立ち上がる第１制御信号を第
１出力から第２のＤ−フリップフロップ回路のクロック
入力に出力し、第１制御信号の立上りの後に立ち上がり
排他的論理和回路の出力信号の２ビット目を第１のＤ−
フリップフロップ回路に保持させるクロック信号が第１
のＤ−フリップフロップ回路のクロック入力に印加され
る前に立ち下がる第２制御信号を第２出力からＲＳ−フ
リップフロップ回路のリセット入力に出力する。
が２つのｎ（正整数）ビットシリアルデータの排他的論
理和をとり、第１のＤ−フリップフロップ回路が排他的
論理和回路の出力信号をクロック信号に同期して保持
し、ＲＳ−フリップフロップ回路が第１のＤ−フリップ
フロップ回路の出力信号をセット入力に入力してセット
し、第２のＤ−フリップフロップ回路がＲＳ−フリップ
フロップ回路の出力信号をクロック入力に印加される信
号に同期して保持し、制御回路がｎビットシリアルデー
タの先頭ビットに同期して立ち上がる第１制御信号を第
１出力から第２のＤ−フリップフロップ回路のクロック
入力に出力し、第１制御信号の立上りの後に立ち上がり
排他的論理和回路の出力信号の２ビット目を第１のＤ−
フリップフロップ回路に保持させるクロック信号が第１
のＤ−フリップフロップ回路のクロック入力に印加され
る前に立ち下がる第２制御信号を第２出力からＲＳ−フ
リップフロップ回路のリセット入力に出力する。
【０００８】
【実施例】次に、本発明について図面を参照して詳細に
説明する。
説明する。
【０００９】図１は、本発明の一実施例に係る一致検出
回路の構成を示す回路ブロック図である。本実施例の一
致検出回路は、３つの入力端子１，２および３と、排他
的論理和回路４と、第１のＤ−フリップフロップ回路５
と、制御回路６と、ＲＳ−フリップフロップ回路７と、
第２のＤ−フリップフロップ回路８と、出力端子９とか
ら構成されている。
回路の構成を示す回路ブロック図である。本実施例の一
致検出回路は、３つの入力端子１，２および３と、排他
的論理和回路４と、第１のＤ−フリップフロップ回路５
と、制御回路６と、ＲＳ−フリップフロップ回路７と、
第２のＤ−フリップフロップ回路８と、出力端子９とか
ら構成されている。
【００１０】入力端子１および２は、２つのｎビットシ
リアルデータがそれぞれ入力される端子であり、排他的
論理和回路４の２つの入力にそれぞれ接続され、排他的
論理和回路４の出力は、第１のＤ−フリップフロップ回
路５のデータ入力Ｄに接続されている。
リアルデータがそれぞれ入力される端子であり、排他的
論理和回路４の２つの入力にそれぞれ接続され、排他的
論理和回路４の出力は、第１のＤ−フリップフロップ回
路５のデータ入力Ｄに接続されている。
【００１１】入力端子３は、クロック信号が入力される
端子であり、第１のＤ−フリップフロップ回路５のクロ
ック入力Ｃおよび制御回路６のクロック入力Ｃに接続さ
れている。
端子であり、第１のＤ−フリップフロップ回路５のクロ
ック入力Ｃおよび制御回路６のクロック入力Ｃに接続さ
れている。
【００１２】第１のＤ−フリップフロップ回路５の出力
Ｑは、ＲＳ−フリップフロップ回路７のセット入力Ｓに
接続されている。
Ｑは、ＲＳ−フリップフロップ回路７のセット入力Ｓに
接続されている。
【００１３】ＲＳ−フリップフロップ回路７のリセット
入力Ｒは、制御回路６の第２出力Ｑ２に接続され、ＲＳ
−フリップフロップ回路７の出力Ｑは、第２のＤ−フリ
ップフロップ回路８のデータ入力Ｄに接続されている。
入力Ｒは、制御回路６の第２出力Ｑ２に接続され、ＲＳ
−フリップフロップ回路７の出力Ｑは、第２のＤ−フリ
ップフロップ回路８のデータ入力Ｄに接続されている。
【００１４】第２のＤ−フリップフロップ回路８のクロ
ック入力Ｃは、制御回路６の第１出力Ｑ１に接続され、
第２のＤ−フリップフロップ回路８の出力Ｑは、出力端
子９に接続されている。
ック入力Ｃは、制御回路６の第１出力Ｑ１に接続され、
第２のＤ−フリップフロップ回路８の出力Ｑは、出力端
子９に接続されている。
【００１５】図２は、本実施例の一致検出回路において
４ビットシリアルデータを入力したときの一例を示すタ
イミングチャートである。図２を参照すると、制御回路
６の第１出力Ｑ１から出力される第１制御信号は、４ビ
ットシリアルデータの先頭ビットの入力時刻に同期して
立ち上がる半クロック長の信号であり、第２出力Ｑ２か
ら出力される第２制御信号は、第１制御信号の立ち下が
りに同期して立ち上がる半クロック長の信号である。
４ビットシリアルデータを入力したときの一例を示すタ
イミングチャートである。図２を参照すると、制御回路
６の第１出力Ｑ１から出力される第１制御信号は、４ビ
ットシリアルデータの先頭ビットの入力時刻に同期して
立ち上がる半クロック長の信号であり、第２出力Ｑ２か
ら出力される第２制御信号は、第１制御信号の立ち下が
りに同期して立ち上がる半クロック長の信号である。
【００１６】次に、このように構成された本実施例の一
致検出回路の動作について説明する。
致検出回路の動作について説明する。
【００１７】入力端子３よりクロック信号を与えられる
ごとに入力端子１および２から２つの４ビットシリアル
データがビット単位に入力される。
ごとに入力端子１および２から２つの４ビットシリアル
データがビット単位に入力される。
【００１８】排他的論理和回路４は、入力端子１および
２から入力された２つのビットを照合して、一致であれ
ば“０”、不一致であれば“１”を第１のＤ−フリップ
フロップ回路５のデータ入力Ｄに印加する。
２から入力された２つのビットを照合して、一致であれ
ば“０”、不一致であれば“１”を第１のＤ−フリップ
フロップ回路５のデータ入力Ｄに印加する。
【００１９】第１のＤ−フリップフロップ回路５は、デ
ータ入力Ｄに印加された排他的論理和回路４の出力信号
を入力端子３からクロック入力Ｃに入力されるクロック
信号に同期して保持し、出力ＱよりＲＳ−フリップフロ
ップ回路７のセット入力Ｓに印加する。
ータ入力Ｄに印加された排他的論理和回路４の出力信号
を入力端子３からクロック入力Ｃに入力されるクロック
信号に同期して保持し、出力ＱよりＲＳ−フリップフロ
ップ回路７のセット入力Ｓに印加する。
【００２０】ＲＳ−フリップフロップ回路７は、セット
入力Ｓに印加された信号を保持し、出力Ｑより第２のＤ
−フリップフロップ回路８のデータ入力Ｄに印加する。
入力Ｓに印加された信号を保持し、出力Ｑより第２のＤ
−フリップフロップ回路８のデータ入力Ｄに印加する。
【００２１】第２のＤ−フリップフロップ回路８は、４
ビットシリアルデータの先頭ビットの入力に同期して制
御回路６の第１出力Ｑ１から出力される第１制御信号に
より、その時刻のＲＳ−フリップフロップ回路７の出力
Ｑの値を４ビット幅で出力端子９に出力する。
ビットシリアルデータの先頭ビットの入力に同期して制
御回路６の第１出力Ｑ１から出力される第１制御信号に
より、その時刻のＲＳ−フリップフロップ回路７の出力
Ｑの値を４ビット幅で出力端子９に出力する。
【００２２】第２のＤ−フリップフロップ回路８が制御
回路６の第１出力Ｑ１から出力される第１制御信号を与
えられた後に、ＲＳ−フリップフロップ回路７は、制御
回路６の第２出力Ｑ２から出力される第２制御信号によ
り初期化され、次に入力される４ビットシリアルデータ
の一致／不一致の照合に備える。
回路６の第１出力Ｑ１から出力される第１制御信号を与
えられた後に、ＲＳ−フリップフロップ回路７は、制御
回路６の第２出力Ｑ２から出力される第２制御信号によ
り初期化され、次に入力される４ビットシリアルデータ
の一致／不一致の照合に備える。
【００２３】したがって、出力端子９の値は、２つの４
ビットシリアルデータの全ビットが一致していれば４ビ
ット幅で“０”、１ビットでも不一致であれば４ビット
幅で“１”となり、出力端子９の値を観測することによ
り２つの４ビットシリアルデータの一致／不一致を判定
することができる。
ビットシリアルデータの全ビットが一致していれば４ビ
ット幅で“０”、１ビットでも不一致であれば４ビット
幅で“１”となり、出力端子９の値を観測することによ
り２つの４ビットシリアルデータの一致／不一致を判定
することができる。
【００２４】なお、制御回路６の第１出力Ｑ１から出力
される第１制御信号は、４ビットシリアルデータの先頭
ビットの入力時刻に同期して立ち上がり、第２出力Ｑ２
から出力される第２制御信号は、第１制御信号の立上り
の後に立ち上がり第１制御信号の立上りから１クロック
半までの間に立ち下がるように出力されればよい。
される第１制御信号は、４ビットシリアルデータの先頭
ビットの入力時刻に同期して立ち上がり、第２出力Ｑ２
から出力される第２制御信号は、第１制御信号の立上り
の後に立ち上がり第１制御信号の立上りから１クロック
半までの間に立ち下がるように出力されればよい。
【００２５】
【発明の効果】以上説明したように本発明は、排他的論
理和回路，第１のＤ−フリップフロップ回路，ＲＳ−フ
リップフロップ回路，第２のＤ−フリップフロップ回路
および制御回路を用いて、ｎビットシリアルデータの一
致／不一致をｎビットシリアルデータのままで判定でき
るようにしたことにより、従来のｎビットシリアルデー
タをｎビットパラレルデータに変換した後に一致／不一
致を判定する場合に比べて、回路規模を大幅に削減する
ことができるという効果がある。
理和回路，第１のＤ−フリップフロップ回路，ＲＳ−フ
リップフロップ回路，第２のＤ−フリップフロップ回路
および制御回路を用いて、ｎビットシリアルデータの一
致／不一致をｎビットシリアルデータのままで判定でき
るようにしたことにより、従来のｎビットシリアルデー
タをｎビットパラレルデータに変換した後に一致／不一
致を判定する場合に比べて、回路規模を大幅に削減する
ことができるという効果がある。
【００２６】また、シリアルデータのビット数ｎの変更
に対しては、制御回路を変更すればすむので、きわめて
容易に対応することができるという効果がある。
に対しては、制御回路を変更すればすむので、きわめて
容易に対応することができるという効果がある。
【図１】本発明の一実施例に係る一致検出回路の構成を
示す回路ブロック図である。
示す回路ブロック図である。
【図２】本実施例の一致検出回路において４ビットシリ
アルデータを入力したときの一例を示すタイミングチャ
ートである。
アルデータを入力したときの一例を示すタイミングチャ
ートである。
【図３】従来の一致検出回路の一例を示す回路ブロック
図である。
図である。
１〜３ 入力端子 ４ 排他的論理和回路 ５ 第１のＤ−フリップフロップ回路 ６ 制御回路 ７ ＲＳ−フリップフロップ回路 ８ 第２のＤ−フリップフロップ回路 ９ 出力端子
Claims (1)
- 【請求項１】 ２つのｎ（正整数）ビットシリアルデー
タの排他的論理和をとる排他的論理和回路と、 この排他的論理和回路の出力信号をクロック信号に同期
して保持する第１のＤ−フリップフロップ回路と、 この第１のＤ−フリップフロップ回路の出力信号をセッ
ト入力に入力してセットするＲＳ−フリップフロップ回
路と、 このＲＳ−フリップフロップ回路の出力信号をクロック
入力に印加される信号に同期して保持する第２のＤ−フ
リップフロップ回路と、 ｎビットシリアルデータの先頭ビットに同期して立ち上
がる第１制御信号を第１出力から前記第２のＤ−フリッ
プフロップ回路のクロック入力に出力し、前記第１制御
信号の立上りの後に立ち上がり前記排他的論理和回路の
出力信号の２ビット目を前記第１のＤ−フリップフロッ
プ回路に保持させるクロック信号が前記第１のＤ−フリ
ップフロップ回路のクロック入力に印加される前に立ち
下がる第２制御信号を第２出力から前記ＲＳ−フリップ
フロップ回路のリセット入力に出力する制御回路とを有
することを特徴とする一致検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26088992A JPH0685629A (ja) | 1992-09-03 | 1992-09-03 | 一致検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26088992A JPH0685629A (ja) | 1992-09-03 | 1992-09-03 | 一致検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0685629A true JPH0685629A (ja) | 1994-03-25 |
Family
ID=17354162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26088992A Pending JPH0685629A (ja) | 1992-09-03 | 1992-09-03 | 一致検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685629A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100618686B1 (ko) * | 2000-10-24 | 2006-09-06 | 주식회사 하이닉스반도체 | 반도체 장치의 플립플롭 회로 |
-
1992
- 1992-09-03 JP JP26088992A patent/JPH0685629A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100618686B1 (ko) * | 2000-10-24 | 2006-09-06 | 주식회사 하이닉스반도체 | 반도체 장치의 플립플롭 회로 |
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