JPH0376331A - フレーム同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の概要］ 多ビットのフレーム同期信号を持つ受信信号に対するフ
レーム同期回路に関し、 多ビツト同期信号でも回路規模をそれ程増大させずにす
むフレーム同期回路を提供することを目的とし、 Ｋビット基本パターンのｎ同縁り返しで構成されるｎ×
Ｋビットのフレーム同期信号を持つデータ列に対しフレ
ーム同期をとる回路において、Ｋビット長のパターン検
出回路と、該データ列のクロックを１／Ｋに分周し、該
パターン検出回路の検出出力でリセットされる分周回路
と、該分周回路が出力を生じるとき該パターン検出回路
が検出出力を生じ、これがｎ回連続するとき出力を生し
るｎ回連続検出回路と、該クロックを計数してフレーム
タイミングを発生し、該ｎ回連続検出回路の出力でリセ
ットされるフレームタイミング発生回路とを備える構成
とする。

〔産業上の利用分野〕

本発明は、多ビットのフレーム同期信号を持つ受信信号
に対するフレーム同期回路に関する。

最近ＣＣＩＴＴよりＳＤＨと呼ぶ通信方式が提案されて
おり、この通信方式ではフレーム同期信号はｎ×Ｋビッ
トを持つ、即ちにビットのパターンのｎ回の繰り返しで
構成される。例えばＫは１６、ｎは最大１２である。

〔従来の技術） 従来のフレーム同期信号は上記ＳＤＲのそれに比べて遥
かに少数のビット（例えば１０ビツト）で構成され、従
ってＳＤＲのそれのような多ビットのフレーム同期信号
に対するフレーム同期回路を従来と同様の要領で構成す
ると、回路規模が大きくなってしまう。

第４図は従来方式でｎ×Ｋビットの同期信号に対するフ
レーム同期回路を構成した例を示し、１０はそのｎ×Ｋ
ビットの同期信号に対する同期信号検出回路、２０は該
検出回路が検出したフレーム同期信号で各種タイミング
信号を発生する回路である。検出回路１０は図示しない
がｎ×Ｋビットのシフトレジスタと、ｎ×Ｋ個の入力を
持つアンドゲートと、該シフトレジスタの各ビットとア
ンドゲートの各人力との間に挿入され、１１１１０１０
００００などのパターンを持つフレーム同期信号の’１
”ビットの所ではこれらを直結し、０”ビットの所では
反転して接続する回路で構成される。

従ってデータ人力りに受信データがビットシリアルで入
力し、上記シフトレジスタに逐次入り、ｎ×にビットの
フレーム同期信号が全部入力すると、−上記アンドゲー
トの全人力が°“ビ′になって該ゲートは“１”　（Ｈ
レベル）出力ＦＤを生じる。これが、フレーム同期信号
の検出信号である。

フレームタイミング発生回路２０は、例えばカウンタで
あり、受信データクロックＣＬＫを計数し、検出信号Ｆ
Ｄでリセットされて再び計数を開始する。受信信号はフ
レーム同期部とデータ部の繰り返しであり、上記制御で
フレームタイミング発生回路２０はフレーム同期信号の
終りでリセットされ、データ部を抽出するゲート信号、
フレーム同期部（制御データなども含む）を抽出するゲ
ート信号などを生じる。

この第４図はリセット型と呼ばれる回路であり、これに
対してシフト型と呼ばれる回路もある。これを第５図に
示す。この回路では、フレームタイミング発生回路２１
が受信データクロックＣＬＫを計数してフレーム同期信
号ＦＤａを出力し、この出力時に同期パターン検出回路
１０がフレーム同期を検出するとゲート３１の出力はＬ
、ゲート３２は開いていてクロックＣＬＫを通し、タイ
ミング発生回路２１は引続いてクロックを計数してフレ
ーム同期信号等を出力する。これは同期化している状態
である。

これに対してタイミング発生回路２１がフレーム同期信
号ＦＤａを出力するとき検出回路１０がフレーム同期を
検出しないと、ゲート３１の出力はＨ１ゲート３２は閉
じてクロックＣＬＫを通さない。従ってタイミング発生
回路２１の計数はｌクロック停止して、吹口のＦＤａ出
力は１クロック遅れることになる。このｌクロック遅れ
でもＦＤａ出力時にＦＤ小出力ないと再び１クロック遅
れ、以下同様で、逐にはＦＤａ出カ時にＦＤ出カがある
即ち同期化する。特開昭５６−１３４８６６の「フレー
ム同期回路」および特開昭５７−１５２２５５の「フＬ
／−ム同１１Ｊｉ装置」などもこのシフト型である。

〔発明が解決しようとする課題〕

これらリセット型、シフト型のいずれも、フレーム同期
のビット数が大になと回路構成が大になる。例えばに＝
１６、ｎ＝１２ならフレーム同期パターン検出回路は１
９２ビツトのシフトレジスタ、１９２人力のアンドゲー
ト、これらの間のインバータを要し、１０ビツトなどの
フレーム同期信号の場合に比べて大幅な回路規模の増大
である。

本発明はか＼る点を改善し、多ビツト同期信号でも回路
規模をそれ程増大させずにすむフレーム同期回路を提供
することを目的とするものである。

〔課題を解決するための手段〕

第１図に示すように本発明ではｎ×Ｋビットのフレーム
同期信号のにビット基本パターンに対するフレーム同期
パターン検出回路１１と、データ列（受信データ〉のク
ロックＣＬＫの１／に分周回路２３と、ｎ同連続検出回
路２２と、フレームタイミング発生回路２０でフレーム
同期回路を構成する。

ｎ同連続検出回路２２は、１／に分周回路２３が出力Ｓ
２を生じたときパターン検出回路１１が検出出力Ｓ、を
生じ、これがｎ回連続するとき出力Ｓ、を生じ、これは
フレームタイミング発生回路２０をリセットする。フレ
ームタイミング発生回路２０はクロックＣＬＫを計数し
てフレームタイミングを発生する。

〔作用〕

パターン検出回路１１はデータ人力りからビットシリア
ルで入力するデータ列を取込み、予め記憶しているにビ
ットフレーム同期パターンと一致すると検出出力Ｓ＋　
を生じる。また分周回路２３はクロックＣＬＫをｌ／Ｋ
に分周し、該クロックかに個入力する毎に出力Ｓ□を生
じる。分周回路２３はパターン検出回路１１の検出出力
Ｓ１でリセットされるので、もし入力データがフレーム
同期信号なら出力Ｓ、と３２の発生時点は同じであり、
かつそれがｎ回繰り返すことになる。検出回路２２はこ
れを検出し、出力Ｓ３を生じる。フレームタイミング発
生回路２０はクロックＣＬＫを計数してデータ部抽出用
ゲート信号などの各種タイミング信号を発生し、そして
」二記出力Ｓ３でリセットされるのでこのタイミング信
号はフレームに同期している。

この回路では同期パターン検出回路１１はにビットでよ
く、回路規模は小さくてよい。しかも０回連続検出でフ
レーム同期検出するから、データパターンをフレーム同
期パターンと誤認識する恐れは少なく、確実なフレーム
同期が可能である。

この発明の利点はｎが大きい程、大である。

〔実施例〕

Ｋビット基本パターンは繰り返し性がないので、０回連
続検出の手法はとれないが、分割して個々に検出するこ
とは可能である。例えばｍ分割して、ｍ個のＫ　／　ｍ
ビットシフトレジスタ、ｍ個のに／ｍ人カアンドゲート
、これらの間のインバータ、でｍ組の直列接続検出回路
を構成し、これらが同時に検出出力を生しるときにビ、
ント基本パターンが検出されたとする。この検出回路は
、複数のパターン用に切換えて、使用することもできる
。

第２図は低速動作可能にした例を示す。第１図ではパタ
ーン検出回路１Ｌフレームタイ嵩ング発生回路２０など
はデータクロックＣＬＫで動作する必要があり、該クロ
ックが高速の場合は廉価なＣＭＯ５などは使用できず、
ＴＴＬ、ＥＣＬなとの高価で消費電力も大きい素子を使
用する必要があるが、第２図ではこれを軽減することが
できる。

この第２図で１２は分配回路で、シリアル入力データ列
の各ビットを奇数番のものＤＩと偶数番のものＤ２に振
り分ける。Ｋビットパターン検出回路Ｉ２は、図示しな
いが奇数番データ列り、と偶数番データ列Ｄ２に対する
パターン検出口路を持ち、これらが共に検出出力を生じ
るときにビット基本パターンが検出されたとする。この
奇／偶数番用パターン検出回路はクロックＣＬＫのｌ／
２の周波数で動作するものでよい。

分周回路１３はクロックＣＬＫを１７２に分周し、分配
回路（直列−２ビット並列への変換回路）１２はこの分
周前、後のクロックで上記分配を行なう。本例ではフレ
ームタイミング発生回路２０も１／２分周クロックで動
作し、ｎ同連続検出回路２２は１／２分周クロックを更
にに／２分の１にする回路２４の出力とパターン検出回
路１２の出力とが同時に発生する回数がｎ同連続すると
きフレーム同期信号が検出されたとしてフレームタイミ
ング発生回路２０をリセットする。これでもフレーム同
期が得られ、パターン検出回路１２、フレームタイミン
グ発生回路２０などは低速分周クロックで動作すること
ができる。

シリアル入力データ列の各ビットを奇数番、偶数番の２
群に分ける代りに１，４，７．・・・・・・２゜５．８
．・・・・−・３，６，９．・・・・・・の３群に、更
には４ｆｆ、　　５群、・・・・・・に分けてクロック
ＣＬＫの１／３．１／４，１１５．・・・・・・分周出
力で動作させるようにすることも可能である。

第３図は第１図の具体例を示す。Ｋビットパターン検出
口路ｌｌはシフトレジスタｌｌａ、アンドゲートｌｌｃ
、これらを結ぶ導線またはインバータｆｌｂからなる。

本例ではに＝ｎ＝４としている。にビット基本パターン
が１０１０であると、導線及びインバータＩｌｂは図示
の如くであってよく、これで該パターン入力時にアンド
ゲートｌｌｃの出力Ｓ、はＨレベルになる。

１／に分周回路２３はフリップフロップ２３ａ。

２３ｂを２段縦続接続してなり、データクロックＣＬＫ
を１７４分周し、アンドゲートｌｌｃの出力ＳＩでリセ
ットされる。従ってにビット基本パターンの各到来タイ
ミングで分周回路２３の出力Ｓ２があり、このタイミン
グ毎にパターン検出回路１１の出力Ｓｔがあると、ｎ同
連続検出回路２２のｎビットシフトレジスタ２２ａには
、ＳＩをデータ、Ｓｔを取込みクロックとして図示のよ
うに１１１１が取込まれる。もし出力Ｓ２の発生タイミ
ンクで出力ＳＩがない（Ｌレベルである）と、シフトレ
ジスタ２２ａは１１０１などの如く０を含むものとなり
、アンドゲート２３ｂの出力はＬである。出力Ｓ、がｎ
同、本例では４回連続してあとシフトレジスタ２２の内
容は１１１１となり、アンドゲート２２ｂの出力Ｓ□は
■１となる。これはフレーム同期パターン検出出力であ
り、フレームタイミング発生回路２０をリセットする。

〔発明の効果〕

以上説明したように、本発明ではｎ×Ｋビットのフレー
ム同期１３号をにビットパターン検出回路どｎ同連続検
出回路で確実に検出することができ、回路規模の増大を
回避することができる。回路規模低減効果は繰り返し数
ｎが大なる程、著しい。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は低速動作素子を使用できるようにした本発明の
実施例を示すブロック図、 第３図は第１図の具体例を示すブロック図、第４図は従
来例１を示すブロック図、 第５図は従来例２を示すブロック図である。

Claims (1)

1. 【特許請求の範囲】 １、Ｋビット基本パターンのｎ回繰り返しで構成される
   ｎ×Ｋビットのフレーム同期信号を持つデータ列に対し
   フレーム同期をとる回路において、にビット長のパター
   ン検出回路（１１）と、該データ列のクロックを１／Ｋ
   に分周し、該パターン検出回路の検出出力でリセットさ
   れる分周回路（２３）と、 該分周回路が出力を生じるとき該パターン検出回路が検
   出出力を生じ、これがｎ回連続するとき出力を生じるｎ
   回連続検出回路（２２）と、該クロックを計数してフレ
   ームタイミングを発生し、該ｎ回連続検出回路の出力で
   リセットされるフレームタイミング発生回路とを備える
   ことを特徴とするフレーム同期回路。