JPH0851417A - ビット位相同期回路 - Google Patents
ビット位相同期回路Info
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- JPH0851417A JPH0851417A JP6202977A JP20297794A JPH0851417A JP H0851417 A JPH0851417 A JP H0851417A JP 6202977 A JP6202977 A JP 6202977A JP 20297794 A JP20297794 A JP 20297794A JP H0851417 A JPH0851417 A JP H0851417A
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- dff
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- clock
- signal
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
- H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 ２相クロックを用い、瞬時に同期確立でき
るようにしたビット位相同期回路を提供する。 【構成】 データ信号の変化点に正相クロックのエッ
ジが当たっているか否かを検出する。当たっていない場
合は正相クロックで、当たっている場合は逆相クロック
でデータ信号の真中でそのデータ信号の取り込みを行な
い、出力データとする。
るようにしたビット位相同期回路を提供する。 【構成】 データ信号の変化点に正相クロックのエッ
ジが当たっているか否かを検出する。当たっていない場
合は正相クロックで、当たっている場合は逆相クロック
でデータ信号の真中でそのデータ信号の取り込みを行な
い、出力データとする。
Description
【０００１】
【産業上の利用分野】本発明は、ビット位相同期回路に
係るものであって、特にシステムクロック（以下、クロ
ックと呼ぶ。）と受信データ信号との周波数が一致し、
またはクロックの周波数が受信データ信号の周波数の整
数倍でビット位相が任意な入力データ信号を扱う、デジ
タル伝送装置およびデジタル信号処理装置のために、入
力データ信号をクロックの位相に瞬時に同期して出力す
るビット位相同期回路に関するものである。
係るものであって、特にシステムクロック（以下、クロ
ックと呼ぶ。）と受信データ信号との周波数が一致し、
またはクロックの周波数が受信データ信号の周波数の整
数倍でビット位相が任意な入力データ信号を扱う、デジ
タル伝送装置およびデジタル信号処理装置のために、入
力データ信号をクロックの位相に瞬時に同期して出力す
るビット位相同期回路に関するものである。
【０００２】
【従来の技術】従来、この種のビット位相同期回路にお
いては、クロックまたはデータ信号を４相程度に多相化
し、これら多相のクロックまたはデータ信号を用いて、
Ｄ型フリップフロップ回路（以下、ＤＦＦ回路と呼
ぶ。）による信号の取り込みを行ない、そのＤＦＦ回路
の出力の比較結果をクロックまたはデータ信号の制御回
路に戻すことによって、クロックとデータ信号との最適
位相を決定する方式を採用している。
いては、クロックまたはデータ信号を４相程度に多相化
し、これら多相のクロックまたはデータ信号を用いて、
Ｄ型フリップフロップ回路（以下、ＤＦＦ回路と呼
ぶ。）による信号の取り込みを行ない、そのＤＦＦ回路
の出力の比較結果をクロックまたはデータ信号の制御回
路に戻すことによって、クロックとデータ信号との最適
位相を決定する方式を採用している。
【０００３】
【発明が解決しようとする課題】しかし、上記の従来の
ビット位相同期回路では、４相程度の信号を処理するた
めに回路規模が大きくなる、信号の周波数が高くなって
くると信号の遅延までも考慮して正確な４相の信号を得
ることが困難になる、この種の方式ではＤＦＦ回路の位
相余裕が最低でも１８０度以上あることが必要である、
４相の信号を用いて処理した比較結果を制御回路に戻し
てから位相調整をやり直すというフィードバックループ
を持つため同期確立に要する時間が長くなる、等の欠点
がある。
ビット位相同期回路では、４相程度の信号を処理するた
めに回路規模が大きくなる、信号の周波数が高くなって
くると信号の遅延までも考慮して正確な４相の信号を得
ることが困難になる、この種の方式ではＤＦＦ回路の位
相余裕が最低でも１８０度以上あることが必要である、
４相の信号を用いて処理した比較結果を制御回路に戻し
てから位相調整をやり直すというフィードバックループ
を持つため同期確立に要する時間が長くなる、等の欠点
がある。
【０００４】本発明はこのような点に鑑みてなされたも
のであって、その目的は、正相クロックおよび逆相クロ
ックの２相クロックで信号の処理を行ない、比較的小さ
な回路規模でＤＦＦ回路の位相余裕が１８０度以下であ
っても、瞬時に同期確立が可能となったビット位相同期
回路を提供することにある。
のであって、その目的は、正相クロックおよび逆相クロ
ックの２相クロックで信号の処理を行ない、比較的小さ
な回路規模でＤＦＦ回路の位相余裕が１８０度以下であ
っても、瞬時に同期確立が可能となったビット位相同期
回路を提供することにある。
【０００５】
【課題を解決するための手段】上記本発明の目的は、受
信データ信号を遅延させるための遅延回路と、前記受信
データ信号をクロックの正相で取り込む第１のＤＦＦ回
路と、前記遅延回路により遅延された前記受信データ信
号である遅延データ信号を前記クロックの正相で取り込
む第２のＤＦＦ回路と、前記受信データ信号を前記クロ
ックの逆相で取り込む第３のＤＦＦ回路と、前記第１の
ＤＦＦ回路と前記第２のＤＦＦ回路の出力結果の一致、
不一致を検出し、一致の場合と不一致の場合とに対応し
て異なる信号を出力する第１の不一致検出回路と、前記
不一致検出回路からの一致、不一致の出力信号に対応し
て、前記第１のＤＦＦ回路と前記第３のＤＦＦ回路の出
力のうちどちらかを選択し、または前記第２のＤＦＦ回
路と前記第３のＤＦＦ回路の出力のうちどちらかを選択
して出力する選択回路と、前記選択回路の出力を前記ク
ロックに同期させるための第４のＤＦＦ回路と、を具備
することを特徴とするビット位相同期回路によって達成
される。
信データ信号を遅延させるための遅延回路と、前記受信
データ信号をクロックの正相で取り込む第１のＤＦＦ回
路と、前記遅延回路により遅延された前記受信データ信
号である遅延データ信号を前記クロックの正相で取り込
む第２のＤＦＦ回路と、前記受信データ信号を前記クロ
ックの逆相で取り込む第３のＤＦＦ回路と、前記第１の
ＤＦＦ回路と前記第２のＤＦＦ回路の出力結果の一致、
不一致を検出し、一致の場合と不一致の場合とに対応し
て異なる信号を出力する第１の不一致検出回路と、前記
不一致検出回路からの一致、不一致の出力信号に対応し
て、前記第１のＤＦＦ回路と前記第３のＤＦＦ回路の出
力のうちどちらかを選択し、または前記第２のＤＦＦ回
路と前記第３のＤＦＦ回路の出力のうちどちらかを選択
して出力する選択回路と、前記選択回路の出力を前記ク
ロックに同期させるための第４のＤＦＦ回路と、を具備
することを特徴とするビット位相同期回路によって達成
される。
【０００６】本発明では、前記ビット位相同期回路に対
して、前記遅延データ信号を前記クロックの逆相で取り
込む第５のＤＦＦ回路と、前記第３のＤＦＦ回路と前記
第５のＤＦＦ回路の出力結果の一致、不一致を検出し、
一致の場合と不一致の場合とに対応して異なる信号を出
力する第２の不一致検出回路と、前記第１の不一致検出
回路と前記第２の不一致検出回路との出力結果の論理積
をとり、その結果をリセット信号として前記第１の不一
致検出回路および前記第２の不一致検出回路に戻す２入
力アンド回路と、を付加することができる。
して、前記遅延データ信号を前記クロックの逆相で取り
込む第５のＤＦＦ回路と、前記第３のＤＦＦ回路と前記
第５のＤＦＦ回路の出力結果の一致、不一致を検出し、
一致の場合と不一致の場合とに対応して異なる信号を出
力する第２の不一致検出回路と、前記第１の不一致検出
回路と前記第２の不一致検出回路との出力結果の論理積
をとり、その結果をリセット信号として前記第１の不一
致検出回路および前記第２の不一致検出回路に戻す２入
力アンド回路と、を付加することができる。
【０００７】また本発明では、前記第３のＤＦＦ回路、
または前記第５のＤＦＦ回路をトライステージＦＦ回路
に置き換えることができる。
または前記第５のＤＦＦ回路をトライステージＦＦ回路
に置き換えることができる。
【０００８】
【作用】本発明のビット位相同期回路は、データ信号と
それを若干遅延させたデータ信号を第１、第２のＤＦＦ
回路において正相クロックで取り出して、そのデータ信
号の変化点が正相クロックのエッジに当たっているか否
かを検出する。その検出結果が正相クロックのエッジに
当たっていないときは正相クロックでデータ信号を取り
だし、当たっているときは逆相クロックでデータ信号を
取り出す。これにより比較的小さいな回路規模で使用す
るＤＦＦ回路の位相余裕が１８０度以下であっても、瞬
時に同期を確立することができる。
それを若干遅延させたデータ信号を第１、第２のＤＦＦ
回路において正相クロックで取り出して、そのデータ信
号の変化点が正相クロックのエッジに当たっているか否
かを検出する。その検出結果が正相クロックのエッジに
当たっていないときは正相クロックでデータ信号を取り
だし、当たっているときは逆相クロックでデータ信号を
取り出す。これにより比較的小さいな回路規模で使用す
るＤＦＦ回路の位相余裕が１８０度以下であっても、瞬
時に同期を確立することができる。
【０００９】
【実施例】以下、本発明の実施例について説明する。図
１は本発明のビット位相同期回路の第１の実施例を示す
ブロック図である。
１は本発明のビット位相同期回路の第１の実施例を示す
ブロック図である。
【００１０】入力データ信号端子１から入ったデータ信
号Ｄ０は、遅延回路３とＤＦＦ回路４（第１のＤＦＦ回
路）に入力する。遅延回路３を通った入力データ信号Ｄ
１はさらにＤＦＦ回路５（第２のＤＦＦ回路）に入力す
る。ここで、ＤＦＦ回路４、５はクロック入力端子２か
ら入った正相クロックＣＫでデータの取り込みを行な
う。遅延回路３の遅延量には精度は要求されないが、目
安としてデータ周期の２０％程度としておく。また、Ｄ
ＦＦ回路６（第３のＤＦＦ回路）にもデータ信号Ｄ０が
入力し、インバータ回路７で得られた逆相クロックＣＫ
Ｂでデータの取り込みが行なわれる。
号Ｄ０は、遅延回路３とＤＦＦ回路４（第１のＤＦＦ回
路）に入力する。遅延回路３を通った入力データ信号Ｄ
１はさらにＤＦＦ回路５（第２のＤＦＦ回路）に入力す
る。ここで、ＤＦＦ回路４、５はクロック入力端子２か
ら入った正相クロックＣＫでデータの取り込みを行な
う。遅延回路３の遅延量には精度は要求されないが、目
安としてデータ周期の２０％程度としておく。また、Ｄ
ＦＦ回路６（第３のＤＦＦ回路）にもデータ信号Ｄ０が
入力し、インバータ回路７で得られた逆相クロックＣＫ
Ｂでデータの取り込みが行なわれる。
【００１１】いま、ＤＦＦ回路４の出力信号ＤＦ２とＤ
ＦＦ回路５の出力信号ＤＦ１とを排他的論理和回路８で
比較すると、データ信号Ｄ０の変化点に正相クロックＣ
Ｋのエッジが無い場合には出力信号ＤＦ１、ＤＦ２の論
理は同じであるため、排他的論理和回路８の出力信号Ｅ
Ｘ１は「０」（＝一致）となる。
ＦＦ回路５の出力信号ＤＦ１とを排他的論理和回路８で
比較すると、データ信号Ｄ０の変化点に正相クロックＣ
Ｋのエッジが無い場合には出力信号ＤＦ１、ＤＦ２の論
理は同じであるため、排他的論理和回路８の出力信号Ｅ
Ｘ１は「０」（＝一致）となる。
【００１２】一方、データ信号Ｄ０の変化点に正相クロ
ックＣＫのエッジがある場合には、出力信号ＤＦ１、Ｄ
Ｆ２は異なった論理となっているため、排他的論理和回
路８の出力信号ＥＸ１は必ず「１」（＝不一致）となる
場合がある。
ックＣＫのエッジがある場合には、出力信号ＤＦ１、Ｄ
Ｆ２は異なった論理となっているため、排他的論理和回
路８の出力信号ＥＸ１は必ず「１」（＝不一致）となる
場合がある。
【００１３】ここで、排他的論理和回路８の後に続くホ
ールド回路９は、出力信号ＥＸ１に例えスパイク状の波
形であっても一瞬でも「１」が立てばそれを保持する。
その後段のセレクタ回路１０にはＤＦＦ回路５の出力信
号ＤＦ１がデータ信号として入力し、セレクタ信号とし
てホールド回路９の出力信号Ｓ１が入力する。以上の排
他的論理和回路８とホールド回路９は、第１の不一致検
出回路を構成する。
ールド回路９は、出力信号ＥＸ１に例えスパイク状の波
形であっても一瞬でも「１」が立てばそれを保持する。
その後段のセレクタ回路１０にはＤＦＦ回路５の出力信
号ＤＦ１がデータ信号として入力し、セレクタ信号とし
てホールド回路９の出力信号Ｓ１が入力する。以上の排
他的論理和回路８とホールド回路９は、第１の不一致検
出回路を構成する。
【００１４】このセレクタ回路１０の出力信号ＳＬ１
は、セレクタ信号Ｓ１が「１」の場合は「１」固定の信
号を出力し、「０」の場合には信号ＤＦ１をそのまま通
過させる。
は、セレクタ信号Ｓ１が「１」の場合は「１」固定の信
号を出力し、「０」の場合には信号ＤＦ１をそのまま通
過させる。
【００１５】他方のセレクタ回路１１のセレクタ信号Ｓ
２は、上記セレクタ信号Ｓ１をインバータ回路１２を通
じてその「１」、「０」を逆転させたものであり、これ
によってセレクタ回路１０と同様にセレクタ回路１１の
出力信号ＳＬ２は、信号Ｓ２が「１」の場合に「１」固
定の信号を出力し、「０」の場合にＤＦＦ回路６の出力
信号ＤＦ３をそのまま通過させる。
２は、上記セレクタ信号Ｓ１をインバータ回路１２を通
じてその「１」、「０」を逆転させたものであり、これ
によってセレクタ回路１０と同様にセレクタ回路１１の
出力信号ＳＬ２は、信号Ｓ２が「１」の場合に「１」固
定の信号を出力し、「０」の場合にＤＦＦ回路６の出力
信号ＤＦ３をそのまま通過させる。
【００１６】以上により、セレクタ回路１０の出力信号
ＳＬ１はデータ信号Ｄ０のエッジが正相クロックＣＫの
エッジに当たっている場合には「１」固定である。この
ときはセレクタ回路１１の出力信号ＳＬ２は信号ＤＦ３
となっており、この信号ＤＦ３はデータ信号Ｄ０のほぼ
中央で逆相クロックＣＫＢによって取り込まれた信号と
なっている。
ＳＬ１はデータ信号Ｄ０のエッジが正相クロックＣＫの
エッジに当たっている場合には「１」固定である。この
ときはセレクタ回路１１の出力信号ＳＬ２は信号ＤＦ３
となっており、この信号ＤＦ３はデータ信号Ｄ０のほぼ
中央で逆相クロックＣＫＢによって取り込まれた信号と
なっている。
【００１７】上記と逆に、セレクタ回路１１の出力信号
ＳＬ２はデータ信号Ｄ０の中央付近がクロックＣＫのエ
ッジに当たっている場合には「１」固定であり、このと
きはセレクタ回路１０の出力信号ＳＬ１は信号ＤＦ１と
なっており、この信号ＤＦ１はデータ信号Ｄ０のほぼ中
央で正相クロックＣＫによって取り込まれた信号となっ
ている。
ＳＬ２はデータ信号Ｄ０の中央付近がクロックＣＫのエ
ッジに当たっている場合には「１」固定であり、このと
きはセレクタ回路１０の出力信号ＳＬ１は信号ＤＦ１と
なっており、この信号ＤＦ１はデータ信号Ｄ０のほぼ中
央で正相クロックＣＫによって取り込まれた信号となっ
ている。
【００１８】従って、アンド回路１３によって信号ＳＬ
１および信号ＳＬ２の論理積をとれば、データＤ０の変
化点が正相クロックまたは逆相クロックのエッジに当た
っている場合のデータを除去して、常にデータ信号Ｄ０
のほぼ中央で正相クロックまたは逆相クロックによって
取り込まれた信号Ａ１を出力させることができる。
１および信号ＳＬ２の論理積をとれば、データＤ０の変
化点が正相クロックまたは逆相クロックのエッジに当た
っている場合のデータを除去して、常にデータ信号Ｄ０
のほぼ中央で正相クロックまたは逆相クロックによって
取り込まれた信号Ａ１を出力させることができる。
【００１９】以上のように、セレクタ回路１０、１１、
インバータ回路１２、アンド回路１３等からなる回路
は、ホールド回路９の出力に応じて、ＤＦＦ回路５また
はＤＦＦ回路６の出力信号のうちの一方の信号を択一的
に選択して出力する選択回路を構成する。
インバータ回路１２、アンド回路１３等からなる回路
は、ホールド回路９の出力に応じて、ＤＦＦ回路５また
はＤＦＦ回路６の出力信号のうちの一方の信号を択一的
に選択して出力する選択回路を構成する。
【００２０】そして、リタイミング用のＤＦＦ回路１４
（第４のＤＦＦ回路）によって正相クロックＣＫに同期
させたデータ信号を出力端子１７に取り出すことができ
る。このとき、正相クロックＣＫで取り込んだデータ信
号ＤＦ１と逆相クロックＣＫＢで取り込んだＤＦ３とで
半クロック周期分遅延が異なるため、アンド回路１３に
入る前に信号ＤＦ１側に遅延回路１５を設けて、ＤＦＦ
回路１４での処理と正相クロックＣＫとの位相関係を揃
えるようにしておくようにする。また、信号Ａ１とリタ
イミングの正相クロックＣＫとの位相関係が良くない場
合には、アンド回路１３とＤＦＦ回路１４との間に遅延
回路１６を設けて、両者の位相関係を最適化する。
（第４のＤＦＦ回路）によって正相クロックＣＫに同期
させたデータ信号を出力端子１７に取り出すことができ
る。このとき、正相クロックＣＫで取り込んだデータ信
号ＤＦ１と逆相クロックＣＫＢで取り込んだＤＦ３とで
半クロック周期分遅延が異なるため、アンド回路１３に
入る前に信号ＤＦ１側に遅延回路１５を設けて、ＤＦＦ
回路１４での処理と正相クロックＣＫとの位相関係を揃
えるようにしておくようにする。また、信号Ａ１とリタ
イミングの正相クロックＣＫとの位相関係が良くない場
合には、アンド回路１３とＤＦＦ回路１４との間に遅延
回路１６を設けて、両者の位相関係を最適化する。
【００２１】図２、図３は図１のビット位相同期回路の
主要点における信号のタイミングチャートである。ま
ず、図２はケース１の場合、すなわち、正相クロックＣ
Ｋのエッジがデータ信号Ｄ０の変化点にかかっていない
場合を示す。このとき、排他的論理和回路８の出力信号
ＥＸ１は「０」であり、信号Ｓ１も「０」である。従っ
て、信号ＳＬ１として、正相クロックＣＫによって取り
込まれたデータがセレタク回路１０から出力される。こ
のとき、信号ＳＬ２は「１」固定であるから、Ａ１＝Ｓ
Ｌ１である。
主要点における信号のタイミングチャートである。ま
ず、図２はケース１の場合、すなわち、正相クロックＣ
Ｋのエッジがデータ信号Ｄ０の変化点にかかっていない
場合を示す。このとき、排他的論理和回路８の出力信号
ＥＸ１は「０」であり、信号Ｓ１も「０」である。従っ
て、信号ＳＬ１として、正相クロックＣＫによって取り
込まれたデータがセレタク回路１０から出力される。こ
のとき、信号ＳＬ２は「１」固定であるから、Ａ１＝Ｓ
Ｌ１である。
【００２２】次に図３はケース２の場合、すなわち、正
相クロックＣＫのエッジがデータ信号Ｄ０のエッジ付近
である場合を示す。この場合は、必ず信号ＤＦ１とＤＦ
２の出力波形には不一致が起こるため、信号Ｓ１は必ず
「１」になる。従って、信号ＳＬ１は「１」固定であ
る。一方、正相クロックＣＫのエッジがデータＤ０の変
化点にあるということは、逆相クロックＣＫＢのエッジ
は、データ信号Ｄ０の真中付近にあることである。従っ
て、信号ＳＬ２として逆相クロックＣＫＢによって取り
込まれたデータが出力される。このとき、信号ＳＬ１は
「１」固定であるから、Ａ１＝ＳＬ２である。
相クロックＣＫのエッジがデータ信号Ｄ０のエッジ付近
である場合を示す。この場合は、必ず信号ＤＦ１とＤＦ
２の出力波形には不一致が起こるため、信号Ｓ１は必ず
「１」になる。従って、信号ＳＬ１は「１」固定であ
る。一方、正相クロックＣＫのエッジがデータＤ０の変
化点にあるということは、逆相クロックＣＫＢのエッジ
は、データ信号Ｄ０の真中付近にあることである。従っ
て、信号ＳＬ２として逆相クロックＣＫＢによって取り
込まれたデータが出力される。このとき、信号ＳＬ１は
「１」固定であるから、Ａ１＝ＳＬ２である。
【００２３】このように、データ信号と正相クロックと
の位相関係がいかなる場合であっても、最適位相のとこ
ろでデータ信号の取り込みを行なうことが可能であり、
見かけ上の位相余裕は３６０度とすることができる。
の位相関係がいかなる場合であっても、最適位相のとこ
ろでデータ信号の取り込みを行なうことが可能であり、
見かけ上の位相余裕は３６０度とすることができる。
【００２４】なお、この第１実施例において、ホールド
回路９の初期状態および動作中の状態を制御する必要が
ある場合には、ホールド回路９にリセット信号端子およ
び制御信号端子を設ける。
回路９の初期状態および動作中の状態を制御する必要が
ある場合には、ホールド回路９にリセット信号端子およ
び制御信号端子を設ける。
【００２５】また、ここでは信号ＳＬ１とＳＬ２につい
てアンド回路１３を用いてその論理積をとっているが、
データ信号の変化点が正相クロックのエッジに当たって
いるときのセレクタ回路１０、１１の固定出力信号を
「０」としておけば、アンド回路１３の代わりに、オア
回路を用いて論理和をとり、データ信号の変化点が正相
クロックのエッジに当たっている場合のデータを除去し
て、常にデータ信号のほぼ中央で正相または逆相のクロ
ックによって取り込まれた信号Ａ１を出力することがで
きる。
てアンド回路１３を用いてその論理積をとっているが、
データ信号の変化点が正相クロックのエッジに当たって
いるときのセレクタ回路１０、１１の固定出力信号を
「０」としておけば、アンド回路１３の代わりに、オア
回路を用いて論理和をとり、データ信号の変化点が正相
クロックのエッジに当たっている場合のデータを除去し
て、常にデータ信号のほぼ中央で正相または逆相のクロ
ックによって取り込まれた信号Ａ１を出力することがで
きる。
【００２６】また、上記の実施例では、セレクタ回路１
０のデータ端子ＤにはＤＦＦ回路５の出力ＤＦ１を入力
しているが、ＤＦＦ回路４の出力ＤＦ２を入力しても、
以上説明した動作は同じである。
０のデータ端子ＤにはＤＦＦ回路５の出力ＤＦ１を入力
しているが、ＤＦＦ回路４の出力ＤＦ２を入力しても、
以上説明した動作は同じである。
【００２７】ところで、データ信号Ｄ０の変化点が正相
クロックＣＫのエッジに当たっている場合には逆相クロ
ックＣＫＢのエッジは必ずそのデータ信号Ｄ０の真中付
近にきているので、上記第１実施例では、データ信号Ｄ
０の変化点と正相クロックＣＫのエッジの位相関係のみ
の検出を行なった。そして、入力データＤ０とクロック
との位相関係が時間的に変化しない場合は、これで同期
が確定する。しかしながら、時間と共にクロックとデー
タ信号Ｄ０との位相関係が変化する場合には、これでは
不十分である。
クロックＣＫのエッジに当たっている場合には逆相クロ
ックＣＫＢのエッジは必ずそのデータ信号Ｄ０の真中付
近にきているので、上記第１実施例では、データ信号Ｄ
０の変化点と正相クロックＣＫのエッジの位相関係のみ
の検出を行なった。そして、入力データＤ０とクロック
との位相関係が時間的に変化しない場合は、これで同期
が確定する。しかしながら、時間と共にクロックとデー
タ信号Ｄ０との位相関係が変化する場合には、これでは
不十分である。
【００２８】図４はこれに対処すべく構成した第２実施
例のビット位相同期回路を示すブロック図である。図１
に示したものと同一のものは同一の符号を付している。
ここでは、前述のＤＦＦ回路６、新たに設けたＤＦＦ回
路１８（第５のＤＦＦ回路）、新たに設けた排他的論理
和回路１９によって、逆相クッロクＣＫＢのエッジがデ
ータ信号Ｄ０の変化点に当たっている場合を検出してい
る。また、この排他的論理和回路１９の出力信号ＥＸ２
を保持するホールド回路２０を新たに設ける。以上の排
他的論理和回路１９とホールド回路２０は第２の不一致
検出回路を構成する。
例のビット位相同期回路を示すブロック図である。図１
に示したものと同一のものは同一の符号を付している。
ここでは、前述のＤＦＦ回路６、新たに設けたＤＦＦ回
路１８（第５のＤＦＦ回路）、新たに設けた排他的論理
和回路１９によって、逆相クッロクＣＫＢのエッジがデ
ータ信号Ｄ０の変化点に当たっている場合を検出してい
る。また、この排他的論理和回路１９の出力信号ＥＸ２
を保持するホールド回路２０を新たに設ける。以上の排
他的論理和回路１９とホールド回路２０は第２の不一致
検出回路を構成する。
【００２９】そして、ホールド回路２０と前述のホール
ド回路９の出力信号Ｓ３、Ｓ１の論理積を新たに設けた
アンド回路２１でとり、この結果をリセット信号ＲＳＴ
としてホールド回路９、２０に戻して、両ホールド回路
９、２０を初期状態に戻すようにしている。このホール
ド回路９、２０は初期状態でその出力信号Ｓ１、Ｓ３が
「０」である。
ド回路９の出力信号Ｓ３、Ｓ１の論理積を新たに設けた
アンド回路２１でとり、この結果をリセット信号ＲＳＴ
としてホールド回路９、２０に戻して、両ホールド回路
９、２０を初期状態に戻すようにしている。このホール
ド回路９、２０は初期状態でその出力信号Ｓ１、Ｓ３が
「０」である。
【００３０】正相クロックＣＫ、逆相クロックＣＫＢお
よびデータ信号Ｄ０の位相関係から、信号Ｓ１、Ｓ３が
ともに「１」になって両方のホールド回路９、２０がリ
セットされたとき、必ず信号Ｓ１又はＳ３は「０」にな
る。従って、リセット信号ＲＳＴはパルス状となる。こ
れによって、時間とともにクロックとデータ信号との位
相関係が変化していった場合にも、ビット位相同期が可
能となる。
よびデータ信号Ｄ０の位相関係から、信号Ｓ１、Ｓ３が
ともに「１」になって両方のホールド回路９、２０がリ
セットされたとき、必ず信号Ｓ１又はＳ３は「０」にな
る。従って、リセット信号ＲＳＴはパルス状となる。こ
れによって、時間とともにクロックとデータ信号との位
相関係が変化していった場合にも、ビット位相同期が可
能となる。
【００３１】図５は図４に示したビット位相同期回路の
主要点における信号のタイミングチャートである。図５
ではＡ点までは、データ信号Ｄ０の変化点に正相クロッ
クＣＫのエッジが当たっており、そこまでは信号Ｓ１は
「１」であり、信号ＳＬ２が出力されている。そして、
Ａ点からはデータ信号Ｄ０の変化点に逆相クロックＣＫ
Ｂのエッジが当たっており、信号Ｓ３も信号Ｓ１も一瞬
「１」となる。そのときは、データ信号Ｄ０と正相クロ
ックＣＫとの位相関係はよくなっているはずなので、信
号Ｓ１は「０」になる。従って、リセット信号ＲＳＴは
パルス状の信号となる。これによって、リセット信号Ｒ
ＳＴが入った後は、信号ＳＬ１が出力されることにな
る。このように、データ信号Ｄ０とクロックとの位相関
係が時間とともに連続的に変化しても、瞬時のビット位
相同期が可能となる。
主要点における信号のタイミングチャートである。図５
ではＡ点までは、データ信号Ｄ０の変化点に正相クロッ
クＣＫのエッジが当たっており、そこまでは信号Ｓ１は
「１」であり、信号ＳＬ２が出力されている。そして、
Ａ点からはデータ信号Ｄ０の変化点に逆相クロックＣＫ
Ｂのエッジが当たっており、信号Ｓ３も信号Ｓ１も一瞬
「１」となる。そのときは、データ信号Ｄ０と正相クロ
ックＣＫとの位相関係はよくなっているはずなので、信
号Ｓ１は「０」になる。従って、リセット信号ＲＳＴは
パルス状の信号となる。これによって、リセット信号Ｒ
ＳＴが入った後は、信号ＳＬ１が出力されることにな
る。このように、データ信号Ｄ０とクロックとの位相関
係が時間とともに連続的に変化しても、瞬時のビット位
相同期が可能となる。
【００３２】なお、図１に示した第１実施例のビット位
相同期回路のＤＦＦ回路６、あるいは図４に示した第２
実施例のビット位相同期回路のＤＦＦ回路６およびＤＦ
Ｆ回路１８は、これをトライステージＦＦ回路に置換す
ることにより、逆相クロックＣＫＢで取り出すデータ信
号を移相させることできるので、遅延回路１５を省略す
ることができる。
相同期回路のＤＦＦ回路６、あるいは図４に示した第２
実施例のビット位相同期回路のＤＦＦ回路６およびＤＦ
Ｆ回路１８は、これをトライステージＦＦ回路に置換す
ることにより、逆相クロックＣＫＢで取り出すデータ信
号を移相させることできるので、遅延回路１５を省略す
ることができる。
【００３３】
【発明の効果】以上説明したように、本発明のビット位
相同期回路は、データ信号の変化点に正相クロックのエ
ッジが当たっているか否かを検出し、当たっていない場
合は正相クロックを用いてデータの真中でその取り込み
を行ない、エッジに当たっている場合には、位相が正相
クロックの半周期ずれた逆相クロックを用いてデータの
真中でその取り込みを行なうため、正相クロックで取り
込んだデータと逆相クロックで取り込んだデータとの二
者択一となり、ＤＦＦ回路の位相余裕が１８０度以下で
あっても瞬時にビット位相同期を確立し、システムクロ
ックに同期させたデータ信号信号出力することが可能と
なり、多相のデータ信号またはクロックを取り扱わず、
同期確立のメカニズムが簡単で速いという利点を有す
る。
相同期回路は、データ信号の変化点に正相クロックのエ
ッジが当たっているか否かを検出し、当たっていない場
合は正相クロックを用いてデータの真中でその取り込み
を行ない、エッジに当たっている場合には、位相が正相
クロックの半周期ずれた逆相クロックを用いてデータの
真中でその取り込みを行なうため、正相クロックで取り
込んだデータと逆相クロックで取り込んだデータとの二
者択一となり、ＤＦＦ回路の位相余裕が１８０度以下で
あっても瞬時にビット位相同期を確立し、システムクロ
ックに同期させたデータ信号信号出力することが可能と
なり、多相のデータ信号またはクロックを取り扱わず、
同期確立のメカニズムが簡単で速いという利点を有す
る。
【００３４】また、データ信号の変化点と正相クロック
および逆相クロック両方のエッジとの位相関係を検知す
ることによって、時間とともにデータ信号とクロックと
の位相関係が変化していった場合についても、瞬時のビ
ット位相同期が可能となるという利点も有する。
および逆相クロック両方のエッジとの位相関係を検知す
ることによって、時間とともにデータ信号とクロックと
の位相関係が変化していった場合についても、瞬時のビ
ット位相同期が可能となるという利点も有する。
【図１】 本発明のビット位相同期回路の第１実施例の
ブロック図である。
ブロック図である。
【図２】 図１に示したビット位相同期回路のケース１
のタイミングチャートである。
のタイミングチャートである。
【図３】 図１に示したビット位相同期回路のケース２
のタイミングチャートである。
のタイミングチャートである。
【図４】 本発明のビット位相同期回路の第２実施例の
ブロック図である。
ブロック図である。
【図５】 図４に示したビット位相同期回路のタイミン
グチャートである。
グチャートである。
１：データ入力端子、２：クロック入力端子、３：遅延
回路、４〜６：ＤＦＦ回路、７：インバータ回路、８：
排他的論理和回路、９：ホールド回路、１０、１１：セ
レクタ回路、１２：インバータ回路、１３：アンド回
路、１４：ＤＦＦ回路、１５、１６：遅延回路、１７：
出力端子、１８：ＤＦＦ回路、１９：排他的論理和回
路、２０：ホールド回路、２１：アンド回路。
回路、４〜６：ＤＦＦ回路、７：インバータ回路、８：
排他的論理和回路、９：ホールド回路、１０、１１：セ
レクタ回路、１２：インバータ回路、１３：アンド回
路、１４：ＤＦＦ回路、１５、１６：遅延回路、１７：
出力端子、１８：ＤＦＦ回路、１９：排他的論理和回
路、２０：ホールド回路、２１：アンド回路。
Claims (3)
- 【請求項１】受信データ信号を遅延させるための遅延回
路と、 前記受信データ信号をクロックの正相で取り込む第１の
ＤＦＦ回路と、 前記遅延回路により遅延された前記受信データ信号であ
る遅延データ信号を前記クロックの正相で取り込む第２
のＤＦＦ回路と、 前記受信データ信号を前記クロックの逆相で取り込む第
３のＤＦＦ回路と、 前記第１のＤＦＦ回路と前記第２のＤＦＦ回路の出力結
果の一致、不一致を検出し、一致の場合と不一致の場合
とに対応して異なる信号を出力する第１の不一致検出回
路と、 前記不一致検出回路からの一致、不一致の出力信号に対
応して、前記第１のＤＦＦ回路と前記第３のＤＦＦ回路
の出力のうちどちらかを選択し、または前記第２のＤＦ
Ｆ回路と前記第３のＤＦＦ回路の出力のうちどちらかを
選択して出力する選択回路と、 前記選択回路の出力を前記クロックに同期させるための
第４のＤＦＦ回路と、 を具備することを特徴とするビット位相同期回路。 - 【請求項２】前記請求項１のビット位相同期回路に対し
て、 前記遅延データ信号を前記クロックの逆相で取り込む第
５のＤＦＦ回路と、 前記第３のＤＦＦ回路と前記第５のＤＦＦ回路の出力結
果の一致、不一致を検出し、一致の場合と不一致の場合
とに対応して異なる信号を出力する第２の不一致検出回
路と、 前記第１の不一致検出回路と前記第２の不一致検出回路
との出力結果の論理積をとり、その結果をリセット信号
として前記第１の不一致検出回路および前記第２の不一
致検出回路に戻す２入力アンド回路と、 を付加したことを特徴とするビット位相同期回路。 - 【請求項３】前記請求項１における前記第３のＤＦＦ回
路、または前記請求項２における前記第３のＤＦＦ回路
および前記第５のＤＦＦ回路をトライステージＦＦ回路
に置き換えたことを特徴とするビット位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6202977A JPH0851417A (ja) | 1994-08-05 | 1994-08-05 | ビット位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6202977A JPH0851417A (ja) | 1994-08-05 | 1994-08-05 | ビット位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0851417A true JPH0851417A (ja) | 1996-02-20 |
Family
ID=16466290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6202977A Withdrawn JPH0851417A (ja) | 1994-08-05 | 1994-08-05 | ビット位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0851417A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100444797B1 (ko) * | 1997-09-09 | 2004-10-14 | 삼성전자주식회사 | 액정 표시 장치의 포지티브/네가티브 동기 신호 검출 회로 |
| WO2009110123A1 (ja) * | 2008-03-07 | 2009-09-11 | Kurita Masakatsu | 非同期型における送受信装置間の同期方法及び送受信装置 |
-
1994
- 1994-08-05 JP JP6202977A patent/JPH0851417A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100444797B1 (ko) * | 1997-09-09 | 2004-10-14 | 삼성전자주식회사 | 액정 표시 장치의 포지티브/네가티브 동기 신호 검출 회로 |
| WO2009110123A1 (ja) * | 2008-03-07 | 2009-09-11 | Kurita Masakatsu | 非同期型における送受信装置間の同期方法及び送受信装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011106 |