WO2009110123A1 - 非同期型における送受信装置間の同期方法及び送受信装置 - Google Patents

非同期型における送受信装置間の同期方法及び送受信装置 Download PDF

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WO2009110123A1
WO2009110123A1 PCT/JP2008/066128 JP2008066128W WO2009110123A1 WO 2009110123 A1 WO2009110123 A1 WO 2009110123A1 JP 2008066128 W JP2008066128 W JP 2008066128W WO 2009110123 A1 WO2009110123 A1 WO 2009110123A1
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signal
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data
clock pulse
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PCT/JP2008/066128
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Inventor
正勝 栗田
Original Assignee
Kurita Masakatsu
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop

Definitions

  • Patent Document 1 in two devices (A system and B system) having the same frequency in the transmission unit and the reception unit, clocks are separately generated at the same frequency division ratio. There is disclosed a synchronization method in which a clock with inverted pulses is prepared and the clock pulse or the inverted clock pulse is used to select whether to synchronize.
  • an A-system clock signal b and a B-system clock signal c having the same frequency as the A-system clock signal b are input to the exclusive OR circuit.
  • B system clock signal c are out of phase with each other, it is determined, and a synchronization signal for shifting A system data a input to the register is used as a B system clock signal and this B system clock.
  • the clock signal obtained by inverting the signal is switched.
  • the transmitter / receiver there is a photoelectric sensor for detecting an article conveyed by position detection or a conveyor.
  • This photoelectric sensor is roughly divided into a synchronous photoelectric sensor and an asynchronous photoelectric sensor.
  • a normal phase clock and a reverse phase clock are prepared in the receiving device, and it is determined which clock the data signal is taken in based on the data signal and the normal phase clock and the reverse phase clock.
  • the configuration is disclosed in Patent Document 2 shown below.
  • Patent Document 2 two paths are generated for data signals received by the normal phase clock and the reverse phase clock, and one of the data signals is selected by the selector circuit and sent to the DFF circuit. Then, it is detected whether or not the edge of the positive phase clock or the negative phase clock hits the change point of the data signal, and when the detection result does not hit the edge of the positive phase clock, the data signal is taken out by the positive phase clock, When the change point of the data signal hits the edge of the positive phase clock, the data signal is taken out with the reverse phase clock.When the edge of the negative phase clock hits the change point of the data signal, the data signal is sent with the positive phase clock. It is configured to take out.
  • Patent Document 3 When the technique described in Patent Document 3 is applied to a synchronization method between asynchronous transmission / reception devices and a similar asynchronous transmission / reception device instead of a photoelectric sensor, the data signal to be handled is “1”. Is a data pulse signal sequence composed of a combination of “0” and “0” as a bit signal, there is a problem that the technique of Patent Document 3 cannot be used as it is. .
  • the present invention has been provided in view of the above-mentioned problems, and provides a synchronization method and a transmission / reception apparatus between asynchronous transmission / reception apparatuses having at least the following objects.
  • (1) Even in the case of an asynchronous transmission / reception device having an oscillation circuit on each of the transmission device side and the reception device side, the phase of the clock pulse on the reception device side advances with respect to the data signal from the transmission device side, Even if there is a delay, make sure that the data signal can be received correctly without malfunction.
  • the output format is output from a D-type flip-flop or JK-type flip-flop. Capturing the output of the network makes circuit processing easier. (4) It is possible to easily perform mutual transmission / reception between existing independent systems using the transmission / reception apparatus of the present invention.
  • a data receiving means for outputting a level, and a waveform corresponding to the bit data of “0” outputs an L level for one period; an output from the data receiving means; an output from the synchronization signal pulse generating circuit 29; And an AND circuit G10 that outputs a pulse signal sequence having the same form as the data pulse signal sequence.
  • the synchronization signal pulse generating circuit 29 First receiving means 31 for synchronously receiving the data pulse signal sequence from the transmission circuit 14 of the transmission device 1 via the reception circuit 21 by the clock pulse Cj from the second oscillator 27 of the reception device 2; , Second receiving means 32 for synchronously receiving the data pulse signal train from the transmission circuit 14 of the transmission device 1 via the reception circuit 21 by the inverted clock pulse BarCj from the second oscillator 27 of the reception device 2.
  • a clock pulse output from the synchronizing signal pulse generating circuit 29 is set as an inverted clock from the synchronizing signal pulse generating circuit 29 so as to be a clock pulse Cj.
  • the clock pulse output from the synchronization signal pulse generating circuit 29 is set as an inverted clock pulse BarCj.
  • a blocking means for blocking the output of the clock pulse Cj from the synchronization signal pulse generating circuit 29,
  • the first oscillator 11 and the clock pulse of the first oscillator 11 and the clock pulse of the second oscillator 27 have the same period and the first oscillator 11 and the data pulse signal sequence from the transmission circuit 14 can be received.
  • the duty ratio of both clock pulses of the second oscillator 27 and the duty ratio of the data pulse signal train are each set to 50%, When the data pulse signal train is received by the first receiving means 31 by the blocking means provided in the synchronizing signal pulse generating circuit 29, the clock pulse output from the synchronizing signal pulse generating circuit 29 is changed to a clock pulse.
  • a transmission apparatus 1 for transmitting a data pulse signal sequence including a start signal PS, a data signal PD, and an end signal PE;
  • an asynchronous transmission / reception apparatus comprising a reception apparatus 2 that receives a data pulse signal sequence from the transmission apparatus 1, outputs the received data pulse signal string, and controls an external apparatus based on the data signal PD
  • the transmitter 1 is A first oscillator 11 that outputs a clock pulse as a synchronization signal, a digital data signal generation circuit 12 that generates the data pulse signal sequence in synchronization with the clock pulse from the first oscillator 11, and the digital data signal
  • a transmission circuit 14 for transmitting the data pulse signal sequence output from the generation circuit 12 to the reception device 2 side
  • the receiver 2 is A receiving circuit 21 that receives a data pulse signal sequence from the transmitting circuit 14 of the transmitting apparatus 1; a second oscillator 27 that outputs a clock pulse as a synchronizing
  • a data receiving means for outputting a level, and a waveform corresponding to the bit data of “0” outputs an L level for one period;
  • the synchronization signal pulse generating circuit 29 First receiving means 31 for synchronously receiving the data pulse signal sequence from the transmission circuit 14 of the transmission device 1 via the reception circuit 21 by the clock pulse Cj from the second oscillator 27 of the reception device 2;
  • Second receiving means 32 for synchronously receiving the data pulse signal train from the transmission circuit 14 of the transmission device 1 via the reception circuit 21 by the inverted clock pulse BarCj from the second oscillator 27 of the reception device 2.
  • a clock pulse output from the synchronizing signal pulse generating circuit 29 is set as an inverted clock from the synchronizing signal pulse generating circuit 29 so as to be a clock pulse Cj.
  • the clock pulse output from the synchronization signal pulse generating circuit 29 is set as an inverted clock pulse BarCj.
  • the transmitter 1 is A first oscillator 11 that outputs a clock pulse as a synchronization signal, a digital data signal generation circuit 12 that generates the data pulse signal sequence in synchronization with the clock pulse from the first oscillator 11, and the digital data signal A transmission circuit 14 for transmitting the data pulse signal sequence output from the generation circuit 12 to the reception device 2 side
  • the receiver 2 is A receiving circuit 21 that receives a data pulse signal sequence from the transmitting circuit 14 of the transmitting apparatus 1; a second oscillator 27 that outputs a clock pulse as a synchronizing signal; and a clock pulse Cj from the second oscillator 27 or An inverted clock pulse BarCj obtained by inverting the clock pulse Cj is output, and the clock signal Cj or the inverted clock pulse BarCj is output as a clock pulse for generating the original pulse signal sequence corresponding to the data pulse signal sequence.
  • a data receiving means for outputting a level, and a waveform corresponding to the bit data of “0” outputs an L level for one period; an output from the data receiving means; an output from the synchronization signal pulse generating circuit 29; And an AND circuit G10 that outputs a pulse signal sequence having the same form as the data pulse signal sequence.
  • the first oscillator 11 and the clock pulse of the first oscillator 11 and the clock pulse of the second oscillator 27 have the same period, and the first oscillator 11 and the data pulse signal sequence from the transmission circuit 14 can be received.
  • a duty ratio setting means for setting the duty ratio of both clock pulses of the second oscillator 27 and the duty ratio of the data pulse signal sequence to 50%, respectively;
  • the synchronization signal pulse generating circuit 29 is First receiving means 31 for synchronously receiving the data pulse signal sequence from the transmission circuit 14 of the transmission device 1 via the reception circuit 21 by the clock pulse Cj from the second oscillator 27 of the reception device 2; , Second receiving means 32 for synchronously receiving the data pulse signal train from the transmission circuit 14 of the transmission device 1 via the reception circuit 21 by the inverted clock pulse BarCj from the second oscillator 27 of the reception device 2.
  • the clock pulse Cj is output in synchronization with the logical product at the H level
  • the inverted clock pulse BarCj outputted from the synchronizing signal pulse generating circuit 29 and the output from the data receiving means are sent to the AND circuit G10.
  • the inverted clock pulse BarCj is output in synchronization with the logical product at the H level.
  • the asynchronous transmission / reception apparatus wherein the clock pulse Cj or the inverted clock pulse BarCj output from the synchronization signal pulse generation circuit 29 is used as a synchronization signal for an external apparatus on the receiving apparatus 2 side.
  • a terminal 41 is provided so that it can be used.
  • the transmitter 1 is A first oscillator 11 that outputs a clock pulse as a synchronization signal, a digital data signal generation circuit 12 that generates the data pulse signal sequence in synchronization with the clock pulse from the first oscillator 11, and the digital data signal A transmission circuit 14 for transmitting the data pulse signal sequence output from the generation circuit 12 to the reception device 2 side
  • the receiver 2 is A receiving circuit 21 that receives a data pulse signal sequence from the transmitting circuit 14 of the transmitting apparatus 1; a second oscillator 27 that outputs a clock pulse as a synchronizing signal; and a clock pulse Cj from the second oscillator 27 or An inverted clock pulse BarCj obtained by inverting the clock pulse Cj is output, and the clock signal Cj or the inverted clock pulse BarCj is output as a clock pulse for generating the original pulse signal sequence corresponding to the data pulse signal sequence.
  • a data receiving means for outputting a level, and a waveform corresponding to the bit data of “0” outputs an L level for one period;
  • the first oscillator 11 and the clock pulse of the first oscillator 11 and the clock pulse of the second oscillator 27 have the same period, and the first oscillator 11 and the data pulse signal sequence from the transmission circuit 14 can be received.
  • a duty ratio setting means for setting the duty ratio of both clock pulses of the second oscillator 27 and the duty ratio of the data pulse signal sequence to 50%, respectively;
  • the synchronization signal pulse generating circuit 29 is First receiving means 31 for synchronously receiving the data pulse signal sequence from the transmission circuit 14 of the transmission device 1 via the reception circuit 21 by the clock pulse Cj from the second oscillator 27 of the reception device 2; , Second receiving means 32 for synchronously receiving the data pulse signal train from the transmission circuit 14 of the transmission device 1 via the reception circuit 21 by the inverted clock pulse BarCj from the second oscillator 27 of the reception device 2.
  • a clock pulse output from the synchronizing signal pulse generating circuit 29 is set as an inverted clock from the synchronizing signal pulse generating circuit 29 so as to be a clock pulse Cj.
  • the clock pulse output from the synchronization signal pulse generating circuit 29 is set as an inverted clock pulse BarCj.
  • the asynchronous transmission / reception apparatus wherein the data reception unit is configured such that the first reception unit 31 includes a first JK flip-flop 31 and the second reception unit 32 includes a second reception unit 32. And an OR gate G9 that receives both the output signal from the first JK flip-flop 31 and the output signal from the second JK flip-flop 32, The output of the OR gate G9 is a signal for controlling an external device.
  • the asynchronous transmission / reception apparatus wherein the first reception unit 31 is configured by a first flip-flop 31 that outputs a set output in synchronization with the data pulse signal sequence by the clock pulse Cj.
  • the second receiving means 32 is composed of a second flip-flop 32 that outputs a set output in synchronization with the inverted pulse pulse BarCj of the data pulse signal sequence,
  • the blocking means A first RS flip-flop 33 in which an output of the first flip-flop 31 is input to a set input terminal S and an output of the second flip-flop 32 is input to a reset input terminal R; A second RS flip-flop 34 in which the output of the first flip-flop 31 is input to a reset input terminal R and the output of the second flip-flop 32 is input to a set input terminal S;
  • a first inverter gate G4 to which the output of the first RS flip-flop 33 is input;
  • a first AND gate G6 to which the output of the first inverter gate G4 and the inverted clock pulse BarCj are input;
  • the asynchronous transmission / reception apparatus includes an amplification circuit 13 for amplifying the output of the digital data signal generation circuit 12 of the transmission apparatus 1, and the amplification degree of the amplification circuit 13 and the first oscillator 11. Each frequency can be changed, An amplifying circuit 22 for amplifying the output of the receiving circuit 21 of the receiving device 2 and a waveform shaping circuit 23 composed of a Schmitt circuit for shaping the output of the amplifying circuit 22 are provided. The amplification degree of the amplifying circuit 22 and the waveform shaping circuit The Schmitt level of 23 and the frequency of the second oscillator 27 can be varied.
  • the data signal PD from the transmission device 1 side is transmitted.
  • the phase of the clock pulse on the receiving device 2 side is advanced or delayed, the data signal PD can be accurately received without malfunction.
  • the AND circuit G10 ANDs the clock pulse Cj or inverted clock pulse BarCj output from the synchronization signal pulse generation circuit 29 and the output from the data receiving means, and outputs the result.
  • a data pulse signal having the same form as the data pulse signal sequence sent from the transmitter side can be output in real time.
  • mutual transmission / reception between existing independent systems can be easily performed using the transmission / reception apparatus of the present invention.
  • a signal of the data string received by the data receiving means is output from the terminal 43, and on the apparatus side controlled by the receiving apparatus 2, the data string is connected to the terminal 41. Is decoded using the clock pulse Cj or the inverted clock pulse BarCj output from the above as a synchronizing signal.
  • the asynchronous transmission / reception apparatus wherein the data receiving unit directly receives the data pulse signal train from the receiving circuit 21 and each input signal constituting the data pulse signal train.
  • An RS flip-flop 24 that once holds a pulse
  • a D flip-flop 25 that outputs the output of the RS flip-flop 24 in synchronization with a clock pulse from the synchronization signal pulse generating circuit 29, Since the output of the type flip-flop 25 is a signal for controlling an external device, in addition to the output of the data pulse signal in the same form as the data pulse signal sequence, the output type is output from the D type flip-flop, On the side, the output of the D flip-flop can be captured to facilitate circuit processing.
  • the blocking means can be configured with a simple configuration using a logic circuit and can be configured at low cost.
  • FIG. 1 is a block diagram of a transmission / reception apparatus according to an embodiment as a premise of the present invention.
  • FIG. 2 is a specific circuit diagram of a synchronizing signal generating circuit which is a premise of the present invention. It is a block diagram of the data pulse signal sequence in the embodiment of the present invention.
  • 4a to 4l are timing charts when the input signal pulse is captured by the clock pulse Cj in the embodiment of the present invention.
  • 5a to 5l are timing charts when the input signal pulse is captured by the inverted clock pulse BarCj in the embodiment of the present invention.
  • FIG. 6 is an explanatory diagram showing that the input pulse is accurately captured regardless of how the phase of the clock pulse is shifted in the embodiment of the present invention.
  • FIGS. 10a to 10c are explanatory diagrams when the duty ratios of the input signal pulse and the clock pulse are both 50% or less in the embodiment of the present invention.
  • FIGS. 11a to 11c are explanatory diagrams when the duty ratio between the input signal pulse and the clock pulse is 50% or less in the embodiment of the present invention.
  • FIGS. 12a to 12c are explanatory diagrams when the duty ratios of the input signal pulse and the clock pulse are both 50% or less in the embodiment of the present invention.
  • FIGS. 13a to 13c are explanatory diagrams when the duty ratio of the clock pulse is 50% or less in the embodiment of the present invention.
  • FIGS. 14A to 14C are explanatory diagrams when the duty ratio of the clock pulse is 50% or less in the embodiment of the present invention.
  • FIGS. 15A to 15C are explanatory diagrams when the duty ratio of the clock pulse is 50% or less in the embodiment of the present invention.
  • FIGS. 16A and 16B are explanatory diagrams when only the clock pulse Cj is used in the embodiment of the present invention.
  • FIG. 17a and 17b are explanatory diagrams when only the clock pulse Cj is used in the embodiment of the present invention.
  • FIG. 18 is a timing chart showing the operation of the circuit of FIG. 2 which is the premise of the present invention.
  • FIG. 19 is an overall block diagram of the first embodiment of the present invention.
  • FIG. 20 is a block diagram of a synchronizing signal pulse generating circuit and data receiving means in the first embodiment of the present invention.
  • FIG. 21 is a timing chart showing an operation corresponding to FIG. 20 in the first embodiment of the present invention.
  • FIG. 22 is an overall block diagram of the second embodiment of the present invention.
  • FIG. 23 is a block diagram of a synchronizing signal pulse generating circuit and data receiving means in the second embodiment of the present invention.
  • FIG. 24 is a timing chart showing the operation corresponding to FIG. 23 in the second embodiment of the present invention.
  • FIG. 25 is a block diagram of an external interface and the like considering the user side in the embodiment of the present invention.
  • FIG. 1 shows a block diagram of an asynchronous transmitter 1 and receiver 2. A data signal is transmitted from the transmitter 1 to the receiver 2, and the received data signal from the transmitter 1 is received on the receiver 2 side. Based on this, external devices outside the figure are controlled.
  • the receiving device 2 receives a digital data signal from the transmitting circuit 14 of the transmitting device 1, an amplifying circuit 22 that amplifies the output from the receiving circuit 21, and outputs from the amplifying circuit 22.
  • a waveform shaping circuit 23 composed of a Schmitt circuit that shapes the waveform, a flip-flop 24 that instantaneously holds each pulse signal of a digital data signal that is an output from the waveform shaping circuit 23, and a signal from the flip-flop 24 in order.
  • a synchronization signal is generated by the D flip-flop 25 to be captured, the pulse signal from the waveform shaping circuit 23 to be captured by the D flip-flop 25 and the original clock pulse from the oscillator 27 before processing, and the generated clock pulse Is output to the D flip-flop 25 as a synchronizing signal, and the synchronizing signal generating circuit 26 It is composed of an oscillator 27 providing a source of clock pulses prior to processing circuit 26.
  • a data signal for controlling a device outside the figure is output from the output of the D flip-flop 25.
  • a JK flip-flop may be used instead of the D flip-flop 25, a JK flip-flop may be used. That is, the flip-flop 25 may be any type of flip-flop as long as it reads and outputs data (pulses) according to the synchronization signal from the synchronization signal generation circuit 26.
  • the amplification degree can be varied, and the Schmitt level in the waveform shaping circuit 23 can also be varied.
  • the pulse width and the frequency can be varied, and the oscillator 27 and the oscillator 11 of the transmission apparatus 1 have the same frequency in setting.
  • the duty ratio of the oscillator 11 of the transmitting apparatus 1 and the duty ratio of the oscillator 27 of the receiving apparatus 2 are the same, and the duty ratio is 50%.
  • circuits such as a power supply unit of the transmission device 1 and the reception device 2 are omitted.
  • FIG. 2 shows a specific circuit diagram of the synchronization signal generating circuit 26 and the like.
  • a pulse signal which is a signal from the waveform shaping circuit 23, is input to a point a in the figure, and is input to the set input terminal S of the RS flip-flop 24 via the inverter gate G1 and the inverter gate G2.
  • the output signal of the inverter gate G1 is input to the reset input terminal R of the flip-flop 24.
  • the signal from the output terminal Q of the flip-flop 24 is input to the input terminal D of the D flip-flop 25.
  • a pulse signal is serially output as a control signal from the output terminal Q of the D flip-flop 25.
  • a shift register having the number of stages corresponding to the number of pulses of the data pulse signal sequence that is a digital data signal may be used.
  • the synchronization signal generation circuit 26 includes an RST type first flip-flop 31 and a second flip-flop 32, three inverter gates G3 to G5, two AND gates G6 and G7, an OR gate G8, and the like. Yes.
  • the output of the inverter gate G1 is input to the reset input terminal R of the first flip-flop 31 and the reset input terminal R of the second flip-flop 32, respectively.
  • the output of the inverter gate G2 is input to the set input terminal S of the first flip-flop 31 and the set input terminal S of the second flip-flop 32, respectively.
  • a clock pulse Cj with a duty ratio of 50% as shown in FIG. 4e is output from the oscillator 27.
  • This clock pulse Cj is input to the trigger terminal T of the first flip-flop 31, and the AND gate G7 It is input to one input terminal.
  • a clock pulse obtained by inverting the clock pulse Cj from the oscillator 27 by the inverter gate G3 is input to the trigger terminal T of the second flip-flop 32 as the inverted clock pulse BarCj and input to one input terminal of the AND gate G6. Has been.
  • the Q output of the first flip-flop 31 is inverted through the inverter gate G4 and input to the other input terminal of the AND gate G6, and the Q output of the second flip-flop 32 is input through the inverter gate G5. Is inverted and input to the other input terminal of the AND gate G7.
  • the outputs of the AND gate G6 and the AND gate G7 are respectively input to the OR gate G8, and the clock pulse Cj or the inverted clock pulse BarCj is input to the clock terminal CLK of the D flip-flop 25 from the output of the OR gate G8 as a synchronizing signal.
  • circuit diagram described in the drawings attached to the specification of the present invention is not a design drawing at the time of actual circuit manufacture, and therefore, circuit elements for timing adjustment are not described. Only the logic circuits necessary for explaining the content of the invention are described.
  • Inverter gates G1 and G2 are drawn as representative circuit diagrams. When an actual circuit is manufactured, the timing of the input signal is adjusted in accordance with the time required for setting or resetting the flip-flop 24 (response speed of the flip-flop element to be used). Both the gate G1 and the inverter gate G2 are connected in series with one or more odd number of inverters.
  • FIG. 3 shows a pulse signal handled in the present invention.
  • the pulse signal is composed of a group of pulse signals including a start signal PS, an idle state ID, a data signal PD, an idle state ID, and an end signal PE. It is called (defined) as a pulse signal train.
  • the start signal PS constituting the data pulse signal sequence is one pulse, but it is composed of an arbitrary number of pulses.
  • the idle state ID next to the start signal PS sets a section corresponding to an arbitrary number of pulses.
  • the data signal PD composed of a plurality of pulses is sent next to the idle state ID, and is a signal that specifically controls an external device connected to the receiving device 2 shown in FIG.
  • An idle state ID is also provided after the data signal PD.
  • An end signal PE is provided after the idle state ID, and the end signal PE is also composed of an arbitrary number of pulses.
  • an idle state is provided before and after the data pulse signal train. Note that the idle state ID after the start signal PS and the idle state ID before the end signal PE are eliminated, the data signal PD is brought after the start signal PS, and the end signal PE is taken after the data signal PD. You may make it come. In this case, an idle state ID section is brought before the start signal PS and after the end signal PE.
  • the duty ratio of one cycle of each pulse of the data pulse signal sequence shown in FIG. 3 is 50%.
  • This data pulse signal sequence is generated by the oscillator 11 and the digital data signal generation circuit 12 of the transmission apparatus 1.
  • the receiving device 2 side stores the input pulse in the flip-flop 24 and sends the pulse signal to the D flip-flop 25 in the subsequent stage. What clock pulse is taken out by the subsequent D flip-flop 25 is important.
  • the pulse signal is securely stored in the flip-flop 24, and after the pulse signal is set in the flip-flop 24, the next pulse signal comes. It is necessary to reset the flip-flop 24 without fail. Then, the signal set in the flip-flop 24 is taken into the subsequent D flip-flop 25 by a clock pulse.
  • the reception of the input pulse is constantly monitored by the clock pulse on the receiving device 2 side and the inverted signal of the clock pulse, and the input pulse is detected by either the clock pulse Cj or the inverted clock pulse BarCj.
  • the clock pulse Cj for sending out the output of the D flip-flop 25 or the inverted clock pulse BarCj is selectively used depending on whether it is received, so that the signal of the D flip-flop 25 can be sent out reliably.
  • FIG. 4 shows a timing chart of each part when the input signal pulse is captured by the clock pulse Cj output from the oscillator 27.
  • the input signal pulse shown in FIG. 4a first arrives, as shown in FIG. An inverted signal slightly delayed by the gate G1 is output. Further, the input signal pulse is output with a slight delay by the inverter gate G2 (see FIG. 4c).
  • the flip-flops 24, 31, and 32 are in a reset state.
  • the flip-flop 24 is set by the set pulse S1 from the inverter gate G2. Is set. Thereafter, the flip-flop 24 is reset by a reset pulse R1 (see FIG. 4b) from the inverter gate G1.
  • the flip-flop 24 similarly repeats the setting and resetting every time it receives the input signal pulse A.
  • a clock pulse Cj having the same frequency (period) as the input signal pulse A and a duty ratio of 50% shown in FIG. 4E is input to the trigger terminal T of the first flip-flop 31, and this clock An inverted clock pulse BarCj (see FIG. 4f) obtained by inverting the pulse Cj by the inverter gate G3 is input to the trigger terminal T of the second flip-flop 32.
  • the first flip-flop 31 is held in the set state in the case of the clock pulse Cj (see FIGS. 4e and g), and the Q output of the first flip-flop 31 outputs the H level.
  • the clock pulse Cj from the OR gate G8 is input to the clock terminal CLK of the D flip-flop 25 as a synchronizing signal of the D flip-flop 25, and an H level signal corresponding to the input signal pulse A is indicated by l in FIG. To the D flip-flop 25.
  • FIG. 6 shows a clock pulse generated by the oscillator 11 of the transmitter 1 (becomes a pulse signal) and a clock pulse generated by the oscillator 27 of the receiver 2 (Cj and BarCj form a clock pulse of the signal processing circuit). It shows that it is safe even if the relative phase is shifted. In other words, the timing chart shows that the input signal pulse can be accurately captured regardless of the phase of the clock pulse.
  • FIG. 6A shows a case where the phase of the clock pulse Cj is advanced with respect to the input signal pulse. In this case, the input signal pulse is captured by the inverted clock pulse BarCj.
  • FIG. 6D shows a case where the clock pulse is delayed with respect to the input signal pulse, and the input signal pulse is captured by the clock pulse Cj.
  • E in FIG. 6 is a case where the clock pulse is further delayed with respect to the input signal pulse, where the falling edge of the input signal pulse and the rising edge of the clock pulse Cj are substantially the same. Capture signal pulses.
  • the selection of the clock pulse Cj and the inverted clock pulse BarCj as the synchronization signals used in the D flip-flop 25 shown in FIG. 2 is automatically performed by the synchronization signal generation circuit 26, and the received input signal pulse is flip-flops.
  • the clock signal Cj is reliably set and reset at 24, and the input signal pulse is sequentially shifted by the D flip-flop 25 at the clock pulse Cj or the inverted clock pulse BarCj automatically selected by the synchronization signal generating circuit 26 for each input signal pulse. Can be sent to.
  • the frequency (cycle) of the oscillator 11 of the transmitter 1 and the oscillator 27 of the receiver 2 are the same and the duty ratio is 50%, so that the receiver 2 side with respect to the input signal pulse. Even when the phase of the clock pulse is advanced or delayed, the D flip-flop 25 reliably captures the signal in synchronization with the input signal pulse.
  • FIGS. 7 to 9 the period of the input signal pulse and the clock pulse is the same, the duty ratio of the input signal pulse is 50% or less, and the duty ratio of the clock pulse is 50%.
  • FIG. 7 shows a case where the position of the input signal pulse and the rising point of the clock pulse Cj overlap. In this case, the input signal pulse can be captured by the clock pulse Cj.
  • both the clock pulse Cj or the inverted clock pulse BarCj are captured during the L level period of the input signal pulse. Can not. Therefore, the duty ratio of the input signal pulse needs to be 50%.
  • FIGS. 13 to 15 a case where the duty ratio of the input signal pulse is 50% and the duty ratio of the clock pulse Cj is 50% or less will be described.
  • FIG. 13 shows a case where the position of the input signal pulse and the rising point of the clock pulse Cj overlap. In this case, the input signal pulse can be captured by the clock pulse Cj.
  • FIG. 16 and FIG. 17 show a case where the input signal pulse is captured only by the clock pulse Cj from the oscillator 27 of the receiving apparatus 2 unlike the present embodiment.
  • the position of the input signal pulse and the rising point of the clock pulse Cj are overlapped.
  • the input signal pulse can be captured by the clock pulse Cj.
  • the phase of the clock pulse Cj is relatively advanced or delayed with respect to the input signal pulse. Therefore, as shown in FIG. 16, at the time of rising of the clock pulse Cj, the input signal pulse cannot be captured unless the input signal pulse exists.
  • the input signal pulse when the input signal pulse is not located at the rising edge of the clock pulse Cj despite the arrival of the input signal pulse, the input signal pulse is detected by the clock pulse Cj. Can not do it. That is, after the rising edge of the clock pulse Cj deviates from the input signal pulse, the phase of the clock pulse Cj gradually delays with respect to the input signal pulse, and the rising edge of the clock pulse Cj overlaps with the input signal pulse. This causes a malfunction that the input signal pulse cannot be captured.
  • the synchronization signal generation circuit 26 converts the input signal pulse signal from the reception circuit 21 into the clock pulse Cj of the oscillator 27 of the reception device 2 or the inverted clock pulse BarCj obtained by inverting the clock pulse Cj.
  • the clock pulse sent to the D flip-flop 25 is the clock pulse Cj when the pulse signal is received by the clock pulse Cj, and the pulse signal is received by the inverted clock pulse BarCj.
  • the D flip-flop 25 is synchronized with the inverted clock pulse BarCj.
  • the input signal pulse input through the flip-flop 24 is sequentially supplied to the D flip-flop 25 by the synchronization signal (clock pulse Cj or inverted clock pulse BarCj) automatically selected by the synchronization signal generation circuit 26. Is captured.
  • the Q output of the flip-flop 31 is H level
  • the output of the inverter gate G4 becomes L level and the AND gate G6 is turned off. Therefore, the inverted clock pulse BarCj is not output from the AND gate G6, and L The level remains (see FIG. 18i).
  • the Q output of the flip-flop 32 is L level
  • the output of the inverter gate G5 becomes H level. Therefore, the clock pulse Cj is output from the output of the AND gate G7 (see FIG. 18j), and the clock pulse is output from the OR gate G8.
  • Cj is output (see FIG. 18k), and this clock pulse Cj is input to the clock terminal CLK as a synchronizing signal of the D flip-flop 25.
  • the clock pulse Cj output from the OR gate G8 is output to the output terminal 41, and the clock pulse Cj from the output terminal 41 is controlled based on the data signal PD of the data pulse signal train. Used as a pulse (synchronization signal).
  • FIG. 19 shows an overall block diagram of the transmitter 1 and the receiver 2.
  • a synchronization signal pulse generation circuit 29 is provided in which the synchronization signal generation circuit 26 is improved as compared with FIG. 1, and the flip-flop 24 and the D flip-flop 25 are combined.
  • Data reception means is provided.
  • an AND circuit G10 is provided which takes the logical product of the clock pulse Cj or the inverted clock pulse BarCj output from the synchronizing signal pulse generation circuit 29 and the signal from the data receiving means.
  • the output of the AND circuit G10 is outputted as a data pulse signal string as a control data signal for the external device via the terminal 42, and the signal from the data receiving means is outputted as a control signal for the external device via the terminal 43. It has come to be.
  • a terminal 16 that outputs a clock pulse from the oscillator 11 also on the transmission device 1 side, and a terminal 17 that receives a digital data signal from an external device on the transmission device 1 side via an external interface to the digital data signal generation circuit 12. Is provided.
  • FIG. 20 shows a specific block diagram of the sync signal pulse generating circuit 29 and the data receiving means.
  • the data receiving means directly receives the data pulse signal sequence input via the receiving circuit 21, the amplifier circuit 22 and the waveform shaping circuit 23, receives the H level signal of the data pulse signal sequence, and then receives the L level signal. Until the signal is received, the H level is continuously output.
  • the synchronizing signal pulse generating circuit 29 outputs a clock pulse Cj from the oscillator 27 or an inverted clock pulse BarCj obtained by inverting the clock pulse Cj, and the clock pulse Cj or the inverted clock pulse BarCj is used as the data pulse signal sequence. This is output as a clock pulse for generating the corresponding original data pulse.
  • the synchronization signal pulse generation circuit 29 shown in FIG. 20 is basically the same as the synchronization signal generation circuit 26 shown in FIG. 2, but an RS type flip-flop 33 is provided between the flip-flop 31 and the inverter gate G4. In addition, an RS type flip-flop 34 is provided between the flip-flop 32 and the inverter gate G5.
  • the Q output terminal of the flip-flop 31 is connected to the set input terminal S of the flip-flop 33, and the Q output terminal of the flip-flop 33 is connected to the input terminal of the inverter gate G4.
  • the Q output terminal of the flip-flop 32 is connected to the set input terminal S of the flip-flop 34, and the Q output terminal of the flip-flop 34 is connected to the input terminal of the inverter gate G5.
  • the Q output terminal of the flip-flop 31 is connected to the reset input terminal R of the flip-flop 34, and the Q output terminal of the flip-flop 32 is connected to the reset input terminal R of the flip-flop 33.
  • the clock pulse (clock pulse Cj or inverted clock pulse BarCj) output from the OR gate G8 of the synchronization signal pulse generation circuit 29 is a clock pulse as a synchronization signal of the D flip-flop 25, and at the same time,
  • the output of the gate G10 is output in synchronism with AND at the H level of the Q output n of the D flip-flop 25 and the output m of the OR gate G8, and the clock pulse from the OR gate G8 is broadly defined for the AND gate G10. This is a synchronization signal.
  • this H-level signal is input to the set input terminal S of the flip-flop 33, and the Q output of the flip-flop 33 becomes H level (see FIG. 21h). Further, the Q output of the flip-flop 31 is input to the reset input terminal R of the flip-flop 34, the flip-flop 34 is reset, and the Q output j of the flip-flop 34 is at the L level (see FIG. 21j).
  • FIG. 21 shows a case where a data pulse signal sequence having a duty ratio of 50% is captured by a clock pulse Cj having a clock pulse having a duty ratio of 50%, and therefore data at the rising edge of the inverted clock pulse BarCj.
  • the pulse signal sequence corresponds to the L level (see FIGS. 21c and f)
  • the Q output of the flip-flop 32 maintains the L level (see FIG. 21i)
  • the flip-flop 33 is not reset, and the flip-flop 33
  • the Q output is maintained at the H level (see FIG. 21h).
  • the clock pulse Cj output from the OR gate G8 is output to the output terminal 41, and the clock pulse Cj from the output terminal 41 is controlled based on the data signal PD of the data pulse signal sequence. It can be used as a clock pulse (synchronization signal) of an external device on the side. Further, the Q output of the D flip-flop 25 is output from the terminal 43 to the external device on the receiving device 2 side (data output 2) as shown in FIG. 21n (output 2). 21 is synchronized with the logical product of the clock pulse Cj and the Q output of the D flip-flop 25 at the H level of the clock pulse Cj by the AND gate G10, and the input shown in FIG. A data pulse signal having the same form as the data pulse signal train of signal pulses is output in real time.
  • the D flip-flop 25 takes in the signal of the Q output of the flip-flop 24 by the clock pulse Cj from the OR gate G8 (see FIG. 21n).
  • FIG. 21 n shows the data taken into the D flip-flop 25. Further, as the Q output of the flip-flop 24, a signal slightly delayed from the input signal pulse shown in FIG.
  • the flip-flop 31 takes in the L level of the idle state ID with the clock pulse Cj, so that the Q output of the flip-flop 31 becomes the L level (see FIG. 21g). Even if the flip-flop 31 is at the L level, the Q output is set to the H level by the RS flip-flop 33. Therefore, the output of the inverter gate G4 is at the L level and the AND gate G6 is maintained in the OFF state. (See FIG. 21k).
  • the L level of the idle state ID is captured by the clock pulse Cj, and the output of the D flip-flop 25 becomes the L level (see FIG. 21n).
  • the flip-flop 24 is set, and the Q output of the flip-flop 24 becomes H level.
  • the Q output of the flip-flop 31 changes from the L level to the H level (see FIG. 21g).
  • the Q output of the flip-flop 24 corresponding to the data signal PD is taken into the D flip-flop 25 for each clock pulse Cj output from the OR gate G8.
  • the Q output of the flip-flop 24 is captured by the clock pulse Cj
  • the Q output of the flip-flop 24 is at the H level, so that the D flip-flop 25 is in a state where a continuous H level pulse is being output. Remains at the H level (see FIG. 21n).
  • the Q output of the D flip-flop 25 remains at the H level until the Q output of the flip-flop 24 is captured by the clock pulse Cj at time t4. is there.
  • the flip-flop 31 takes in the output of the inverter gate G2 corresponding to the L level of the data signal PD by the clock pulse Cj, so that the output of the flip-flop 31 becomes the L level. Even if the output of the flip-flop 31 is at the L level, the Q output of the flip-flop 33 is maintained at the H level as described above, so that the AND gate G6 is maintained in the OFF state. At time t6, the flip-flop 31 takes in the H level signal with the clock pulse Cj, so that the output of the flip-flop 31 becomes H level.
  • the data signal PD of the data pulse signal sequence is, for example, a pulse signal of “11110111”, and the Q output of the D flip-flop 25 received in response to this pulse signal is the data sequence shown in FIG. It has become.
  • the clock pulse Cj from the output terminal 41 is decoded from the data string as a synchronizing signal, and the original data signal PD “11110111” is recognized.
  • the pulse signal output from the AND gate G10 via the terminal 42 is “11110111”, which is a raw pulse signal corresponding to the original data signal PD (see FIGS. 21a and o). ). That is, a data pulse signal (see FIG. 21o) having the same form as the received data pulse signal sequence (see FIG. 21a) is output from the terminal 42 to the external device side of the receiving device 2 in real time.
  • the external device on the receiving device 2 side is controlled based on this data signal PD. Then, based on the data signal PD of the data pulse signal sequence transmitted from the transmission device 1, the control is performed in the external device on the reception device 2 side. In this way, the synchronization signal pulse to be sent to the flip-flop 25 is output so that it can also be used by the external device on the receiving device 2 side for the synchronization signal of the external device on the receiving device 2 side.
  • the external device can accurately read the data signal PD output from the receiving device 2 and can control the device based on the data signal PD transmitted from the transmitting device 1 without malfunctioning.
  • any device may be used as long as it is controlled by the data signal PD and the clock pulse Cj or the inverted clock pulse BarCj. . Moreover, mutual transmission / reception between existing independent systems can be easily performed using the transmission / reception apparatus of the present invention.
  • the input signal pulse shown in FIG. 21a is taken into the circuit of the receiving device 2 by the clock pulse Cj.
  • the pulse (input signal pulse) generated by the oscillator 11 of the transmitting device 1 When the relative phase positional relationship with the pulse generated by the oscillator 27 of the receiving device 2 shifts and it becomes impossible to capture the input signal pulse with the clock pulse Cj, this time, capture with the inverted clock pulse BarCj. Can do.
  • the Q output of the flip-flop 32 becomes the H level by capturing the H level signal by the inverted clock pulse BarCj in the flip-flop 32.
  • the flip-flop 33 is reset and the Q output becomes L level, the flip-flop 34 is set, the Q output of the flip-flop 34 is maintained at H level, the output of the inverter gate G5 is set to L level, and the AND gate G7 is set. Keep it off.
  • each input signal pulse of the received data pulse signal train is represented by the clock pulse Cj and the inverted clock pulse BarCj.
  • the AND gate G6 that outputs the inverted clock pulse BarCj is maintained in the OFF state by the flip-flop 33 and the inverter gate G4.
  • the AND gate G7 that outputs the clock pulse Cj is maintained in the OFF state by the flip-flop 34 and the inverter gate G5.
  • the flip-flop The signal taken from 4 can be reliably outputted by flip-flop 25, therefore, it is possible to normally operate without malfunction.
  • the synchronization signal is artificially generated and the phase of the clock pulse on the receiving device 1 side is advanced or delayed with respect to the data pulse signal sequence from the transmitting device 1 side, no malfunction occurs.
  • the data pulse signal train can be accurately received.
  • the oscillator 11 of the transmission device 1 and the oscillator of the reception device 2 By changing the generation frequency of 27 using a variable resistor, malfunction due to noise can be prevented.
  • the duty ratio of the variable frequency (cycle) is 50%.
  • the resistors that determine the time constant of the oscillators 11 and 27 and the resistors in the capacitors are made variable resistors, and the data pulse signal sequence is set.
  • the period, the pulse peak value, etc. it is possible to freely and easily generate a pulse completely different from noise.
  • the noise can be completely eliminated.
  • the period of the pulse signal, pulse peak value, etc. can be varied freely, so that multiple transmitters / receivers are placed adjacent to each other so that the input signal pulses do not interfere with each other. Even when performing, for example, it can be performed on the site of a production line of a factory, and interference between transmission / reception apparatuses can be prevented.
  • FIG. 22 is an overall block diagram of the second embodiment
  • FIG. 23 is a specific circuit diagram of the synchronization signal pulse generating circuit 29 and the data receiving means
  • FIG. 24 is a timing chart of FIG.
  • the data receiving means includes flip-flops 31 and 32 and an OR gate G9.
  • the output from the OR gate G9 is output as the output 2 to the terminal 43, and the output from the OR gate G9 and the output from the OR gate G8 are output.
  • the logical product is obtained by the AND gate G10, and the output of the AND gate G10 is output as the output 1 from the terminal 42.
  • an input signal pulse capturing circuit (a portion surrounded by a two-dot chain line in FIG. 23) 37 that captures an input signal pulse on the input side of the flip-flops 31 and 32 and the OR gate G9 is used.
  • G10 is an output circuit (portion surrounded by a broken line) 38.
  • the functions of the logic circuits of the flip-flop 31 and the flip-flop 32 are shared by both the synchronization signal pulse generation circuit 29 and the data receiving means.
  • the output of the AND gate G10 is output in synchronism with AND when the output n of the OR gate G9 and the output m of the OR gate G8 are input and the output m is at the H level.
  • the Q output of the flip-flop 31 is input to one input terminal of the OR gate G9, and the Q output of the other flip-flop 32 is input to the other input terminal of the OR gate G9. Yes.
  • the Q output of one of the flip-flops 31 and 32 is input to one input terminal of the AND gate G10 via the OR gate G9 and is output to the terminal 43.
  • the output from the OR gate G9 and the clock pulse Cj or the inverted clock pulse BarCj from the OR gate G8 are logically ANDed, and the output from the AND gate G10 is the data pulse signal string as in the previous embodiment.
  • the data pulse signal having the same form as that in FIG.
  • FIG. 24a when the start signal PS is received at time t0, it is input to the set input terminals S of the flip-flops 31 and 32 via the inverter gates G1 and G2, respectively.
  • 24b shows the output of the inverter gate G1
  • FIG. 24c shows the output of the inverter gate G2.
  • the flip-flop 31 takes in the output of the inverter gate G2 at the rising edge of the clock pulse Cj shown in FIG. 24e, so that the Q output of the flip-flop 31 becomes H level (see FIG. 24g).
  • 32 takes in the output of the inverter gate G2 at the rising edge of the inverted clock pulse BarCj, and the Q output of the flip-flop 32 becomes L level (see FIG. 24i).
  • this H level signal is input to the set input terminal S of the flip-flop 33, and the Q output of the flip-flop 33 becomes H level (see FIG. 24h). Further, the Q output of the flip-flop 31 is input to the reset input terminal R of the flip-flop 34, the flip-flop 34 is reset, and the Q output j of the flip-flop 34 is at the L level (see FIG. 24j).
  • FIG. 24 shows a case where a data pulse signal sequence having a duty ratio of 50% is captured by a clock pulse Cj having a clock pulse having a duty ratio of 50%, and therefore data at the rising edge of the inverted clock pulse BarCj.
  • the pulse signal sequence corresponds to the L level (see FIG. 24c, f)
  • the Q output of the flip-flop 32 maintains the L level (see FIG. 24i)
  • the flip-flop 33 is not reset, and the flip-flop 33
  • the Q output is maintained at the H level (see FIG. 24h).
  • the clock pulse Cj output from the OR gate G8 is output to the output terminal 41, and the clock pulse Cj from the output terminal 41 is controlled based on the data signal PD of the data pulse signal sequence. It can be used as a clock pulse (synchronization signal) of an external device on the side.
  • the flip-flop 31 takes in the L level of the idle state ID with the clock pulse Cj, so that the Q output of the flip-flop 31 becomes the L level (see FIG. 24g). Even if the flip-flop 31 is at the L level, the Q output is set to the H level by the RS flip-flop 33. Therefore, the output of the inverter gate G4 is at the L level and the OFF state of the AND gate G6 is maintained. (See FIG. 24k). At time t2, the Q output of the flip-flop 31 becomes L level, and the output of the OR gate G9 also becomes L level (see FIG. 24n).
  • the output of the flip-flop 31 remains at the H level (see FIG. 24n). Since the four pulse signals up to time t4 are continuous here, the Q output of the flip-flop 31 is at the H level until the flip-flop 31 takes in the L level signal at the clock pulse Cj at time t4. It remains.
  • the flip-flop 31 takes in the L level signal of the data signal PD by the clock pulse Cj at time t4, the Q output of the flip-flop 31 becomes L level (see FIG. 24n), and at time t5, the flip-flop 31 takes in an H level signal, and the Q output of the flip-flop 31 becomes H level.
  • the same operation is performed at time t6 and time t7, and a waveform as shown in FIG. 24n is output from the Q output of the flip-flop 31 in accordance with the H level and L level signals of the data pulse signal sequence. .
  • the same processing as described above is performed for the pulse of the end signal PE after the idle state ID, and a series of data pulse signal string reception processing ends.
  • the flip-flop 31 takes in the output of the inverter gate G2 corresponding to the L level of the data signal PD by the clock pulse Cj, and the output of the flip-flop 31 becomes the L level, the flip-flop 31 as described above. Since the Q output of 33 is maintained at the H level, the AND gate G6 is maintained in the OFF state.
  • the Q output of the flip-flop 31 is output via the OR gate G9, and is output as the output 2 from the terminal 43, and is input to one input terminal of the AND gate G10.
  • a clock pulse Cj is input to the other input terminal of the AND gate G10 via the AND gate G7 and the OR gate G8 (see FIG. 24m), and this clock pulse Cj and the output of the OR gate G9 (see FIG. 24n).
  • the AND gate G10 synchronizes with the logical product of the clock pulses Cj at the H level. From the AND gate G10, as shown in FIG. 24o, the data pulse having the same form as the data pulse signal sequence (see FIG. 24a) is obtained. The signal is output in real time.
  • the data signal PD of the data pulse signal sequence is a pulse signal of “11110111”, for example, as in FIG.
  • the control of the external device on the receiving device 2 side that has received this pulse signal is the same as in the previous embodiment, and a description thereof will be omitted.
  • the data pulse signal sequence is captured by the clock pulse Cj.
  • a second RS flip-flop 34 in which the output of the first flip-flop 31 is input to the reset input terminal R, and the output of the second flip-flop 32 is input to the set input terminal S, and the first RS flip-flop The first inverter gate G4 to which the output of the group 33 is input, and the output of the first inverter gate G4
  • FIG. 25 shows a diagram for making it possible to apply the data pulse signal sequence arbitrarily created by the user to the transmission apparatus 1 to the transmission apparatus 1 of the present invention.
  • the transmitting apparatus 1 outputs a clock pulse from the oscillator 11 of the transmitting apparatus 1 to the external interface on the transmitting apparatus 1 side, and also inputs it to the digital data signal generation circuit 12 of the transmitting apparatus 1 from the external interface. Terminals are provided.
  • the duty ratio of the clock pulse is set to 50%
  • the duty of the data pulse signal sequence is set. It cannot be directly applied to the present invention in which the ratio is 50%. Therefore, even when the frequency (cycle) and the duty ratio of the data pulse signal train are arbitrarily created, the external interface 52 can be applied to the present invention.
  • the external interface 52 includes a frequency conversion unit such as an f / f converter and a duty ratio conversion unit that can arbitrarily convert the duty ratio.
  • the frequency conversion unit and the duty ratio conversion unit are hardware, It can be arbitrarily configured by software.
  • the desired cycle is converted by the frequency conversion unit of the external interface 52, the duty ratio is converted to 50%, and the output signal of the external device 51 on the user side is directly transmitted to the digital data of the transmission device 1 via the external interface 52. Input to the creation circuit is possible.
  • RST flip-flops are used as the flip-flops 31 and 32, but JK flip-flops may be used.
  • the D-type flip-flop is used in the external device on the receiving device 2 side. Circuit processing can be facilitated by fetching the output of the network.
  • the flip-flops 31 and 32 are JK type flip-flops
  • the external device on the receiving device 2 side can also take in the output of the JK type flip-flops to facilitate circuit processing. it can.
  • synchronization method and transmission / reception apparatus between asynchronous transmission / reception apparatuses of the present invention can also be applied to an asynchronous photoelectric sensor or the like.

Landscapes

  • Engineering & Computer Science (AREA)
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Abstract

　送信装置側と受信装置側にそれぞれ発振回路を有している非同期型の送受信装置の場合でも、送信装置側からのデータパルス信号に対して受信装置側のクロックパルスの位相が進んだり、遅れたりした場合でも、誤動作せずにデータパルス信号を正確に受信できるようにすること。 　データパルス信号列の各パルスの周期と発振器２７の周期とを同一にすると共に、データパルス信号列の各パルスと発振器２７から出力されるクロックパルスのデューティ比をそれぞれ５０％に設定する。クロックパルスＣｊと反転クロックパルス BarＣｊとで常時入力信号パルスの受信を監視し、クロックパルスＣｊあるいは BarＣｊのどちらで入力信号パルスを受信したかにより、Ｄフリップフロップ２５での信号の取り込みのための同期信号としてのクロックパルスＣｊまたは BarＣｊを使い分ける。

Description

非同期型における送受信装置間の同期方法及び送受信装置
　本発明は、送信装置と受信装置とにそれぞれクロックパルスを生成する発振器を備え、送信装置から有線、無線等によりデータ信号を受信装置へ送信し、受信装置側では送信装置から伝送されたデータ信号を受信し、該受信したデータ信号に基づいて外部の装置をコントロールする非同期型における送受信装置間の同期方法及び送受信装置に関するものである。
　この種の送信装置と受信装置とにそれぞれクロックパルスを生成する発振器を備え、送信装置から有線、無線等により受信装置へデータ信号パルスを受信装置へ送信し、受信装置側では送信装置から伝送されたデータ信号パルスを受信する場合に、データ信号パルスと受信装置側のクロックパルスとの位相がずれてくると、該クロックパルスに基づいて送信装置からのデータ信号パルスを正確に受信できないという問題がある。
　この問題を解決しようとしたものとして、例えば下記に示す特許文献１が挙げられる。
特開平６－５３９４５号公報
　この特許文献１では、送信部と受信部とで周波数が同一である二つの装置（Ａ系とＢ系）において、それぞれ同一分周比で別々にクロックを発生させ、受信側の装置では、クロックパルスを反転させたクロックを用意し、クロックパルスか反転クロックパルスのどちらを用いて同期させるか選択するように構成した同期方法が開示されている。
　そして、この特許文献１では、排他的論理和回路にＡ系のクロック信号ｂと、このＡ系クロック信号ｂと同一周波数であるＢ系クロック信号ｃとが入力されていて、Ａ系クロック信号ｂとＢ系クロック信号ｃとの両者の位相がずれてきた場合にはそれを判定し、レジスタに入力されるＡ系データａをシフトさせる際の同期信号をＢ系クロック信号と、このＢ系クロック信号を反転させたクロック信号とを切り替えるようにしている。
　しかしながら、この特許文献１では、第１の入力端子にはＡ系データが入力され、第２の入力端子にはＡ系クロック信号が入力され、第３の入力端子にはＢ系クロック信号が入力される構成となっており、これは送信装置から受信装置にＡ系データ、Ａ系クロック信号及びＢ系クロック信号を送っている同期型の構成であり、非同期型の送受信装置間には適用されない。
　ところで、送受信装置の身近なものとして、例えば、位置検出やコンベア等で搬送されてくる物品を検出する光電センサがある。この光電センサも大きく分けて同期型の光電センサと、非同期型の光電センサとが存在している。
　非同期型の光電センサでは、投光部側と受光部側とのそれぞれクロックパルスを生成する発振器が設けられていて、投光部の投光素子から投光されるパルスは、投光部内の発振器からのクロックパルスにて同期されて出力され、受光部側では、該受光部内の発振器からのクロックパルスにて投光部からのパルス信号を受光するようにしている。
　かかる場合、投光部からのパルス信号と、受光部のクロックパルスとの間に相対的な位相のズレが必ず生じていくのであるが、その現象を引き起こす影響に対しての対策がどの光電センサにおいてもなされておらず、そのため、誤動作が生じるという問題を有している。
　すなわち、受光したパルス信号に対して受光部側のクロックパルスの位相が進んでいる場合や、クロックパルスの位相が遅れている場合において、パルス信号を正常に検出する場合や、正常に検出しない場合が生じる。これは、投光部側と受光部側とにそれぞれクロックパルスを出力する発振回路を個別に設けて、両者のクロックパルス間の同期が常にとれていないことから来るものであり、非同期型の光電センサとしては宿命的なものでもある。
　つまり、投光部側の発振回路と、受光部側の発振回路の周波数を同一にして、投光部からのパルス信号と受光部側のクロックパルスとを合わせようとしても、パルス信号に対してのクロックパルスの位相は進んだり、遅れたりする。これは、以下の理由による。
　（１）投光部側と受光部側の発振回路を構成する電子部品を同じロットで同じ仕様値のものを使用して製作しても、出来上がった発振回路の時定数は全く同じにならないこと。
　（２）投光部側と受光部側のそれぞれの発振回路の初期値を同じ値に調整しても、電源投入後に電流が流れて温度が上昇変化すると、投光部側のクロックパルスと受光部側のクロックパルスとの時定数は一致しなくなること。
　（３）投光部側と受光部側との電源は別々に持たせているため、同時に電源投入しても、各々の電圧が一定になるまでの時間は厳密には一致をしないので、それぞれの発振回路がパルスの発生を開始する時間も厳密にピッタリとは一致しないこと。
　（４）発振回路を構成している電子部品類の特性の経時変化によって時定数は変化していくこと。
　上述した電子部品材料物性などの物理的理由と電気回路の過渡現象的理由により、パルス信号とクロックパルスの位相が相対的に時間の経過と共にずれていくと、あるタイムチャート上の時点で誤動作する（正常動作をしない。）。
　ところで、同期方法において、受信装置に正相クロックと逆相クロック（反転クロック）を用意し、データ信号と正相クロック及び逆相クロックとに基づいてどちらのクロックでデータ信号を取り込むかを判定する構成が下記に示す特許文献２に開示されている。
特開平８－５１４１７号公報
　この特許文献２では、正相クロックと逆相クロックとで受信したデータ信号を２経路作成しておき、セレクタ回路によりどちらかのデータ信号を選択してＤＦＦ回路に送る構成となっている。
　そして、データ信号の変化点に正相クロックあるいは逆相クロックのエッジが当たっているか否かの検出を行ない、その検出結果が正相クロックのエッジに当たっていないときは正相クロックでデータ信号を取り出し、データ信号の変化点が正相クロックのエッジに当たっているときは逆相クロックでデータ信号を取り出し、また、逆相クロックのエッジがデータ信号の変化点に当たっている場合は、正相クロックにてデータ信号を取り出す構成となっている。
　しかしながら、この特許文献２においては、後述する本発明のフリップフロップ２５に相当するＤＦＦ回路の同期信号（クロックパルス）は、正相クロックＣＫのみとしており、データ信号とクロックパルスとの位相のズレに対して本発明のように正相クロック（クロックパルスＣｊ）と逆相クロック（反転クロックパルス BarＣｊ）のいずれを用いるかという記載も示唆も示されていない。
　そのため、この特許文献２においては、受信したデータ信号自体をセレクタ回路にて選択して後段のＤＦＦ回路に送り、該ＤＦＦ回路の同期信号としては常に正相クロックのみを用いていることから、遅延回路を設けて、信号と正相クロックＣＫの位相関係の調整をしなければならないという問題を有している。
　ところで、投光部側と受光部側とにそれぞれクロックパルスを生成する発振器を設けた非同期型の光電センサを本出願人が出願し、下記に示す特許文献３として既に特許を取得している。
特許第３９４５８１３号公報
　この特許文献３に記載されている技術を応用して、光電センサではなく、非同期型における送受信装置間における同期方法や同様の非同期型の送受信装置に応用した場合、扱うデータ信号が、「１」と「０」の組み合わせからなるデータパルス信号列であり、ビット信号として「０」が存在している場合のデータパルス信号列では、特許文献３の技術をそのまま用いることが出来ないという問題がある。
　本発明は上述の問題点に鑑みて提供したものであって、少なくとも以下の目的を持った非同期型における送受信装置間の同期方法及び送受信装置を提供するものである。
　（１）送信装置側と受信装置側にそれぞれ発振回路を有している非同期型の送受信装置の場合でも、送信装置側からのデータ信号に対して受信装置側のクロックパルスの位相が進んだり、遅れたりした場合でも、誤動作せずにデータ信号を正確に受信できるようにすること。
　（２）送信装置側から送られてきたデータパルス信号列と同じ形態のデータパルス信号をリアルタイムに出力すること。
　（３）データパルス信号列と同じ形態のデータパルス信号の出力の他に、出力形式としてＤ型フリップフロップやＪＫ型フリップフロップから出力して、外部装置側において、Ｄ型フリップフロップやＪＫ型フリップフロップの出力を取り込んで回路処理を容易にすること。
　（４）本発明の送受信装置を用いて、既存の独立したシステム間における相互の送受信を容易に可能とすること。
　そこで、本発明の請求項１に記載の非同期型における送受信装置間の同期方法では、スタート信号ＰＳ、データ信号ＰＤ及びエンド信号ＰＥからなるデータパルス信号列を伝送する送信装置１と、
　前記送信装置１からのデータパルス信号列を受信し、該受信したデータパルス信号列を出力して該データ信号ＰＤに基づいて外部の装置をコントロールする受信装置２とからなる非同期型における送受信装置間の同期方法において、
　前記送信装置１は、
　同期信号としてのクロックパルスを出力する第１の発振器１１と、この第１の発振器１１からのクロックパルスに同期されて前記データパルス信号列を生成するデジタルデータ信号作成回路１２と、このデジタルデータ信号作成回路１２から出力されるデータパルス信号列を前記受信装置２側に送信する送信回路１４とを備え、
　前記受信装置２は、
　前記送信装置１の送信回路１４からのデータパルス信号列を受信する受信回路２１と、同期信号としてのクロックパルスを出力する第２の発振器２７と、前記第２の発振器２７からのクロックパルスＣｊまたはこのクロックパルスＣｊを反転させた反転クロックパルス BarＣｊを出力し、該クロックパルスＣｊまたは反転クロックパルス BarＣｊを前記データパルス信号列に対応した元のパルス信号列生成用のクロックパルスとして出力する同期信号パルス作成回路２９と、前記データパルス信号列はデジタル信号としての１ビットが「１」または「０」で表されて複数のビットで構成されており、前記「１」のビットデータに対応した１周期の入力波形がＨレベルとＬレベルで構成され、前記「０」のビットデータに対応した１周期の入力波形がＬレベルとＬレベルで構成された該データパルス信号列を前記受信回路２１から直接的または間接的に受信し、出力波形として前記「１」のビットデータに対応した波形は１周期の間Ｈレベルを出力し、前記「０」のビットデータに対応した波形は１周期の間Ｌレベルを出力するデータ受信手段と、前記データ受信手段からの出力と前記同期信号パルス作成回路２９からの出力との論理積をとって前記データパルス信号列と同形態のパルス信号列を出力するアンド回路Ｇ１０とを備え、
　前記同期信号パルス作成回路２９は、
　前記受信装置２の第２の発振器２７からのクロックパルスＣｊにより前記送信装置１の送信回路１４からのデータパルス信号列を前記受信回路２１を介して同期して受信する第１の受信手段３１と、
　前記受信装置２の第２の発振器２７からの反転クロックパルス BarＣｊにより前記送信装置１の送信回路１４からのデータパルス信号列を前記受信回路２１を介して同期して受信する第２の受信手段３２と、
　前記第１の受信手段３１にてデータパルス信号列を受信した場合には前記同期信号パルス作成回路２９から出力されるクロックパルスをクロックパルスＣｊとすべく、該同期信号パルス作成回路２９から反転クロックパルス BarＣｊが出力されるのを阻止し、前記第２の受信手段３２にてデータパルス信号列を受信した場合には前記同期信号パルス作成回路２９から出力されるクロックパルスを反転クロックパルス BarＣｊとすべく、該同期信号パルス作成回路２９からクロックパルスＣｊが出力されるのを阻止する阻止手段とを備え、
　前記第１の発振器１１のクロックパルスと前記第２の発振器２７のクロックパルスとの周期を同一にすると共に、前記送信回路１４からのデータパルス信号列を受信可能にすべく第１の発振器１１及び第２の発振器２７の両クロックパルスのデューティ比、及び前記データパルス信号列のデューティ比をそれぞれ５０％に設定し、
　前記同期信号パルス作成回路２９に設けた前記阻止手段により、前記第１の受信手段３１にてデータパルス信号列を受信した場合には前記同期信号パルス作成回路２９から出力されるクロックパルスをクロックパルスＣｊとすべく、該同期信号パルス作成回路２９から反転クロックパルス BarＣｊが出力されるのを阻止し、前記第２の受信手段３２にてデータパルス信号列を受信した場合には前記同期信号パルス作成回路２９から出力されるクロックパルスを反転クロックパルス BarＣｊとすべく、該同期信号パルス作成回路２９からクロックパルスＣｊが出力されるのを阻止し、
　前記第１の受信手段３１にてデータパルス信号列が受信された場合には前記同期信号パルス作成回路２９から出力されるクロックパルスＣｊと前記データ受信手段からの出力とを前記アンド回路Ｇ１０にてクロックパルスＣｊのＨレベル時の論理積で同期をとって出力し、
　前記第２の受信手段３２にてデータパルス信号列が受信された場合には前記同期信号パルス作成回路２９から出力される反転クロックパルス BarＣｊと前記データ受信手段からの出力とを前記アンド回路Ｇ１０にて反転クロックパルス BarＣｊのＨレベル時の論理積で同期をとって出力するようにしていることを特徴としている。
　請求項２に記載の非同期型における送受信装置間の同期方法では、前記同期信号パルス作成回路２９から出力されるクロックパルスＣｊまたは反転クロックパルス BarＣｊを、前記受信装置２側の外部の装置の同期信号用として該装置でも使用できるように出力していることを特徴としている。
　請求項３に記載の非同期型における送受信装置間の同期方法では、スタート信号ＰＳ、データ信号ＰＤ及びエンド信号ＰＥからなるデータパルス信号列を伝送する送信装置１と、
　前記送信装置１からのデータパルス信号列を受信し、該受信したデータパルス信号列を出力して該データ信号ＰＤに基づいて外部の装置をコントロールする受信装置２とからなる非同期型における送受信装置間の同期方法において、
　前記送信装置１は、
　同期信号としてのクロックパルスを出力する第１の発振器１１と、この第１の発振器１１からのクロックパルスに同期されて前記データパルス信号列を生成するデジタルデータ信号作成回路１２と、このデジタルデータ信号作成回路１２から出力されるデータパルス信号列を前記受信装置２側に送信する送信回路１４とを備え、
　前記受信装置２は、
　前記送信装置１の送信回路１４からのデータパルス信号列を受信する受信回路２１と、同期信号としてのクロックパルスを出力する第２の発振器２７と、前記第２の発振器２７からのクロックパルスＣｊまたはこのクロックパルスＣｊを反転させた反転クロックパルス BarＣｊを出力し、該クロックパルスＣｊまたは反転クロックパルス BarＣｊを前記データパルス信号列に対応した元のパルス信号列生成用のクロックパルスとして出力する同期信号パルス作成回路２９と、前記データパルス信号列はデジタル信号としての１ビットが「１」または「０」で表されて複数のビットで構成されており、前記「１」のビットデータに対応した１周期の入力波形がＨレベルとＬレベルで構成され、前記「０」のビットデータに対応した１周期の入力波形がＬレベルとＬレベルで構成された該データパルス信号列を前記受信回路２１から直接的または間接的に受信し、出力波形として前記「１」のビットデータに対応した波形は１周期の間Ｈレベルを出力し、前記「０」のビットデータに対応した波形は１周期の間Ｌレベルを出力するデータ受信手段とを備え、
　前記同期信号パルス作成回路２９は、
　前記受信装置２の第２の発振器２７からのクロックパルスＣｊにより前記送信装置１の送信回路１４からのデータパルス信号列を前記受信回路２１を介して同期して受信する第１の受信手段３１と、
　前記受信装置２の第２の発振器２７からの反転クロックパルス BarＣｊにより前記送信装置１の送信回路１４からのデータパルス信号列を前記受信回路２１を介して同期して受信する第２の受信手段３２と、
　前記第１の受信手段３１にてデータパルス信号列を受信した場合には前記同期信号パルス作成回路２９から出力されるクロックパルスをクロックパルスＣｊとすべく、該同期信号パルス作成回路２９から反転クロックパルス BarＣｊが出力されるのを阻止し、前記第２の受信手段３２にてデータパルス信号列を受信した場合には前記同期信号パルス作成回路２９から出力されるクロックパルスを反転クロックパルス BarＣｊとすべく、該同期信号パルス作成回路２９からクロックパルスＣｊが出力されるのを阻止する阻止手段とを備え、
　前記第１の発振器１１のクロックパルスと前記第２の発振器２７のクロックパルスとの周期を同一にすると共に、前記送信回路１４からのデータパルス信号列を受信可能にすべく第１の発振器１１及び第２の発振器２７の両クロックパルスのデューティ比、及び前記データパルス信号列のデューティ比をそれぞれ５０％に設定し、
　前記同期信号パルス作成回路２９に設けた前記阻止手段により、前記第１の受信手段３１にてデータパルス信号列を受信した場合には前記同期信号パルス作成回路２９から出力されるクロックパルスをクロックパルスＣｊとすべく、該同期信号パルス作成回路２９から反転クロックパルス BarＣｊが出力されるのを阻止し、前記第２の受信手段３２にてデータパルス信号列を受信した場合には前記同期信号パルス作成回路２９から出力されるクロックパルスを反転クロックパルス BarＣｊとすべく、該同期信号パルス作成回路２９からクロックパルスＣｊが出力されるのを阻止し、
　前記受信装置２に設けた端子４３から前記データ受信手段からのデータ列の信号を外部の装置へ制御信号用として直接出力すると共に、
　前記受信装置２に設けた端子４１から、前記第１の受信手段３１にてデータパルス信号列が受信された場合には前記同期信号パルス作成回路２９からクロックパルスＣｊを、前記第２の受信手段３２にてデータパルス信号列が受信された場合には前記同期信号パルス作成回路２９から反転クロックパルス BarＣｊを前記端子４３から出力される制御用信号の同期信号として出力するようにしている
ことを特徴としている。
　請求項４に記載の非同期型における送受信装置では、スタート信号ＰＳ、データ信号ＰＤ及びエンド信号ＰＥからなるデータパルス信号列を伝送する送信装置１と、
　前記送信装置１からのデータパルス信号列を受信し、該受信したデータパルス信号列を出力して該データ信号ＰＤに基づいて外部の装置をコントロールする受信装置２とからなる非同期型における送受信装置において、
　前記送信装置１は、
　同期信号としてのクロックパルスを出力する第１の発振器１１と、この第１の発振器１１からのクロックパルスに同期されて前記データパルス信号列を生成するデジタルデータ信号作成回路１２と、このデジタルデータ信号作成回路１２から出力されるデータパルス信号列を前記受信装置２側に送信する送信回路１４とを備え、
　前記受信装置２は、
　前記送信装置１の送信回路１４からのデータパルス信号列を受信する受信回路２１と、同期信号としてのクロックパルスを出力する第２の発振器２７と、前記第２の発振器２７からのクロックパルスＣｊまたはこのクロックパルスＣｊを反転させた反転クロックパルス BarＣｊを出力し、該クロックパルスＣｊまたは反転クロックパルス BarＣｊを前記データパルス信号列に対応した元のパルス信号列生成用のクロックパルスとして出力する同期信号パルス作成回路２９と、前記データパルス信号列はデジタル信号としての１ビットが「１」または「０」で表されて複数のビットで構成されており、前記「１」のビットデータに対応した１周期の入力波形がＨレベルとＬレベルで構成され、前記「０」のビットデータに対応した１周期の入力波形がＬレベルとＬレベルで構成された該データパルス信号列を前記受信回路２１から直接的または間接的に受信し、出力波形として前記「１」のビットデータに対応した波形は１周期の間Ｈレベルを出力し、前記「０」のビットデータに対応した波形は１周期の間Ｌレベルを出力するデータ受信手段と、前記データ受信手段からの出力と前記同期信号パルス作成回路２９からの出力との論理積をとって前記データパルス信号列と同形態のパルス信号列を出力するアンド回路Ｇ１０とを備え、
　前記第１の発振器１１のクロックパルスと前記第２の発振器２７のクロックパルスとの周期を同一にすると共に、前記送信回路１４からのデータパルス信号列を受信可能にすべく第１の発振器１１及び第２の発振器２７の両クロックパルスのデューティ比、及び前記データパルス信号列のデューティ比をそれぞれ５０％に設定するデューティ比設定手段を設け、
　前記同期信号パルス作成回路２９を、
　前記受信装置２の第２の発振器２７からのクロックパルスＣｊにより前記送信装置１の送信回路１４からのデータパルス信号列を前記受信回路２１を介して同期して受信する第１の受信手段３１と、
　前記受信装置２の第２の発振器２７からの反転クロックパルス BarＣｊにより前記送信装置１の送信回路１４からのデータパルス信号列を前記受信回路２１を介して同期して受信する第２の受信手段３２と、
　前記第１の受信手段３１にてデータパルス信号列を受信した場合には前記同期信号パルス作成回路２９から出力されるクロックパルスをクロックパルスＣｊとすべく、該同期信号パルス作成回路２９から反転クロックパルス BarＣｊが出力されるのを阻止し、前記第２の受信手段３２にてデータパルス信号列を受信した場合には前記同期信号パルス作成回路２９から出力されるクロックパルスを反転クロックパルス BarＣｊとすべく、該同期信号パルス作成回路２９からクロックパルスＣｊが出力されるのを阻止する阻止手段と
で構成し、
　前記第１の受信手段３１にてデータパルス信号列が受信された場合には前記同期信号パルス作成回路２９から出力されるクロックパルスＣｊと前記データ受信手段からの出力とを前記アンド回路Ｇ１０にてクロックパルスＣｊのＨレベル時の論理積で同期をとって出力し、
　前記第２の受信手段３２にてデータパルス信号列が受信された場合には前記同期信号パルス作成回路２９から出力される反転クロックパルス BarＣｊと前記データ受信手段からの出力とを前記アンド回路Ｇ１０にて反転クロックパルス BarＣｊのＨレベル時の論理積で同期をとって出力するようにしていることを特徴としている。
　請求項５に記載の非同期型における送受信装置では、前記同期信号パルス作成回路２９から出力されるクロックパルスＣｊまたは反転クロックパルス BarＣｊを、前記受信装置２側の外部の装置の同期信号用として該装置でも使用できるように出力する端子４１を設けていることを特徴としている。
　請求項６に記載の非同期型における送受信装置では、スタート信号ＰＳ、データ信号ＰＤ及びエンド信号ＰＥからなるデータパルス信号列を伝送する送信装置１と、
　前記送信装置１からのデータパルス信号列を受信し、該受信したデータパルス信号列を出力して該データ信号ＰＤに基づいて外部の装置をコントロールする受信装置２とからなる非同期型における送受信装置において、
　前記送信装置１は、
　同期信号としてのクロックパルスを出力する第１の発振器１１と、この第１の発振器１１からのクロックパルスに同期されて前記データパルス信号列を生成するデジタルデータ信号作成回路１２と、このデジタルデータ信号作成回路１２から出力されるデータパルス信号列を前記受信装置２側に送信する送信回路１４とを備え、
　前記受信装置２は、
　前記送信装置１の送信回路１４からのデータパルス信号列を受信する受信回路２１と、同期信号としてのクロックパルスを出力する第２の発振器２７と、前記第２の発振器２７からのクロックパルスＣｊまたはこのクロックパルスＣｊを反転させた反転クロックパルス BarＣｊを出力し、該クロックパルスＣｊまたは反転クロックパルス BarＣｊを前記データパルス信号列に対応した元のパルス信号列生成用のクロックパルスとして出力する同期信号パルス作成回路２９と、前記データパルス信号列はデジタル信号としての１ビットが「１」または「０」で表されて複数のビットで構成されており、前記「１」のビットデータに対応した１周期の入力波形がＨレベルとＬレベルで構成され、前記「０」のビットデータに対応した１周期の入力波形がＬレベルとＬレベルで構成された該データパルス信号列を前記受信回路２１から直接的または間接的に受信し、出力波形として前記「１」のビットデータに対応した波形は１周期の間Ｈレベルを出力し、前記「０」のビットデータに対応した波形は１周期の間Ｌレベルを出力するデータ受信手段とを備え、
　前記第１の発振器１１のクロックパルスと前記第２の発振器２７のクロックパルスとの周期を同一にすると共に、前記送信回路１４からのデータパルス信号列を受信可能にすべく第１の発振器１１及び第２の発振器２７の両クロックパルスのデューティ比、及び前記データパルス信号列のデューティ比をそれぞれ５０％に設定するデューティ比設定手段を設け、
　前記同期信号パルス作成回路２９を、
　前記受信装置２の第２の発振器２７からのクロックパルスＣｊにより前記送信装置１の送信回路１４からのデータパルス信号列を前記受信回路２１を介して同期して受信する第１の受信手段３１と、
　前記受信装置２の第２の発振器２７からの反転クロックパルス BarＣｊにより前記送信装置１の送信回路１４からのデータパルス信号列を前記受信回路２１を介して同期して受信する第２の受信手段３２と、
　前記第１の受信手段３１にてデータパルス信号列を受信した場合には前記同期信号パルス作成回路２９から出力されるクロックパルスをクロックパルスＣｊとすべく、該同期信号パルス作成回路２９から反転クロックパルス BarＣｊが出力されるのを阻止し、前記第２の受信手段３２にてデータパルス信号列を受信した場合には前記同期信号パルス作成回路２９から出力されるクロックパルスを反転クロックパルス BarＣｊとすべく、該同期信号パルス作成回路２９からクロックパルスＣｊが出力されるのを阻止する阻止手段と
で構成し、
　前記データ受信手段からのデータ列の信号を外部の装置へ制御信号用として直接出力する端子４３と、
　前記第１の受信手段３１にてデータパルス信号列が受信された場合には前記同期信号パルス作成回路２９からクロックパルスＣｊが、前記第２の受信手段３２にてデータパルス信号列が受信された場合には前記同期信号パルス作成回路２９から反転クロックパルス BarＣｊが前記端子４３から出力される制御用信号の同期信号として出力される端子４１とを
前記受信装置２に設けていることを特徴としている。
　請求項７に記載の非同期型における送受信装置では、前記データ受信手段を、前記受信回路２１からのデータパルス信号列を直接受信すると共に、該データパルス信号列を構成している各入力信号パルスを一旦保持するＲＳ型フリップフロップ２４と、このＲＳ型フリップフロップ２４の出力を前記同期信号パルス作成回路２９からのクロックパルスに同期して出力するＤ型フリップフロップ２５とで構成し、該Ｄ型フリップフロップ２５の出力を外部の装置をコントロールする信号としていることを特徴としている。
　請求項８に記載の非同期型における送受信装置では、前記データ受信手段を、前記第１の受信手段３１を第１のＪＫ型フリップフロップ３１で構成すると共に、前記第２の受信手段３２を第２のＪＫ型フリップフロップ３２で構成し、前記第１のＪＫ型フリップフロップ３１からの出力信号と、前記第２のＪＫ型フリップフロップ３２からの出力信号との双方を受けるオアゲートＧ９で構成し、該オアゲートＧ９の出力を外部の装置をコントロールする信号としていることを特徴としている。
　請求項９に記載の非同期型における送受信装置では、前記第１の受信手段３１を、前記データパルス信号列を前記クロックパルスＣｊにて同期してセット出力を出す第１のフリップフロップ３１で構成すると共に、前記第２の受信手段３２を前記データパルス信号列を前記反転クロックパルス BarＣｊにて同期してセット出力を出す第２のフリップフロップ３２で構成し、
　前記阻止手段を、
　前記第１のフリップフロップ３１の出力がセット入力端子Ｓに入力され、前記第２のフリップフロップ３２の出力がリセット入力端子Ｒに入力される第１のＲＳ型フリップフロップ３３と、
　前記第１のフリップフロップ３１の出力がリセット入力端子Ｒに入力され、前記第２のフリップフロップ３２の出力がセット入力端子Ｓに入力される第２のＲＳ型フリップフロップ３４と、
　前記第１のＲＳ型フリップフロップ３３の出力が入力される第１のインバータゲートＧ４と、
　前記第１のインバータゲートＧ４の出力と前記反転クロックパルス BarＣｊが入力される第１のアンドゲートＧ６と、
　前記第２のＲＳ型フリップフロップ３４の出力が入力される第２のインバータゲートＧ５と、
　前記第２のインバータゲートＧ５の出力と前記クロックパルスＣｊが入力される第２のアンドゲートＧ７と
で構成していることを特徴としている。
　請求項１０に記載の非同期型における送受信装置では、前記送信装置１のデジタルデータ信号作成回路１２の出力を増幅する増幅回路１３を設け、この増幅回路１３の増幅度及び前記第１の発振器１１の周波数をそれぞれ可変可能とし、
　前記受信装置２の受信回路２１の出力を増幅する増幅回路２２及びこの増幅回路２２の出力を波形整形するシュミット回路からなる波形整形回路２３とを設け、前記増幅回路２２の増幅度、波形整形回路２３のシュミットレベル及び前記第２の発振器２７の周波数をそれぞれ可変可能としていることを特徴としている。
　請求項１に記載の非同期型における送受信装置間の同期方法によれば、送信装置側と受信装置側にそれぞれ発振回路を有している非同期型の送受信装置の場合でも、送信装置１側からのデータ信号ＰＤに対して受信装置２側のクロックパルスの位相が進んだり、遅れたりした場合でも、誤動作せずにデータ信号ＰＤを正確に受信できるようにすることができる。また、同期信号パルス作成回路２９から出力されるクロックパルスＣｊまたは反転クロックパルス BarＣｊと前記データ受信手段からの出力とを前記アンド回路Ｇ１０にて論理積をとって出力するようにしていることで、送信装置側から送られてきたデータパルス信号列と同じ形態のデータパルス信号をリアルタイムに出力することができる。また、本発明の送受信装置を用いて、既存の独立したシステム間における相互の送受信を容易に可能とすることができる。
　請求項２に記載の非同期型における送受信装置間の同期方法によれば、前記同期信号パルス作成回路２９から出力されるクロックパルスＣｊまたは反転クロックパルス BarＣｊを、前記受信装置２側の外部の装置の同期信号用として該装置でも使用できるように出力していることで、受信装置２の外部装置側では、受信装置２から出力されるデータ信号ＰＤを正確に読み取ることができ、送信装置１から伝送されたデータ信号ＰＤに基づいて外部装置を誤動作することなくコントロールすることができる。
　請求項３に記載の非同期型における送受信装置間の同期方法によれば、端子４３からはデータ受信手段で受信したデータ列の信号が出力され、受信装置２によりコントロールされる装置側では、このデータ列から端子４１から出力されるクロックパルスＣｊまたは反転クロックパルス BarＣｊを同期信号として解読が行なわれる。
　請求項４に記載の非同期型における送受信装置によれば、送信装置側と受信装置側にそれぞれ発振回路を有している非同期型の送受信装置の場合でも、送信装置１側からのデータ信号ＰＤに対して受信装置２側のクロックパルスの位相が進んだり、遅れたりした場合でも、誤動作せずにデータ信号ＰＤを正確に受信できるようにすることができる。また、同期信号パルス作成回路２９から出力されるクロックパルスＣｊまたは反転クロックパルス BarＣｊと前記データ受信手段からの出力とを前記アンド回路Ｇ１０にて論理積をとって出力するようにしていることで、送信装置側から送られてきたデータパルス信号列と同じ形態のデータパルス信号をリアルタイムに出力することができる。また、本発明の送受信装置を用いて、既存の独立したシステム間における相互の送受信を容易に可能とすることができる。
　請求項５に記載の非同期型における送受信装置によれば、前記同期信号パルス作成回路２９から出力されるクロックパルスＣｊまたは反転クロックパルス BarＣｊを、前記受信装置２側の外部の装置の同期信号用として該装置でも使用できるように出力する端子４１を設けているので、受信装置２の外部装置側では、受信装置２から出力されるデータ信号ＰＤを正確に読み取ることができ、送信装置１から伝送されたデータ信号ＰＤに基づいて外部装置を誤動作することなくコントロールすることができる。
　請求項６に記載の非同期型における送受信装置によれば、端子４３からはデータ受信手段で受信したデータ列の信号が出力され、受信装置２によりコントロールされる装置側では、このデータ列から端子４１から出力されるクロックパルスＣｊまたは反転クロックパルス BarＣｊを同期信号として解読が行なわれる。
　請求項７に記載の非同期型における送受信装置によれば、前記データ受信手段を、前記受信回路２１からのデータパルス信号列を直接受信すると共に、該データパルス信号列を構成している各入力信号パルスを一旦保持するＲＳ型フリップフロップ２４と、このＲＳ型フリップフロップ２４の出力を前記同期信号パルス作成回路２９からのクロックパルスに同期して出力するＤ型フリップフロップ２５とで構成し、該Ｄ型フリップフロップ２５の出力を外部の装置をコントロールする信号としていることで、データパルス信号列と同じ形態のデータパルス信号の出力の他に、出力形式としてＤ型フリップフロップから出力して、外部装置側において、Ｄ型フリップフロップの出力を取り込んで回路処理を容易にすることができる。
　請求項８に記載の非同期型における送受信装置によれば、前記データ受信手段を、前記第１の受信手段３１を第１のＪＫ型フリップフロップ３１で構成すると共に、前記第２の受信手段３２を第２のＪＫ型フリップフロップ３２で構成し、前記第１のＪＫ型フリップフロップ３１からの出力信号と、前記第２のＪＫ型フリップフロップ３２からの出力信号との双方を受けるオアゲートＧ９で構成し、該オアゲートＧ９の出力を外部の装置をコントロールする信号としていることで、データパルス信号列と同じ形態のデータパルス信号の出力の他に、出力形式としてＪＫ型フリップフロップから出力して、外部装置側において、ＪＫ型フリップフロップの出力を取り込んで回路処理を容易にすることができる。
　請求項９に記載の非同期型における送受信装置によれば、阻止手段を論理回路を用いた簡単な構成で出来、しかも低コストに構成することができる。
　請求項１０に記載の非同期型における送受信装置によれば、ノイズが正規のデータパルス信号列と周期等が全く同一の場合には、送信装置１の発振器１１と、受信装置２の発振器２７の発生周波数を可変抵抗を用いて変えることで、ノイズによる誤動作を防止することができる。なお、この場合、可変させた周波数（周期）のデューティ比は５０％とする。また、一定レベル以上のノイズが発生している場合では、送信装置１の増幅回路１３のレベルを上げると共に、受信装置２の波形整形回路２３でのシュミットレベルを上げることで、データパルス信号列のパルス信号を効果的に受信することができる。
図１は本発明の前提となる実施の形態における送受信装置のブロック図である。 図２は本発明の前提となる同期信号作成回路の具体回路図である。 本発明の実施の形態におけるデータパルス信号列の構成図である。 図４ａ～ｌは本発明の実施の形態における入力信号パルスをクロックパルスＣｊで取り込んだ場合のタイミングチャートである。 図５ａ～ｌは本発明の実施の形態における入力信号パルスを反転クロックパルス BarＣｊで取り込んだ場合のタイミングチャートである。 図６は本発明の実施の形態におけるクロックパルスの位相がどのようにずれていっても入力パルスを正確に取り込むことを示す説明図である。 図７ａ～ｃは本発明の実施の形態における入力信号パルスのデューティ比を５０％以下とした場合の説明図である。 図８ａ～ｃは本発明の実施の形態における入力信号パルスのデューティ比を５０％以下とした場合の説明図である。 図９ａ～ｃは本発明の実施の形態における入力信号パルスのデューティ比を５０％以下とした場合の説明図である。 図１０ａ～ｃは本発明の実施の形態における入力信号パルスとクロックパルスとのデューティ比を共に５０％以下にした場合の説明図である。 図１１ａ～ｃは本発明の実施の形態における入力信号パルスとクロックパルスとのデューティ比を共に５０％以下にした場合の説明図である。 図１２ａ～ｃは本発明の実施の形態における入力信号パルスとクロックパルスとのデューティ比を共に５０％以下にした場合の説明図である。 図１３ａ～ｃは本発明の実施の形態におけるクロックパルスのデューティ比を５０％以下にした場合の説明図である。 図１４ａ～ｃは本発明の実施の形態におけるクロックパルスのデューティ比を５０％以下にした場合の説明図である。 図１５ａ～ｃは本発明の実施の形態におけるクロックパルスのデューティ比を５０％以下にした場合の説明図である。 図１６ａ、ｂは本発明の実施の形態におけるクロックパルスＣｊのみを用いた場合の説明図である。 図１７ａ、ｂは本発明の実施の形態におけるクロックパルスＣｊのみを用いた場合の説明図である。 図１８は本発明の前提となる図２の回路による動作を示すタイミングチャートである。 図１９は本発明の第１の実施の形態における全体のブロック図である。 図２０は本発明の第１の実施の形態における同期信号パルス作成回路及びデータ受信手段のブロック図である。 図２１は本発明の第１の実施の形態における図２０に対応した動作を示すタイミングチャートである。 図２２は本発明の第２の実施の形態における全体のブロック図である。 図２３は本発明の第２の実施の形態における同期信号パルス作成回路及びデータ受信手段のブロック図である。 図２４は本発明の第２の実施の形態における図２３に対応した動作を示すタイミングチャートである。 図２５は本発明の実施の形態におけるユーザー側を考慮した外部インターフェース等のブロック図である。
符号の説明
　　１　送信装置
　　２　受信装置
　１１　発振器
　１２　デジタルデータ信号作成回路
　１３　増幅回路
　１４　送信回路
　２１　受信回路
　２２　増幅回路
　２３　波形整形回路
　２４　ＲＳ型フリップフロップ
　２５　Ｄフリップフロップ
　２７　発振器
　２９　同期信号パルス作成回路
　３１　第１のフリップフロップ
　３２　第２のフリップフロップ
　３３　第１のＲＳフリップフロップ
　３４　第２のＲＳフリップフロップ
　Ｇ１～Ｇ５　インバータゲート
　Ｇ６、Ｇ７　アンドゲート
　Ｇ８　オアゲート
　Ｇ９　オアゲート
　Ｇ１０　アンドゲート
　ＰＳ　スタート信号
　ＰＤ　データ信号
　ＰＥ　エンド信号
　（本発明の前提となる実施の形態）
　まず、本発明の具体的な実施の形態を説明する前に、本発明の前提となる実施の形態について説明する。この前提発明は、上記特許文献３に記載の技術をベースにして、非同期型における送受信装置間の同期方法に適用したものである。
　図１は非同期型の送信装置１と受信装置２のブロック図を示しており、送信装置１からデータ信号が受信装置２へ送信され、受信装置２側では受信した送信装置１からのデータ信号に基づいて図外の外部の装置をコントロールする。
　送信装置１は、任意の周波数を発振して該送信装置１のクロックパルス（同期信号）として出力する発振器１１と、この発振器１１からのクロックパルスにて同期してスタート信号、データ信号、エンド信号等を作成するデジタルデータ信号作成回路１２と、前記発振器１１及びデジタルデータ信号作成回路１２にて生成されたデジタルデータ信号（後述するデータパルス信号列）を増幅する増幅回路１３と、この増幅回路１３からのデジタルデータ信号を受信装置２側に送信する送信回路１４とで構成されている。なお、デジタルデータ信号作成回路１２では予めインストールされたソフトウエアや、キーボードから入力された信号や送信装置１側からの外部装置からの入力信号に基づいてデジタルデータ信号が作成される。
　上記発振器１１は、パルス幅、周波数は可変可能としており、また、増幅回路１３でも増幅度は可変可能としている。また、上記発振器１１は、送信装置１側の外部装置でも使用できるように出力をしている。
　また、受信装置２は、送信装置１の送信回路１４からのデジタルデータ信号を受信する受信回路２１と、この受信回路２１からの出力を増幅する増幅回路２２と、この増幅回路２２からの出力を波形整形するシュミット回路からなる波形整形回路２３と、この波形整形回路２３からの出力であるデジタルデータ信号の各パルス信号を瞬時的に保持するフリップフロップ２４と、このフリップフロップ２４からの信号を順次取り込むＤフリップフロップ２５と、このＤフリップフロップ２５にて取り込むための波形整形回路２３からのパルス信号と発振器２７からの加工前の元のクロックパルスにて同期信号を作成して、作成したクロックパルスをＤフリップフロップ２５に同期信号として出力する同期信号作成回路２６と、この同期信号作成回路２６に加工前の元のクロックパルスを与える発振器２７とで構成されている。なお、Ｄフリップフロップ２５の出力より図外の機器を制御するためのデータ信号が出力される。また、このＤフリップフロップ２５の代わりに、ＪＫフリップフロップでも良い。つまり、このフリップフロップ２５としては、同期信号作成回路２６からの同期信号に応じてデータ（パルス）を読み込み、出力するタイプのフリップフロップであれば、どのタイプのフリップフロップでも良い。
　なお、受信装置２の増幅回路２２では、増幅度は可変可能とし、波形整形回路２３でのシュミットレベルも可変可能としている。また、発振器２７においては、パルス幅と周波数は可変可能であり、設定上は、この発振器２７も送信装置１の発振器１１も同一の周波数としている。さらに、送信装置１の発振器１１のデューティ比も、受信装置２の発振器２７のデューティ比も同じにして、それぞれ５０％のデューティ比としている。また、送信装置１及び受信装置２の電源部等の回路は省略している。
　図２は前記同期信号作成回路２６等の具体回路図を示している。波形整形回路２３からの信号であるパルス信号が図中のａ点に入力され、インバータゲートＧ１、インバータゲートＧ２を介してＲＳ型のフリップフロップ２４のセット入力端子Ｓに入力される。また、フリップフロップ２４のリセット入力端子Ｒへは、前記インバータゲートＧ１の出力信号が入力されている。そして、フリップフロップ２４の出力端子Ｑからの信号は、Ｄフリップフロップ２５の入力端子Ｄに入力されている。そして、Ｄフリップフロップ２５の出力端子Ｑから制御信号としてパルス信号がシリアルに出力されるようになっている。
　なお、このＤフリップフロップ２５等の代わりに、デジタルデータ信号であるデータパルス信号列のパルス数に応じた段数のシフトレジスタにて構成するようにしても良い。
　同期信号作成回路２６は、ＲＳＴ型の第１のフリップフロップ３１及び第２のフリップフロップ３２と、３つのインバータゲートＧ３～Ｇ５と、２つのアンドゲートＧ６、Ｇ７と、オアゲートＧ８等で構成されている。
　前記インバータゲートＧ１の出力は、フリップフロップ２４と同様に、第１のフリップフロップ３１のリセット入力端子Ｒと、第２のフリップフロップ３２のリセット入力端子Ｒにそれぞれ入力されている。また、前記インバータゲートＧ２の出力は第１のフリップフロップ３１のセット入力端子Ｓと、第２のフリップフロップ３２のセット入力端子Ｓにそれぞれ入力されている。
　発振器２７からは図４ｅに示すようなデューティ比が５０％のクロックパルスＣｊが出力されており、このクロックパルスＣｊが第１のフリップフロップ３１のトリガ端子Ｔに入力されると共に、アンドゲートＧ７の一方の入力端に入力されている。
　発振器２７からのクロックパルスＣｊをインバータゲートＧ３にて反転させたクロックパルスが反転クロックパルス BarＣｊとして第２のフリップフロップ３２のトリガ端子Ｔに入力されると共に、アンドゲートＧ６の一方の入力端に入力されている。
　第１のフリップフロップ３１のＱ出力は、インバータゲートＧ４を介して反転されてアンドゲートＧ６の他方の入力端に入力され、また、第２のフリップフロップ３２のＱ出力は、インバータゲートＧ５を介して反転されてアンドゲートＧ７の他方の入力端に入力されている。
　アンドゲートＧ６とアンドゲートＧ７の出力はそれぞれオアゲートＧ８に入力され、このオアゲートＧ８の出力から同期信号としてクロックパルスＣｊ、または反転クロックパルス BarＣｊがＤフリップフロップ２５のクロック端子ＣＬＫに入力されている。
　なお、本発明の明細書に添付している図面に記載している回路図は、実際の回路製作時の設計図面ではないので、タイミング調整用の回路素子は記載していない。発明の内容を説明するために必要な論理回路のみを記載している。
　インバータゲートＧ１及びＧ２などは代表回路図として描いている。実際の回路を製作する時にはフリップフロップ２４のセットやリセットに必要な時間（使用するフリップフロップ素子の応答速度）に合わせて入力信号のタイミング調整を行なうので、実際の回路製作の設計図では、インバータゲートＧ１もインバータゲートＧ２も１個以上の奇数個のインバータの直列接続にする。
　図３は本発明で取り扱うパルス信号を示しており、スタート信号ＰＳ、アイドル状態ＩＤ、データ信号ＰＤ、アイドル状態ＩＤ及びエンド信号ＰＥからなるひとかたまりのパルス信号からなり、これらのひとかたまりのパルス信号をデータパルス信号列と称する（定義する）。
　図示例では、このデータパルス信号列を構成しているスタート信号ＰＳは１パルスとしているが、任意の数のパルスで構成される。また、スタート信号ＰＳの次のアイドル状態ＩＤは任意のパルス数に応じた区間を設定している。アイドル状態ＩＤの次に送るのが複数のパルスで構成されるデータ信号ＰＤであり、図２に示す受信装置２に接続される外部の装置を具体的にコントロールする信号である。
　このデータ信号ＰＤの後にもアイドル状態ＩＤを設けている。このアイドル状態ＩＤの後にエンド信号ＰＥが設けられていて、このエンド信号ＰＥも任意のパルス数にて構成されている。また、データパルス信号列の前後には周知のようにアイドル状態が設けられる。
　なお、スタート信号ＰＳの後のアイドル状態ＩＤと、エンド信号ＰＥの前のアイドル状態ＩＤは無くしてスタート信号ＰＳの後にデータ信号ＰＤを持ってきて、さらにデータ信号ＰＤの後にエンド信号ＰＥを持ってくるようにしても良い。この場合、スタート信号ＰＳの前とエンド信号ＰＥの後にアイドル状態ＩＤの区間を持ってくるようにする。
　また、図３に示すデータパルス信号列の各パルスの１周期のデューティ比は５０％としている。このデータパルス信号列は、送信装置１の発振器１１とデジタルデータ信号作成回路１２にて作成されるものである。
　次に、図２に示すフリップフロップ２４及び同期信号作成回路２６の動作を説明するが、非同期型の送受信装置は、同期型の送受信装置とは異なり、送信装置１と受信装置２にはそれぞれ個別に発振器１１、２７を備えているために、同期信号としてのクロックパルスの処理に工夫を要する。
　同期型の送受信装置では、１つの発振器からの同一のクロックパルスを用いているため、受信したデータパルス信号列と受信装置側の信号処理回路用クロックパルスとは同期がとれているが、非同期型の送受信装置では、送信装置１側から送られてくるデータパルス信号列と、受信装置２側の信号処理回路用クロックパルスとは個別で同一ではないので同期がとれておらず、そのため、この同期方法について工夫を要する。
　すなわち、受信装置２側は、図２に示すように、フリップフロップ２４で入力パルスを記憶させて、後段のＤフリップフロップ２５へパルス信号を送り出すのであるが、フリップフロップ２４で記憶させた入力パルスを後段のＤフリップフロップ２５でどのようなクロックパルスにて取り出していくかが重要となる。
　また、データパルス信号列の各パルス信号を受信した場合には、フリップフロップ２４でパルス信号を確実に記憶し、パルス信号をフリップフロップ２４にてセットした後は、次のパルス信号が来るまでには必ず当該フリップフロップ２４をリセットしておく必要がある。そして、フリップフロップ２４にてセットした信号を後段のＤフリップフロップ２５へクロックパルスにて取り込むのである。
　また、受信装置２側のクロックパルスと、該クロックパルスの反転信号にて、常時入力パルス（パルス信号）の受信を監視しており、クロックパルスＣｊ、あるいは反転クロックパルス BarＣｊのどちらで入力パルスを受信したかにより、Ｄフリップフロップ２５の出力を送り出すためのクロックパルスＣｊ、あるいは反転クロックパルス BarＣｊを使い分けて、Ｄフリップフロップ２５の信号を確実に送り出すことができるようにしている。
　先ず、フリップフロップ２４でのデータパルス信号列のパルス信号の取り込みとＤフリップフロップ２５の同期信号としてのクロックパルスＣｊまたは反転クロックパルス BarＣｊの自動選択の方法について、図２、図４及び図５により説明する。なお、図２のａ点～ｌ点の波形は、図４及び図５のａ～ｌに対応させている。
　また、図４及び図５では、パルス信号が連続して受信されている場合を示しており、受信されたパルス信号を説明の便宜上「入力信号パルス」と称する。
　図４は、発振器２７から出力されるクロックパルスＣｊで入力信号パルスを取り込んだ場合の各部のタイミングチャートを示し、最初に図４ａに示す入力信号パルスが到来すると、図４ｂに示すように、インバータゲートＧ１により少し遅延した反転信号が出力される。さらに、インバータゲートＧ２により更に少し遅延して入力信号パルスが出力される（図４ｃ参照）。
　電源投入時の初期状態では、各フリップフロップ２４、３１、３２はリセットされている状態であり、１つ目の入力信号パルスＡ１を受信すると、インバータゲートＧ２からのセットパルスＳ１にてフリップフロップ２４がセットされる。その後、インバータゲートＧ１からのリセットパルスＲ１（図４ｂ参照）にてフリップフロップ２４がリセットされる。以後、図４ｄに示すように、フリップフロップ２４は同様に入力信号パルスＡを受信する毎に、セット、リセットを繰り返す。
　ここで、入力信号パルスＡとは周波数（周期）を同じとし、図４ｅに示すデューティ比を５０％としたクロックパルスＣｊが第１のフリップフロップ３１のトリガ端子Ｔに入力され、また、このクロックパルスＣｊをインバータゲートＧ３で反転させた反転クロックパルス BarＣｊ（図４ｆ参照）が、第２のフリップフロップ３２のトリガ端子Ｔに入力されている。
　図４では、クロックパルスＣｊの場合に第１のフリップフロップ３１をセット状態に保持し（図４ｅ、ｇ参照）、第１のフリップフロップ３１のＱ出力はＨレベルを出力している。
　そして、図４ｆに示すように、反転クロックパルス BarＣｊの立ち上がりの時点では、第２のフリップフロップ３２のセット入力端子Ｓに入力されるレベルがＬレベルのため、第２のフリップフロップ３２はＬレベルが取り込まれて、Ｑ出力は図４ｈに示すようにＬレベルとなっている。
　第１のフリップフロップ３１のＱ出力は上述したようにＨレベルであり（図４ｇ参照）、インバータゲートＧ４の出力はＬレベルとなって、アンドゲートＧ６の出力はＬレベルの状態となって反転クロックパルス BarＣｊは出力されない（図４ｉ参照）。
　第２のフリップフロップ３２のＱ出力はＬレベルであり（図４ｈ参照）、そのため、インバータゲートＧ５の出力はＨレベルとなって、アンドゲートＧ７の出力は図４ｊに示すように、クロックパルスＣｊが出力されている。そして、Ｄフリップフロップ２５のクロックパルスを供給するオアゲートＧ８には、クロックパルスＣｊが入力されることになり、オアゲートＧ８の出力は、図４ｋに示すようにクロックパルスＣｊが出力される。
　このオアゲートＧ８からのクロックパルスＣｊがＤフリップフロップ２５の同期信号として、Ｄフリップフロップ２５のクロック端子ＣＬＫに入力されて、入力信号パルスＡに応じたＨレベルの信号が図４のｌに示すようにＤフリップフロップ２５に取り込まれる。
　図５は、入力信号パルスＡに対して発振器２７からのクロックパルスの位相がずれていって、入力信号パルスＡを反転クロックパルス BarＣｊで取り込んだ場合のタイミングチャートを示し、ａ～ｄは図４と同じであるが、ｅ、ｆに示すように、クロックパルスＣｊと反転クロックパルス BarＣｊとの位相が反転している。
　反転クロックパルス BarＣｊの場合に第２のフリップフロップ３２をセット状態に保持し（図５ｆ、ｈ参照）、第２のフリップフロップ３２のＱ出力はＨレベルを出力している。そして、図５ｅに示すクロックパルスＣｊの立ち上がり時点では第１のフリップフロップ３１に入力されるレベルがＬレベルのため、第１のフリップフロップ３１はＬレベルを取り込んで、Ｑ出力はＬレベルが出力されている（図５ｇ参照）。
　かかる状態において、図２に示すように、第２のフリップフロップ３２のＱ出力はＨレベルのため、アンドゲートＧ５の出力はＬレベルであり、そのため、アンドゲートＧ７の一方の入力端にクロックパルスＣｊが入力されていても、該アンドゲートＧ７の出力はＬレベルを維持している。
　第１のフリップフロップ３１のＱ出力はＬレベルのため、アンドゲートＧ４の出力はＨレベルとなり、アンドゲートＧ６の出力からは反転クロックパルス BarＣｊが出力される。
　そして、Ｄフリップフロップ２５にクロックパルスを供給するオアゲートＧ８にはアンドゲートＧ６から反転クロックパルス BarＣｊが入力され、オアゲートＧ８からは図５ｋに示すように、反転クロックパルス BarＣｊが出力される。
　この反転クロックパルス BarＣｊがＤフリップフロップ２５の同期信号としてクロック端子ＣＬＫに入力され、入力信号パルスＡに応じたＨレベルの信号が図４のｌに示すようにＤフリップフロップ２５に取り込まれる。
　このようにして、入力信号パルスＡの到来毎にフリップフロップ２４にてセットし、その後直ぐにフリップフロップ２４をリセットして、次に到来する入力信号パルスＡに対して待機状態を保持している。また、入力信号パルスＡを受信する際に用いるクロックパルス（クロックパルスＣｊ、反転クロックパルス BarＣｊ）の位相がずれた場合でも、Ｃｊまたは BarＣｊのいずれかのクロックパルスにて、フリップフロップ２４にてセットしたパルス信号を確実にＤフリップフロップ２５にて後段に送り出すことができ、そのため、誤動作なく正常に動作をさせることができる。
　なお、図４及び図５では、デューティ比が５０％の入力信号パルスが連続して受信されている場合を示しているので、クロックパルスＣｊまたは反転クロックパルス BarＣｊのいずれの同期信号の場合でも、Ｄフリップフロップ２５の出力はＨレベルを維持している状態となっている。
　図６は、送信装置１の発振器１１の発生するクロックパルス（パルス信号となる）と、受信装置２の発振器２７の発生するクロックパルス（Ｃｊと BarＣｊとで信号処理回路のクロックパルスとなる）の相対的な位相がずれていても大丈夫であることを図示している。すなわち、クロックパルスの位相がどのようにずれていっても、入力信号パルスを正確に取り込むことが可能であることを示すタイミングチャートを示している。
　先ず、図６のＡは、入力信号パルスに対してクロックパルスＣｊの位相が進んでいる場合を示し、この場合には、反転クロックパルス BarＣｊにて入力信号パルスを取り込む。
　図６のＢは、入力信号パルスに対してクロックパルスの位相が遅れてきて入力信号パルスの立ち下がりと反転クロックパルス BarＣｊの立ち上がりがほぼ同じ場合を示し、この場合、反転クロックパルス BarＣｊにて入力信号パルスを取り込む。
　図６のＣは、クロックパルスが更に遅れていって、入力信号パルスとクロックパルスＣｊとの立ち上がりがほぼ同じ場合であり、この場合にはクロックパルスＣｊにて入力信号パルスを取り込む。
　図６のＤは、入力信号パルスに対してクロックパルスが遅れている場合であり、クロックパルスＣｊにて入力信号パルスを取り込む。
　図６のＥは、クロックパルスが入力信号パルスに対して更に遅れている場合であって、入力信号パルスの立ち下がりと、クロックパルスＣｊの立ち上がりがほぼ同じ場合であり、クロックパルスＣｊにて入力信号パルスを取り込む。
　図６のＦは、入力信号パルスの立ち上がりと反転クロックパルス BarＣｊの立ち上がりとがほぼ同じ場合であり、反転クロックパルス BarＣｊにて入力信号パルスを取り込む。そして、このＦ以降は上記Ａに戻り、これを繰り返す。
　図２に示すＤフリップフロップ２５で用いる同期信号としてのクロックパルスＣｊと反転クロックパルス BarＣｊの選択は、同期信号作成回路２６で自動的に行なわれるものであり、受信された入力信号パルスをフリップフロップ２４にて確実にセット、リセットし、また、入力信号パルス毎に同期信号作成回路２６にて自動的に選択したクロックパルスＣｊまたは反転クロックパルス BarＣｊにてＤフリップフロップ２５で入力信号パルスを順次後段に送り出すことができる。
　なお、図６に示すタイミングチャートにおいて、入力信号パルスとクロックパルスとの間の立ち上がり、立ち下がりとが図面上で同じとなっている場合は、両者の相対的な位相のズレにより、入力信号パルスのＨレベル、またはＬレベルをクロックパルスにて取り込むようになっている。
　上述のように、送信装置１の発振器１１と受信装置２の発振器２７との周波数（周期）を同一とし、且つデューティ比をそれぞれ５０％としていることで、入力信号パルスに対して受信装置２側のクロックパルスの位相が進んだり、遅れたりした場合でも、入力信号パルスに同期してＤフリップフロップ２５での信号の取り込みを確実にしている。
　次に、２つの発振器１１、２７の周期を同一とし、且つデューティ比をそれぞれ５０％としている理由について説明する。図７～図９は、入力信号パルスとクロックパルスとの周期は同じで、入力信号パルスのデューティ比は５０％以下であり、クロックパルスのデューティ比は５０％とした場合である。
　図７は、入力信号パルスの位置とクロックパルスＣｊの立ち上がり時点が重なっている場合であり、この場合はクロックパルスＣｊにて入力信号パルスを取り込むことができる。
　しかし、図８に示すように、入力信号パルスに対してクロックパルスの位相が遅れてきて、入力信号パルスが存在しない位置にクロックパルスＣｊと反転クロックパルス BarＣｊの立ち上がりが位置している場合では、クロックパルスＣｊ、または反転クロックパルス BarＣｊでも入力信号パルスを取り込むことができない。
　そのため、図２に示す第１のフリップフロップ３１、第２のフリップフロップ３２をセットすることができず、フリップフロップ３１、３２のＱ出力はＬレベルとなり、２つのアンドゲートＧ６、７からはそれぞれ反転クロックパルス BarＣｊとクロックパルスＣｊとが出力される。これにより、Ｄフリップフロップ２５のクロック端子ＣＬＫには反転クロックパルス BarＣｊとクロックパルスＣｊとが同時に入力されることになり、Ｄフリップフロップ２５を正常に動作させることができなくなる。よって、入力信号パルスが到来しているにも関わらず、入力信号パルスを検出することができない。
　また、図９に示すように、入力信号パルスに対してクロックパルスの位相が更に遅れてきて、反転クロックパルス BarＣｊの立ち上がりと入力信号パルスとが重なっている場合では、反転クロックパルス BarＣｊにて入力信号パルスを取り込むことができる。
　このように、入力信号パルスのデューティ比を５０％以下とした場合には、入力信号パルスのＬレベルの期間のときにクロックパルスＣｊ、あるいは反転クロックパルス BarＣｊの両方共に入力信号パルスを取り込むことができない。そのため、入力信号パルスのデューティ比も５０％にする必要がある。
　次に、図１０～図１２に示すように、入力信号パルス及びクロックパルスＣｊのデューティ比を共に５０％以下にした場合について説明する。先ず、図１０は、入力信号パルスの位置とクロックパルスＣｊの立ち上がり時点が重なっている場合であり、この場合はクロックパルスＣｊにて入力信号パルスを取り込むことができる。
　しかし、図１１に示すように、入力信号パルスに対してクロックパルスの位相が遅れてきて、入力信号パルスが存在しない位置にクロックパルスＣｊと反転クロックパルス BarＣｊの立ち上がりが位置している場合では、クロックパルスＣｊまたは反転クロックパルス BarＣｊでも入力信号パルスを取り込むことができない。そのため、上述した理由により入力信号パルスが到来しているにも関わらず、入力信号パルスを検出することができない。
　また、図１２に示すように、入力信号パルスに対してクロックパルスの位相が更に遅れてきて、反転クロックパルス BarＣｊの立ち上がりと入力信号パルスとが重なっている場合では、反転クロックパルス BarＣｊにて入力信号パルスを取り込むことができる。
　このように、入力信号パルス及びクロックパルスＣｊのデューティ比を共に５０％以下とした場合には、入力信号パルスのＬレベルの期間のときにクロックパルスＣｊ、あるいは反転クロックパルス BarＣｊの両方共に入力信号パルスを取り込むことができない。そのため、入力信号パルスとクロックパルスＣｊのデューティ比も共に５０％にする必要がある。
　次に、図１３～図１５に示すように、入力信号パルスのデューティ比は５０％とし、クロックパルスＣｊのデューティ比を５０％以下にした場合について説明する。
　図１３は、入力信号パルスの位置とクロックパルスＣｊの立ち上がり時点が重なっている場合であり、この場合はクロックパルスＣｊにて入力信号パルスを取り込むことができる。
　しかし、図１４に示すように、入力信号パルスに対してクロックパルスの位相が遅れてきて、入力信号パルスが存在しない位置にクロックパルスＣｊと反転クロックパルス BarＣｊの立ち上がりが位置している場合では、クロックパルスＣｊまたは反転クロックパルス BarＣｊでも入力信号パルスを取り込むことができない。そのため、上述した理由により入力信号パルスが到来しているにも関わらず、入力信号パルスを検出することができない。
　また、図１５に示すように、入力信号パルスに対してクロックパルスの位相が更に遅れてきて、反転クロックパルス BarＣｊの立ち上がりと入力信号パルスとが重なっている場合では、反転クロックパルス BarＣｊにて入力信号パルスを取り込むことができる。
　このように、入力信号パルスのデューティ比を５０％としていても、クロックパルスＣｊのデューティ比を５０％以下とした場合には、入力信号パルスのＬレベルの期間のときにクロックパルスＣｊ、あるいは反転クロックパルス BarＣｊの両方共に入力信号パルスを取り込むことができない。そのため、入力信号パルスとクロックパルスＣｊのデューティ比も共に５０％にする必要がある。
　図１６及び図１７は、本実施形態とは異なり、受信装置２の発振器２７からのクロックパルスＣｊのみで入力信号パルスを取り込むようにした場合を示している。図１６では、入力信号パルスの位置とクロックパルスＣｊの立ち上がり時点が重なっている場合であり、この場合においてはクロックパルスＣｊにて入力信号パルスを取り込むことができる。
　しかし、図１７に示すように、入力信号パルスに対してクロックパルスの位相が遅れてきて、入力信号パルスが存在しない位置にクロックパルスＣｊの立ち上がりが位置している場合では、クロックパルスＣｊで入力信号パルスを取り込むことができない。そのため、入力信号パルスが到来しているにも関わらず、入力信号パルスを検出することができない。
　すなわち、図２において同期信号作成回路２６が存在せず、発振器２７からのクロックパルスＣｊが直接Ｄフリップフロップ２５のクロック端子ＣＬＫに入力されていると、図１７に示すように、クロックパルスＣｊの立ち上がり時点では、入力信号パルスはＬレベルとなっているので、このＬレベルの信号が順次送り出されていくことになる。
　そのため、入力信号パルスが連続して受信されているにも関わらず、入力信号パルスのＬレベルの部分を出力することになり、入力信号パルスを正確に検出して取り込むことができなくなる。
　特に、反転クロックパルス BarＣｊを用いずに、クロックパルスＣｊのみで入力信号パルスを取り込もうとした場合には、入力信号パルスに対してクロックパルスＣｊの位相が相対的に進んだり、遅れたりしてズレてくるため、図１６に示すように、クロックパルスＣｊの立ち上がりの時点で、入力信号パルスが存在しない限り入力信号パルスを取り込むことができない。
　そのため、図１７に示すように、入力信号パルスが到来しているにも関わらず、クロックパルスＣｊの立ち上がり時点で、入力信号パルスが位置していない時は、クロックパルスＣｊで入力信号パルスを検出することができない。すなわち、クロックパルスＣｊの立ち上がりが入力信号パルスより外れてから、クロックパルスＣｊの位相が入力信号パルスに対して徐々に遅れていき、クロックパルスＣｊの立ち上がりが入力信号パルスと重なるまで、クロックパルスＣｊにて入力信号パルスを取り込むことができないという誤動作が生じることになる。
　このように本実施形態では、同期信号作成回路２６により、受信回路２１からの入力信号パルス信号を、受信装置２の発振器２７のクロックパルスＣｊまたはこのクロックパルスＣｊを反転させた反転クロックパルス BarＣｊのどちらで同期して受信したかを判定すると共に、Ｄフリップフロップ２５に送るクロックパルスを、クロックパルスＣｊでパルス信号を受信した場合にはクロックパルスＣｊとし、反転クロックパルス BarＣｊでパルス信号を受信した場合には反転クロックパルス BarＣｊとしてＤフリップフロップ２５の同期をとるようにしている。
　これにより、送信装置１とは別個の発振器２７を受信装置２側に設けていても、受信する入力信号パルスをクロックパルスＣｊと反転クロックパルス BarＣｊとで全周期にわたって常時監視しているので、入力信号パルスに対してクロックパルスの位相が進んだり、遅れたりしても、フリップフロップ２４から取り込んだ信号をＤフリップフロップ２５で確実に出力することができ、そのため、誤動作なく正常動作をさせることができる。
　上述のようにして、フリップフロップ２４を介して入力された入力信号パルスが同期信号作成回路２６で自動的に選択した同期信号（クロックパルスＣｊまたは反転クロックパルス BarＣｊ）にて順次Ｄフリップフロップ２５にて取り込まれる。
　図１８は、この前提発明の図２に示す同期信号作成回路２６により、スタート信号ＰＳ、データ信号ＰＤ及びエンド信号ＰＥからなる１セット分のデータパルス信号列を受信した時の回路の動作を示すタイミングチャートであり、入力信号パルスをクロックパルスＣｊで取り込んだ場合を示している。
　図２におけるａ点～ｋ点と、図１８に示すａ～ｋの波形とは対応している。先ず、図１８ａに示すように、時刻ｔ０にてスタート信号ＰＳが受信されるとインバータゲートＧ１、Ｇ２を介してフリップフロップ２４のセット入力端子Ｓに入力されることで、図１８ｄに示すようにＨレベルが出力される。なお、図１８ｂはインバータゲートＧ１の出力を、図１８ｃはインバータゲートＧ２の出力をそれぞれ示している。
　フリップフロップ３１は、図１８ｅに示すクロックパルスＣｊの立ち上がりにてインバータゲートＧ２の出力を取り込むことで、フリップフロップ３１のＱ出力はＨレベルとなり（図１８ｇ参照）、また、フリップフロップ３２は、反転クロックパルス BarＣｊの立ち上がりにてインバータゲートＧ２の出力を取り込むことで、フリップフロップ３２のＱ出力はＬレベルとなる（図１８ｈ参照）。
　ここで、フリップフロップ３１のＱ出力がＨレベルなので、インバータゲートＧ４の出力はＬレベルとなってアンドゲートＧ６はオフ状態となり、そのため、アンドゲートＧ６からは反転クロックパルス BarＣｊは出力されず、Ｌレベルのままである（図１８ｉ参照）。
　また、フリップフロップ３２のＱ出力はＬレベルのため、インバータゲートＧ５の出力がＨレベルとなり、そのため、アンドゲートＧ７の出力からはクロックパルスＣｊが出力され（図１８ｊ参照）、オアゲートＧ８からクロックパルスＣｊが出力され（図１８ｋ参照）、このクロックパルスＣｊがＤフリップフロップ２５の同期信号としてクロック端子ＣＬＫに入力される。
　また、オアゲートＧ８から出力されるクロックパルスＣｊは、出力端子４１に出力されており、この出力端子４１からのクロックパルスＣｊが、データパルス信号列のデータ信号ＰＤに基づいて制御される装置のクロックパルス（同期信号）として用いられる。
　時刻ｔ０直後の時刻ｔ１で（図１８ｋ参照）、オアゲートＧ８からのクロックパルスＣｊにてＤフリップフロップ２５がフリップフロップ２４のＱ出力の信号を取り込む。また、フリップフロップ２４のＱ出力は、上述した理由により、図１８ａに示す入力信号パルスより少し遅延した信号が出力される。
　そして、時刻ｔ２でアイドル状態ＩＤのＬレベルをクロックパルスＣｊにて取り込み、フリップフロップ３１の出力はＬレベルとなる。
　この時刻ｔ２において、クロックパルスＣｊの立ち上がりでフリップフロップ３１がインバータゲートＧ２から出力されるアイドル状態ＩＤのＬレベルの信号を取り込み、そのため、図１８ｇに示すようにフリップフロップ３１のＱ出力はＬレベルとなる。このフリップフロップ３１のＱ出力がＬレベルとなると、インバータゲートＧ４の出力がＨレベルとなり、このインバータゲートＧ４の他方の入力端にＨレベルの信号が入力されると、アンドゲートＧ６からはそのまま信号が出力されることになる。
　すなわち、フリップフロップ３１のＱ出力がＬレベルの期間（インバータゲートＧ４の出力であるアンドゲートＧ６の一方の入力端がＨレベルの期間）、アンドゲートＧ６の他方の入力端には、反転クロックパルス BarＣｊ（図１８ｆ参照）が入力されることになり、アンドゲートＧ６からは図１８ｉに示すように反転クロックパルス BarＣｊが出力されることになる。そして、このアンドゲートＧ６からの反転クロックパルス BarＣｊがオアゲートＧ８の一方の入力端に入力される。
　一方、アンドゲートＧ７からはクロックパルスＣｊが出力されていて、このクロックパルスＣｊがオアゲートＧ８の他方の入力端に入力されているので、図１８ｋに示すように、クロックパルスＣｊと反転クロックパルス BarＣｊの論理和となる信号がオアゲートＧ８から出力されることになる。そのため、Ｄフリップフロップ２５のクロック端子ＣＬＫにはデューティ比が上述した５０％ではなく、１００％のパルス信号となり、Ｄフリップフロップ２５において正常なパルス信号の取り込みが出来なくなる。この現象は、図１８に示す時刻ｔ３、時刻ｔ４においても見られる。
　（本発明の第１の実施の形態）
　そこで、Ｄフリップフロップ２５のクロック端子ＣＬＫには、常にデューティ比が５０％のクロックパルスＣｊまたは反転クロックパルス BarＣｊが入力されるように、上記前提発明に更に工夫を施したのが本発明であり、図１９に送信装置１と受信装置２の全体のブロック図を示す。
　全体の構成は前提発明の場合と同様であるが、図１と比較して上記同期信号作成回路２６を改良した同期信号パルス作成回路２９を設け、また、フリップフロップ２４とＤフリップフロップ２５をまとめてデータ受信手段としている。さらに前記同期信号パルス作成回路２９から出力されるクロックパルスＣｊまたは反転クロックパルス BarＣｊと、前記データ受信手段からの信号との論理積をとるアンド回路Ｇ１０を設けている。
　アンド回路Ｇ１０の出力は端子４２を介して外部装置のコントロール用データ信号としてのデータパルス信号列が出力され、また、データ受信手段からの信号は端子４３を介して外部装置のコントロール用信号として出力されるようになっている。
　また、送信装置１側にも発振器１１からのクロックパルスを出力する端子１６と、デジタルデータ信号作成回路１２に送信装置１側の外部装置から外部インターフェースを介してデジタルデータ信号が入力される端子１７が設けられている。
　図２０に上記同期信号パルス作成回路２９とデータ受信手段との具体的なブロック図を示す。データ受信手段は、受信回路２１、増幅回路２２及び波形整形回路２３を介して入力されるデータパルス信号列を直接受信し、該データパルス信号列のＨレベルの信号を受信してからＬレベルの信号を受信するまでの間、Ｈレベルを出力し続ける構成となっている。
　また、同期信号パルス作成回路２９は、発振器２７からのクロックパルスＣｊまたはこのクロックパルスＣｊを反転させた反転クロックパルス BarＣｊを出力し、該クロックパルスＣｊまたは反転クロックパルス BarＣｊを前記データパルス信号列に対応した元のデータパルス生成用のクロックパルスとして出力するものである。
　図２０に示す同期信号パルス作成回路２９は、図２に示す同期信号作成回路２６とは基本的には同じであるが、フリップフロップ３１とインバータゲートＧ４との間にＲＳ型のフリップフロップ３３を設け、また、フリップフロップ３２とインバータゲートＧ５との間にＲＳ型のフリップフロップ３４を設けたものである。
　すなわち、図２０に示すように、フリップフロップ３１のＱ出力端子をフリップフロップ３３のセット入力端子Ｓに接続し、フリップフロップ３３のＱ出力端子をインバータゲートＧ４の入力端子に接続している。また、フリップフロップ３２のＱ出力端子をフリップフロップ３４のセット入力端子Ｓに接続し、該フリップフロップ３４のＱ出力端子をインバータゲートＧ５の入力端子に接続している。
　そして、フリップフロップ３１のＱ出力端子をフリップフロップ３４のリセット入力端子Ｒに接続すると共に、フリップフロップ３２のＱ出力端子をフリップフロップ３３のリセット入力端子Ｒに接続している。
　また、入力される入力信号パルス（図２１ａ参照）と同じ生データ形態の信号（データパルス信号列）を出力１として出力すべく、Ｄフリップフロップ２５のＱ出力とオアゲートＧ８のクロックパルスＣｊまたは BarＣｊの論理積をとるアンドゲートＧ１０を設けている。
　Ｄフリップフロップ２５のＱ出力を端子４３から外部の装置へ出力２として出力し、また、上記アンドゲートＧ１０の出力を端子４２から外部の装置へ出力１として出力するようにしている。
　ここで、図２０に示すように、フリップフロップ２４とＤフリップフロップ２５とでデータ受信手段を構成しているが、便宜上フリップフロップ２４とＤフリップフロップ２５の入力側とで、入力信号パルスを取り込む入力信号パルス取り込み回路（図中の二点鎖線で囲った部分）３７とし、Ｄフリップフロップ２５の出力側とアンドゲートＧ１０とで、出力回路（図中の破線で囲った部分）３８としている。
　また、図２０において、同期信号パルス作成回路２９のオアゲートＧ８から出力されるクロックパルス（クロックパルスＣｊまたは反転クロックパルス BarＣｊ）は、Ｄフリップフロップ２５の同期信号としてのクロックパルスであると同時に、アンドゲートＧ１０の出力は、Ｄフリップフロップ２５のＱ出力ｎとオアゲートＧ８の出力ｍのＨレベル時のＡＮＤで同期をとって出力するようにしており、オアゲートＧ８からのクロックパルスはアンドゲートＧ１０にとって広義の同期信号である。
　図２０におけるａ点～ｏ点と、図２１に示すａ～ｏの波形とは対応している。先ず、図２１ａに示すように、時刻ｔ０にてスタート信号ＰＳが受信されるとインバータゲートＧ１、Ｇ２を介してフリップフロップ２４のセット入力端子Ｓに入力されることで、図２１ｄに示すようにＨレベルが出力される。なお、図２１ｂはインバータゲートＧ１の出力を、図２１ｃはインバータゲートＧ２の出力をそれぞれ示している。
　時刻ｔ１で、フリップフロップ３１は、図２１ｅに示すクロックパルスＣｊの立ち上がりにてインバータゲートＧ２の出力を取り込むことで、フリップフロップ３１のＱ出力はＨレベルとなり（図２１ｇ参照）、また、フリップフロップ３２は、反転クロックパルス BarＣｊの立ち上がりにてインバータゲートＧ２の出力を取り込むことで、フリップフロップ３２のＱ出力はＬレベルとなる（図２１ｉ参照）。
　ここで、フリップフロップ３１のＱ出力がＨレベルになると、このＨレベルの信号がフリップフロップ３３のセット入力端子Ｓに入力され、フリップフロップ３３のＱ出力はＨレベルとなる（図２１ｈ参照）。また、フリップフロップ３１のＱ出力がフリップフロップ３４のリセット入力端子Ｒに入力されてフリップフロップ３４はリセットされて、該フリップフロップ３４のＱ出力ｊはＬレベルになっている（図２１ｊ参照）。
　ここで、図２１はデューティ比が５０％のデータパルス信号列をデューティ比が５０％のクロックパルスとしたクロックパルスＣｊで取り込んでいる場合を示しているので、反転クロックパルス BarＣｊの立ち上がりでのデータパルス信号列はＬレベルに対応しており（図２１ｃ、ｆ参照）、フリップフロップ３２のＱ出力はＬレベルを維持しており（図２１ｉ参照）、フリップフロップ３３はリセットされず、フリップフロップ３３のＱ出力はＨレベルを維持している（図２１ｈ参照）。
　したがって、フリップフロップ３３のＱ出力はＨレベルを維持している状態であるため、インバータゲートＧ４の出力はＬレベルとなってアンドゲートＧ６はオフ状態となり、そのため、アンドゲートＧ６からは反転クロックパルス BarＣｊは出力されず、Ｌレベルのままである（図２１ｋ参照）。
　また、フリップフロップ３４のＱ出力はＬレベルのため（図２１ｊ参照）、インバータゲートＧ５の出力がＨレベルとなり、そのため、アンドゲートＧ７の出力からはクロックパルスＣｊが出力され（図２１ｌ参照）、オアゲートＧ８からクロックパルスＣｊが出力され（図２１ｍ参照）、このクロックパルスＣｊがＤフリップフロップ２５の同期信号としてクロック端子ＣＬＫに入力される。
　また、オアゲートＧ８から出力されるクロックパルスＣｊは、出力端子４１に出力されており、この出力端子４１からのクロックパルスＣｊが、データパルス信号列のデータ信号ＰＤに基づいて制御される受信装置２側の外部の装置のクロックパルス（同期信号）として使用することができる。
　また、Ｄフリップフロップ２５のＱ出力は受信装置２側の外部の装置へ端子４３から図２１ｎに示すデータパルス信号列が出力され（出力２）、同時にアンドゲートＧ１０にはクロックパルスＣｊとＤフリップフロップ２５のＱ出力が入力されて、クロックパルスＣｊとＤフリップフロップ２５のＱ出力がアンドゲートＧ１０にてクロックパルスＣｊのＨレベル時の論理積で同期をとって端子４２から図２１ｏに示す入力信号パルスのデータパルス信号列と同じ形態のデータパルス信号がリアルタイムに出力されるようになっている。
　時刻ｔ０直後の時刻ｔ１で（図２１ｍ参照）、オアゲートＧ８からのクロックパルスＣｊにてＤフリップフロップ２５がフリップフロップ２４のＱ出力の信号を取り込む（図２１ｎ参照）。この図２１ｎは、Ｄフリップフロップ２５への取り込みデータを示している。また、フリップフロップ２４のＱ出力は、上述した理由により、図２１ａに示す入力信号パルスより少し遅延した信号が出力される。
　そして、時刻ｔ２でアイドル状態ＩＤのＬレベルをフリップフロップ３１がクロックパルスＣｊにて取り込むことで、フリップフロップ３１のＱ出力はＬレベルとなる（図２１ｇ参照）。このフリップフロップ３１がＬレベルとなってもＲＳ型のフリップフロップ３３によりＱ出力はＨレベルにセットされているので、インバータゲートＧ４の出力はＬレベルであってアンドゲートＧ６のオフ状態を維持している（図２１ｋ参照）。
　そして、時刻ｔ２でアイドル状態ＩＤのＬレベルをクロックパルスＣｊにて取り込み、Ｄフリップフロップ２５の出力はＬレベルとなる（図２１ｎ参照）。
　次に、時刻ｔ３でデータ信号ＰＤが受信（入力）され、フリップフロップ２４はセットされて該フリップフロップ２４のＱ出力はＨレベルなり、また、クロックパルスＣｊの立ち上がりでインバータゲートＧ２のＨレベルの信号を取り込むことで、フリップフロップ３１のＱ出力はＬレベルからＨレベルになる（図２１ｇ参照）。このデータ信号ＰＤに対応したフリップフロップ２４のＱ出力は、オアゲートＧ８から出力されるクロックパルスＣｊ毎にＤフリップフロップ２５に取り込まれる。
　ここで、クロックパルスＣｊにてフリップフロップ２４のＱ出力を取り込む際は、該フリップフロップ２４のＱ出力はＨレベルのため、連続したＨレベルのパルスが出力されている状態では、Ｄフリップフロップ２５の出力はＨレベルのままとなっている（図２１ｎ参照）。ここでは、時刻ｔ４までの４個のパルス信号が連続しているので、時刻ｔ４でクロックパルスＣｊにてフリップフロップ２４のＱ出力を取り込むまではＤフリップフロップ２５のＱ出力はＨレベルのままである。
　そして、時刻ｔ５でクロックパルスＣｊにてフリップフロップ２４のＱ出力を取り込むと、この時点でフリップフロップ２４のＱ出力はＬレベルのため、Ｄフリップフロップ２５のＱ出力はＬレベルとなる。次のデータ信号ＰＤのパルスが受信される時刻ｔ６では、Ｄフリップフロップ２５のＱ出力はＨレベルとなる（図２１ｎ参照）。
　また、時刻ｔ５において、図２１ｇに示すようにフリップフロップ３１はクロックパルスＣｊにてデータ信号ＰＤのＬレベルに対応したインバータゲートＧ２の出力を取り込むので、フリップフロップ３１の出力はＬレベルとなる。このフリップフロップ３１の出力がＬレベルとなっても、上述したようにフリップフロップ３３のＱ出力はＨレベルに維持されているので、アンドゲートＧ６はオフ状態に維持されている。
　そして、時刻ｔ６でフリップフロップ３１はクロックパルスＣｊにてＨレベルの信号を取り込むので、フリップフロップ３１の出力はＨレベルになる。
　時刻ｔ７でデータ信号ＰＤの最後のパルスが受信されて、その後のアイドル状態ＩＤでＤフリップフロップ２５のＱ出力はＬレベルとなる。このアイドル状態ＩＤの後のエンド信号ＰＥのパルスでも上記と同様の処理が行なわれ、一連のデータパルス信号列の受信処理が終了する。
　なお、図２１では、データパルス信号列のデータ信号ＰＤは、例えば「１１１１０１１１」のパルス信号としており、このパルス信号に応じて受信したＤフリップフロップ２５のＱ出力は、図２１ｎに示すデータ列となっている。受信装置２によりコントロールされる装置側では、このデータ列から出力端子４１からのクロックパルスＣｊを同期信号として解読を行ない、元のデータ信号ＰＤである「１１１１０１１１」を認識するようになっている。
　また、アンドゲートＧ１０から端子４２を介して出力されるパルス信号は、元のデータ信号ＰＤに対応した生のパルス信号である「１１１１０１１１」が出力されるようになっている（図２１ａ、ｏ参照）。すなわち、受信したデータパルス信号列（図２１ａ参照）と同じ形態のデータパルス信号（図２１ｏ参照）が端子４２より受信装置２の外部装置側にリアルタイムに出力される。
　このデータ信号ＰＤに基づいて受信装置２側の外部装置がコントロールされる。そして、送信装置１から伝送されてくるデータパルス信号列のデータ信号ＰＤに基づいて受信装置２側の外部装置でのコントロールが行なわれることになる。このように、フリップフロップ２５に送る同期信号パルスを、受信装置２側の外部の装置の同期信号用として受信装置２側の外部装置でも使用できるように出力していることで、受信装置２側の外部装置では受信装置２から出力されるデータ信号ＰＤを正確に読み取ることができ、送信装置１から伝送されたデータ信号ＰＤに基づいて装置を誤動作することなくコントロールすることができる。なお、上記受信装置２側の外部装置については具体的には記載していないが、データ信号ＰＤとクロックパルスＣｊ又は反転クロックパルス BarＣｊにてコントロールされる装置であれば、どのような装置でも良い。また、本発明の送受信装置を用いて、既存の独立したシステム間における相互の送受信を容易に可能とすることができる。
　なお、送信装置１からデータパルス信号列を受信装置２へ伝送する場合の媒体としては、通常のシールド電線や、光ファイバーであり、有線を用いない無線の場合では、ＬＥＤ光やレーザー光や電波も用いることができる。また、送信装置１と受信装置２との間でのデータパルス信号列の伝送を行なう場合で、光ファイバーや、ＬＥＤ光やレーザー光を用いる場合においては、送信装置１の送信回路１４では発光素子を使用し、受信装置２の受信回路２１では受光素子を使用する。
　なお、上記の説明では、図２１ａに示す入力信号パルスをクロックパルスＣｊにて受信装置２の回路に取り込んでいる場合であるが、送信装置１の発振器１１が発生したパルス（入力信号パルス）と、受信装置２の発振器２７が発生したパルスとの相対的な位相の位置関係がズレてきて、クロックパルスＣｊで入力信号パルスを取り込むことができなくなる時点で、今度は反転クロックパルス BarＣｊで取り込むことができる。
　反転クロックパルス BarＣｊで入力信号パルスを取り込む場合は、フリップフロップ３２において反転クロックパルス BarＣｊにてＨレベルの信号を取り込むことで、フリップフロップ３２のＱ出力がＨレベルとなる。そのため、フリップフロップ３３がリセットされてＱ出力はＬレベルとなり、フリップフロップ３４がセットされて該フリップフロップ３４のＱ出力がＨレベルに維持され、インバータゲートＧ５の出力をＬレベルとしてアンドゲートＧ７をオフ状態に維持する。
　このように本実施形態では、送信装置１とは別個の発振器２７を受信装置２側に設けていても、受信したデータパルス信号列の各入力信号パルスをクロックパルスＣｊと反転クロックパルス BarＣｊとで全周期にわたって常時監視していることと、クロックパルスＣｊで入力信号パルスを取り込む場合は、フリップフロップ３３とインバータゲートＧ４とで反転クロックパルス BarＣｊを出力するアンドゲートＧ６をオフ状態に維持し、また、反転クロックパルス BarＣｊで入力信号パルスを取り込む場合は、フリップフロップ３４とインバータゲートＧ５とでクロックパルスＣｊを出力するアンドゲートＧ７をオフ状態に維持していることで、入力信号パルスに対してクロックパルスの位相が進んだり、遅れたりしても、フリップフロップ２４から取り込んだ信号をフリップフロップ２５で確実に出力することができ、そのため、誤動作なく正常動作をさせることができる。このように、擬似的に同期信号を作成して、送信装置１側からのデータパルス信号列に対して受信装置１側のクロックパルスの位相が進んだり、遅れたりした場合でも、誤動作せずにデータパルス信号列を正確に受信することができるものである。
　ここで、光ノイズや電気、電磁的なノイズが発生して、該ノイズが正規のデータパルス信号列と周期等が全く同一の場合には、送信装置１の発振器１１と、受信装置２の発振器２７の発生周波数を可変抵抗を用いて変えることで、ノイズによる誤動作を防止することができる。なお、この場合、可変させた周波数（周期）のデューティ比は５０％とする。
　また、一定レベル以上のノイズが発生している場合では、送信装置１の増幅回路１３のレベルを上げると共に、受信装置２の波形整形回路２３でのシュミットレベルを上げることで、データパルス信号列のパルス信号を効果的に受信することができる。
　ここで、送信装置１からのデータパルス信号列が、万が一ノイズと一致した場合には、発振器１１、２７の時定数を決めている抵抗とコンデンサの内の抵抗を可変抵抗にし、データパルス信号列の周期、パルス波高値などを変化させることで、ノイズと全く異なるパルスを自由に、且つ容易に生成することができる。これにより、データパルス信号列とノイズが一致した場合でも完全にノイズを排除することができる。
　特に、ポテンショメータなどで、パルス信号の周期、パルス波高値などを自由に可変させることで、多数の送受信装置を隣り同士が接する程、隣接して配置して互いに入力信号パルスが干渉しないように調整を行なう場合でも、例えば、工場の生産ラインの現場で行なうことができるものであり、しかも、送受信装置間の干渉を防止することができる。
　（第２の実施の形態）
　図２２は第２の実施形態の全体のブロック図を示し、図２３は同期信号パルス作成回路２９及びデータ受信手段の具体回路図を、図２４は図２３のタイミングチャートをそれぞれ示している。本実施形態では、データ受信手段としてフリップフロップ３１、３２とオアゲートＧ９とで構成し、オアゲートＧ９からの出力を端子４３に出力２として出力すると共に、オアゲートＧ９の出力とオアゲートＧ８からの出力とをアンドゲートＧ１０で論理積をとり、このアンドゲートＧ１０の出力を端子４２から出力１として出力している。
　本実施形態では、フリップフロップ３１、３２とオアゲートＧ９の入力側で入力信号パルスを取り込む入力信号パルス取り込み回路（図２３の二点鎖線で囲った部分）３７とし、オアゲートＧ９の出力側とアンドゲートＧ１０とで出力回路（破線で囲った部分）３８としている。なお、フリップフロップ３１及びフリップフロップ３２の論理回路の機能は、同期信号パルス作成回路２９とデータ受信手段の両方で共用している。
　ここで、アンドゲートＧ１０の出力は、オアゲートＧ９の出力ｎとオアゲートＧ８の出力ｍとを入力して出力ｍのＨレベル時のＡＮＤで同期をとって出力している。
　本実施形態では、図２３に示すように、フリップフロップ３１のＱ出力がオアゲートＧ９の一方の入力端に入力され、他方のフリップフロップ３２のＱ出力がオアゲートＧ９の他方の入力端に入力されている。そして、いずれかのフリップフロップ３１、３２のＱ出力がオアゲートＧ９を介してアンドゲートＧ１０の一方の入力端に入力されると共に、端子４３に出力されている。
　アンドゲートＧ１０では、オアゲートＧ９からの出力と、オアゲートＧ８からのクロックパルスＣｊまたは反転クロックパルス BarＣｊとを論理積を行ない、アンドゲートＧ１０からの出力は、先の実施形態と同様にデータパルス信号列と同じ形態のデータパルス信号をリアルタイムに出力するようにしている。
　次に、本実施形態の動作について説明する。図２３のａ点等と、図２４のａ等の英文字に示す波形はそれぞれ対応している。先ず、図２４ａに示すように、時刻ｔ０にてスタート信号ＰＳが受信されるとインバータゲートＧ１、Ｇ２を介してフリップフロップ３１、３２のセット入力端子Ｓにそれぞれ入力される。なお、図２４ｂはインバータゲートＧ１の出力を、図２４ｃはインバータゲートＧ２の出力をそれぞれ示している。
　時刻ｔ１で、フリップフロップ３１は、図２４ｅに示すクロックパルスＣｊの立ち上がりにてインバータゲートＧ２の出力を取り込むことで、フリップフロップ３１のＱ出力はＨレベルとなり（図２４ｇ参照）、また、フリップフロップ３２は、反転クロックパルス BarＣｊの立ち上がりにてインバータゲートＧ２の出力を取り込むことで、フリップフロップ３２のＱ出力はＬレベルとなる（図２４ｉ参照）。
　ここで、フリップフロップ３１のＱ出力がＨレベルになると、このＨレベルの信号がフリップフロップ３３のセット入力端子Ｓに入力され、フリップフロップ３３のＱ出力はＨレベルとなる（図２４ｈ参照）。また、フリップフロップ３１のＱ出力がフリップフロップ３４のリセット入力端子Ｒに入力されてフリップフロップ３４はリセットされて、該フリップフロップ３４のＱ出力ｊはＬレベルになっている（図２４ｊ参照）。
　ここで、図２４はデューティ比が５０％のデータパルス信号列をデューティ比が５０％のクロックパルスとしたクロックパルスＣｊで取り込んでいる場合を示しているので、反転クロックパルス BarＣｊの立ち上がりでのデータパルス信号列はＬレベルに対応しており（図２４ｃ、ｆ参照）、フリップフロップ３２のＱ出力はＬレベルを維持しており（図２４ｉ参照）、フリップフロップ３３はリセットされず、フリップフロップ３３のＱ出力はＨレベルを維持している（図２４ｈ参照）。
　したがって、フリップフロップ３３のＱ出力はＨレベルを維持している状態であるため、インバータゲートＧ４の出力はＬレベルとなってアンドゲートＧ６はオフ状態となり、そのため、アンドゲートＧ６からは反転クロックパルス BarＣｊは出力されず、Ｌレベルのままである（図２４ｋ参照）。
　また、フリップフロップ３４のＱ出力はＬレベルのため（図２４ｊ参照）、インバータゲートＧ５の出力がＨレベルとなり、そのため、アンドゲートＧ７の出力からはクロックパルスＣｊが出力され（図２４ｌ参照）、オアゲートＧ８からクロックパルスＣｊが出力され（図２４ｍ参照）、このクロックパルスＣｊがアンドゲートＧ１０の一方の入力端に入力される。
　また、オアゲートＧ８から出力されるクロックパルスＣｊは、出力端子４１に出力されており、この出力端子４１からのクロックパルスＣｊが、データパルス信号列のデータ信号ＰＤに基づいてコントロールされる受信装置２側の外部の装置のクロックパルス（同期信号）として使用することができる。
　ここで、フリップフロップ３２のＱ出力はＬレベルであり、フリップフロップ３１のＱ出力のＨレベルの信号がオアゲートＧ９に入力され、このオアゲートＧ９の出力（＝フリップフロップ３１のＱ出力）が受信装置２側の外部の装置へ端子４３から図２４ｎに示すデータパルス信号列が出力され（出力２）、同時にアンドゲートＧ１０にはオアゲートＧ９の出力と、オアゲートＧ８からのクロックパルスＣｊが入力されて、オアゲートＧ９の出力とクロックパルスＣｊとがアンドゲートＧ１０にてクロックパルスＣｊのＨレベル時の論理積で同期をとって端子４２から図２４ｏに示す入力信号パルスのデータパルス信号列と同じ形態のデータパルス信号がリアルタイムに出力されるようになっている。
　そして、時刻ｔ２でアイドル状態ＩＤのＬレベルをフリップフロップ３１がクロックパルスＣｊにて取り込むことで、フリップフロップ３１のＱ出力はＬレベルとなる（図２４ｇ参照）。このフリップフロップ３１がＬレベルとなってもＲＳ型のフリップフロップ３３によりＱ出力はＨレベルにセットされているので、インバータゲートＧ４の出力はＬレベルであってアンドゲートＧ６のオフ状態を維持している（図２４ｋ参照）。
　また、時刻ｔ２で、フリップフロップ３１のＱ出力がＬレベルとなることで、オアゲートＧ９の出力もＬレベルとなる（図２４ｎ参照）。
　次に、時刻ｔ３でデータ信号ＰＤが受信（入力）され、このＨレベルの信号がフリップフロップ３１に入力され、クロックパルスＣｊの立ち上がりでインバータゲートＧ２のＨレベルの信号を取り込むことで、フリップフロップ３１のＱ出力はＬレベルからＨレベルになる（図２４ｇ参照）。このデータ信号ＰＤに対応してフリップフロップ３１は、発振器２７から出力されるクロックパルスＣｊ毎にデータ信号ＰＤを取り込む（図２４ｇ参照）。
　ここで、クロックパルスＣｊにてフリップフロップ３１がデータ信号ＰＤを取り込む際は、デューティ比が５０％の信号を取り込むために、フリップフロップ３１のＱ出力は連続したＨレベルのパルスが出力されている状態では、フリップフロップ３１の出力はＨレベルのままとなっている（図２４ｎ参照）。ここでは、時刻ｔ４までの４個のパルス信号が連続しているので、時刻ｔ４でクロックパルスＣｊにてフリップフロップ３１がＬレベルの信号を取り込むまでは該フリップフロップ３１のＱ出力はＨレベルのままである。
　そして、この時刻ｔ４でクロックパルスＣｊにてデータ信号ＰＤのＬレベルの信号をフリップフロップ３１が取り込むと、該フリップフロップ３１のＱ出力はＬレベルとなり（図２４ｎ参照）、時刻ｔ５で、フリップフロップ３１はＨレベルの信号を取り込み、フリップフロップ３１のＱ出力はＨレベルとなる。
　また、時刻ｔ６、時刻ｔ７でも同様の動作が行なわれ、データパルス信号列のＨレベル、Ｌレベルの信号に応じてフリップフロップ３１のＱ出力からは、図２４ｎに示すような波形が出力される。そして、アイドル状態ＩＤの後のエンド信号ＰＥのパルスでも上記と同様の処理が行なわれ、一連のデータパルス信号列の受信処理が終了する。
　このように、フリップフロップ３１はクロックパルスＣｊにてデータ信号ＰＤのＬレベルに対応したインバータゲートＧ２の出力を取り込んで、フリップフロップ３１の出力がＬレベルとなっても、上述したようにフリップフロップ３３のＱ出力はＨレベルに維持されているので、アンドゲートＧ６はオフ状態に維持されている。
　そして、このフリップフロップ３１のＱ出力がオアゲートＧ９を介して出力され、端子４３から出力２として出力されるとともに、アンドゲートＧ１０の一方の入力端に入力される。
　アンドゲートＧ１０の他方の入力端には、アンドゲートＧ７及びオアゲートＧ８を介してクロックパルスＣｊが入力されており（図２４ｍ参照）、このクロックパルスＣｊとオアゲートＧ９の出力（図２４ｎ参照）とがアンドゲートＧ１０にてクロックパルスＣｊのＨレベル時の論理積で同期がとられて、アンドゲートＧ１０からは、図２４ｏに示すように、データパルス信号列（図２４ａ参照）と同じ形態のデータパルス信号がリアルタイムに出力されることになる。
　なお、図２４では、データパルス信号列のデータ信号ＰＤは、図２１の場合と同様に、例えば「１１１１０１１１」のパルス信号としている。このパルス信号を受けた受信装置２側の外部装置のコントロールについては、先の実施形態と同様なので、説明は省略する。
　また、先の説明では、クロックパルスＣｊにてデータパルス信号列を取り込むようにしていたが、位相がずれて反転クロックパルス BarＣｊでデータパルス信号列を取り込む場合も同様である。
　このように、本実施形態においても先の第１の実施形態と同様の効果を奏するものである。
　また、図２０及び図２３において、オアゲートＧ８からクロックパルスＣｊを出力する場合は反転クロックパルス BarＣｊが出力されるのを阻止し、反転クロックパルス BarＣｊを出力する場合はクロックパルスＣｊが出力されるのを阻止する手段として、第１のフリップフロップ３１の出力がセット入力端子Ｓに入力され、第２のフリップフロップ３２の出力がリセット入力端子Ｒに入力される第１のＲＳ型フリップフロップ３３と、第１のフリップフロップ３１の出力がリセット入力端子Ｒに入力され、第２のフリップフロップ３２の出力がセット入力端子Ｓに入力される第２のＲＳ型フリップフロップ３４と、第１のＲＳ型フリップフロップ３３の出力が入力される第１のインバータゲートＧ４と、第１のインバータゲートＧ４の出力と反転クロックパルス BarＣｊが入力される第１のアンドゲートＧ６と、第２のＲＳ型フリップフロップ３４の出力が入力される第２のインバータゲートＧ５と、前記第２のインバータゲートＧ５の出力と前記クロックパルスＣｊが入力される第２のアンドゲートＧ７とで構成していることで、論理回路を用いた簡単な構成で出来、しかも低コストに構成することができる。
　ところで、図２５は、送信装置１にユーザーが任意に作成したデータパルス信号列を本発明の送信装置１に適用可能とするための図を示している。そのために、送信装置１には送信装置１の発振器１１からのクロックパルスを送信装置１側の外部インターフェースへと出力し、また、外部インターフェースから送信装置１のデジタルデータ信号作成回路１２へ入力するための端子を設けている。ユーザー側では、データパルス信号列を作成する場合、任意の周波数、任意のデューティ比で作成するのが通常であり、そのため、クロックパルスのデューティ比を５０％とし、また、データパルス信号列のデューティ比を５０％とした本発明には直接適用することができない。
　そこで、データパルス信号列の周波数（周期）、デューティ比が任意に作成された場合でも、外部インターフェース５２により、本発明に適用できるようにしたものである。
　すなわち、外部インターフェース５２は、ｆ／ｆコンバータなどの周波数変換部と、デューティ比を任意に変換可能なデューティ比変換部とで構成されており、これら周波数変換部及びデューティ比変換部は、ハード、ソフトウエアで任意に構成することができる。
　所望の周期は、外部インターフェース５２の周波数変換部で変換し、また、デューティ比は５０％に変換し、ユーザー側の外部装置５１の出力信号を外部インターフェース５２を介してそのまま送信装置１のデジタルデータ作成回路に入力可能としている。
　なお、図２０及び図２３においてフリップフロップ３１、３２は、ＲＳＴ型のフリップフロップを用いているが、ＪＫ型フリップフロップを用いても良い。
　図２０では、データパルス信号列に対応した信号を出力するフリップフロップ２５にＤ型のフリップフロップを用いているので、図２０の実施形態では、受信装置２側の外部装置において、Ｄ型のフリップフロップの出力を取り込んで回路処理を容易にすることができる。また、図２３では、フリップフロップ３１、３２をＪＫ型フリップフロップとした場合には、同様に受信装置２側の外部装置において、ＪＫ型フリップフロップの出力を取り込んで回路処理を容易にすることができる。
　また、本発明の非同期型における送受信装置間の同期方法及び送受信装置を非同期型の光電センサ等にも適用することができる。

Claims (10)

  1. 　スタート信号（ＰＳ）、データ信号（ＰＤ）及びエンド信号（ＰＥ）からなるデータパルス信号列を伝送する送信装置（１）と、
    　前記送信装置（１）からのデータパルス信号列を受信し、該受信したデータパルス信号列を出力して該データ信号（ＰＤ）に基づいて外部の装置をコントロールする受信装置（２）とからなる非同期型における送受信装置間の同期方法において、
    　前記送信装置（１）は、
    　同期信号としてのクロックパルスを出力する第１の発振器（１１）と、この第１の発振器（１１）からのクロックパルスに同期されて前記データパルス信号列を生成するデジタルデータ信号作成回路（１２）と、このデジタルデータ信号作成回路（１２）から出力されるデータパルス信号列を前記受信装置（２）側に送信する送信回路（１４）とを備え、
    　前記受信装置（２）は、
    　前記送信装置（１）の送信回路（１４）からのデータパルス信号列を受信する受信回路（２１）と、同期信号としてのクロックパルスを出力する第２の発振器（２７）と、前記第２の発振器（２７）からのクロックパルスＣｊまたはこのクロックパルスＣｊを反転させた反転クロックパルス BarＣｊを出力し、該クロックパルスＣｊまたは反転クロックパルス BarＣｊを前記データパルス信号列に対応した元のパルス信号列生成用のクロックパルスとして出力する同期信号パルス作成回路（２９）と、前記データパルス信号列はデジタル信号としての１ビットが「１」または「０」で表されて複数のビットで構成されており、前記「１」のビットデータに対応した１周期の入力波形がＨレベルとＬレベルで構成され、前記「０」のビットデータに対応した１周期の入力波形がＬレベルとＬレベルで構成された該データパルス信号列を前記受信回路（２１）から直接的または間接的に受信し、出力波形として前記「１」のビットデータに対応した波形は１周期の間Ｈレベルを出力し、前記「０」のビットデータに対応した波形は１周期の間Ｌレベルを出力するデータ受信手段と、前記データ受信手段からの出力と前記同期信号パルス作成回路（２９）からの出力との論理積をとって前記データパルス信号列と同形態のパルス信号列を出力するアンド回路（Ｇ１０）とを備え、
    　前記同期信号パルス作成回路（２９）は、
    　前記受信装置（２）の第２の発振器（２７）からのクロックパルスＣｊにより前記送信装置（１）の送信回路（１４）からのデータパルス信号列を前記受信回路（２１）を介して同期して受信する第１の受信手段（３１）と、
    　前記受信装置（２）の第２の発振器（２７）からの反転クロックパルス BarＣｊにより前記送信装置（１）の送信回路（１４）からのデータパルス信号列を前記受信回路（２１）を介して同期して受信する第２の受信手段（３２）と、
    　前記第１の受信手段（３１）にてデータパルス信号列を受信した場合には前記同期信号パルス作成回路（２９）から出力されるクロックパルスをクロックパルスＣｊとすべく、該同期信号パルス作成回路（２９）から反転クロックパルス BarＣｊが出力されるのを阻止し、前記第２の受信手段（３２）にてデータパルス信号列を受信した場合には前記同期信号パルス作成回路（２９）から出力されるクロックパルスを反転クロックパルス BarＣｊとすべく、該同期信号パルス作成回路（２９）からクロックパルスＣｊが出力されるのを阻止する阻止手段とを備え、
    　前記第１の発振器（１１）のクロックパルスと前記第２の発振器（２７）のクロックパルスとの周期を同一にすると共に、前記送信回路（１４）からのデータパルス信号列を受信可能にすべく第１の発振器（１１）及び第２の発振器（２７）の両クロックパルスのデューティ比、及び前記データパルス信号列のデューティ比をそれぞれ５０％に設定し、
    　前記同期信号パルス作成回路（２９）に設けた前記阻止手段により、前記第１の受信手段（３１）にてデータパルス信号列を受信した場合には前記同期信号パルス作成回路（２９）から出力されるクロックパルスをクロックパルスＣｊとすべく、該同期信号パルス作成回路（２９）から反転クロックパルス BarＣｊが出力されるのを阻止し、前記第２の受信手段（３２）にてデータパルス信号列を受信した場合には前記同期信号パルス作成回路（２９）から出力されるクロックパルスを反転クロックパルス BarＣｊとすべく、該同期信号パルス作成回路（２９）からクロックパルスＣｊが出力されるのを阻止し、
    　前記第１の受信手段（３１）にてデータパルス信号列が受信された場合には前記同期信号パルス作成回路（２９）から出力されるクロックパルスＣｊと前記データ受信手段からの出力とを前記アンド回路（Ｇ１０）にてクロックパルスＣｊのＨレベル時の論理積で同期をとって出力し、
    　前記第２の受信手段（３２）にてデータパルス信号列が受信された場合には前記同期信号パルス作成回路（２９）から出力される反転クロックパルス BarＣｊと前記データ受信手段からの出力とを前記アンド回路（Ｇ１０）にて反転クロックパルス BarＣｊのＨレベル時の論理積で同期をとって出力するようにしていることを特徴とする非同期型における送受信装置間の同期方法。
  2. 　前記同期信号パルス作成回路（２９）から出力されるクロックパルスＣｊまたは反転クロックパルス BarＣｊを、前記受信装置（２）側の外部の装置の同期信号用として該装置でも使用できるように出力していることを特徴とする請求項１に記載の非同期型における送受信装置間の同期方法。
  3. 　スタート信号（ＰＳ）、データ信号（ＰＤ）及びエンド信号（ＰＥ）からなるデータパルス信号列を伝送する送信装置（１）と、
    　前記送信装置（１）からのデータパルス信号列を受信し、該受信したデータパルス信号列を出力して該データ信号（ＰＤ）に基づいて外部の装置をコントロールする受信装置（２）とからなる非同期型における送受信装置間の同期方法において、
    　前記送信装置（１）は、
    　同期信号としてのクロックパルスを出力する第１の発振器（１１）と、この第１の発振器（１１）からのクロックパルスに同期されて前記データパルス信号列を生成するデジタルデータ信号作成回路（１２）と、このデジタルデータ信号作成回路（１２）から出力されるデータパルス信号列を前記受信装置（２）側に送信する送信回路（１４）とを備え、
    　前記受信装置（２）は、
    　前記送信装置（１）の送信回路（１４）からのデータパルス信号列を受信する受信回路（２１）と、同期信号としてのクロックパルスを出力する第２の発振器（２７）と、前記第２の発振器（２７）からのクロックパルスＣｊまたはこのクロックパルスＣｊを反転させた反転クロックパルス BarＣｊを出力し、該クロックパルスＣｊまたは反転クロックパルス BarＣｊを前記データパルス信号列に対応した元のパルス信号列生成用のクロックパルスとして出力する同期信号パルス作成回路（２９）と、前記データパルス信号列はデジタル信号としての１ビットが「１」または「０」で表されて複数のビットで構成されており、前記「１」のビットデータに対応した１周期の入力波形がＨレベルとＬレベルで構成され、前記「０」のビットデータに対応した１周期の入力波形がＬレベルとＬレベルで構成された該データパルス信号列を前記受信回路（２１）から直接的または間接的に受信し、出力波形として前記「１」のビットデータに対応した波形は１周期の間Ｈレベルを出力し、前記「０」のビットデータに対応した波形は１周期の間Ｌレベルを出力するデータ受信手段とを備え、
    　前記同期信号パルス作成回路（２９）は、
    　前記受信装置（２）の第２の発振器（２７）からのクロックパルスＣｊにより前記送信装置（１）の送信回路（１４）からのデータパルス信号列を前記受信回路（２１）を介して同期して受信する第１の受信手段（３１）と、
    　前記受信装置（２）の第２の発振器（２７）からの反転クロックパルス BarＣｊにより前記送信装置（１）の送信回路（１４）からのデータパルス信号列を前記受信回路（２１）を介して同期して受信する第２の受信手段（３２）と、
    　前記第１の受信手段（３１）にてデータパルス信号列を受信した場合には前記同期信号パルス作成回路（２９）から出力されるクロックパルスをクロックパルスＣｊとすべく、該同期信号パルス作成回路（２９）から反転クロックパルス BarＣｊが出力されるのを阻止し、前記第２の受信手段（３２）にてデータパルス信号列を受信した場合には前記同期信号パルス作成回路（２９）から出力されるクロックパルスを反転クロックパルス BarＣｊとすべく、該同期信号パルス作成回路（２９）からクロックパルスＣｊが出力されるのを阻止する阻止手段とを備え、
    　前記第１の発振器（１１）のクロックパルスと前記第２の発振器（２７）のクロックパルスとの周期を同一にすると共に、前記送信回路（１４）からのデータパルス信号列を受信可能にすべく第１の発振器（１１）及び第２の発振器（２７）の両クロックパルスのデューティ比、及び前記データパルス信号列のデューティ比をそれぞれ５０％に設定し、
    　前記同期信号パルス作成回路（２９）に設けた前記阻止手段により、前記第１の受信手段（３１）にてデータパルス信号列を受信した場合には前記同期信号パルス作成回路（２９）から出力されるクロックパルスをクロックパルスＣｊとすべく、該同期信号パルス作成回路（２９）から反転クロックパルス BarＣｊが出力されるのを阻止し、前記第２の受信手段（３２）にてデータパルス信号列を受信した場合には前記同期信号パルス作成回路（２９）から出力されるクロックパルスを反転クロックパルス BarＣｊとすべく、該同期信号パルス作成回路（２９）からクロックパルスＣｊが出力されるのを阻止し、
    　前記受信装置（２）に設けた端子（４３）から前記データ受信手段からのデータ列の信号を外部の装置へ制御信号用として直接出力すると共に、
    　前記受信装置（２）に設けた端子（４１）から、前記第１の受信手段（３１）にてデータパルス信号列が受信された場合には前記同期信号パルス作成回路（２９）からクロックパルスＣｊを、前記第２の受信手段（３２）にてデータパルス信号列が受信された場合には前記同期信号パルス作成回路（２９）から反転クロックパルス BarＣｊを前記端子（４３）から出力される制御用信号の同期信号として出力するようにしている
    ことを特徴とする非同期型における送受信装置間の同期方法。
  4. 　スタート信号（ＰＳ）、データ信号（ＰＤ）及びエンド信号（ＰＥ）からなるデータパルス信号列を伝送する送信装置（１）と、
    　前記送信装置（１）からのデータパルス信号列を受信し、該受信したデータパルス信号列を出力して該データ信号（ＰＤ）に基づいて外部の装置をコントロールする受信装置（２）とからなる非同期型における送受信装置において、
    　前記送信装置（１）は、
    　同期信号としてのクロックパルスを出力する第１の発振器（１１）と、この第１の発振器（１１）からのクロックパルスに同期されて前記データパルス信号列を生成するデジタルデータ信号作成回路（１２）と、このデジタルデータ信号作成回路（１２）から出力されるデータパルス信号列を前記受信装置（２）側に送信する送信回路（１４）とを備え、
    　前記受信装置（２）は、
    　前記送信装置（１）の送信回路（１４）からのデータパルス信号列を受信する受信回路（２１）と、同期信号としてのクロックパルスを出力する第２の発振器（２７）と、前記第２の発振器（２７）からのクロックパルスＣｊまたはこのクロックパルスＣｊを反転させた反転クロックパルス BarＣｊを出力し、該クロックパルスＣｊまたは反転クロックパルス BarＣｊを前記データパルス信号列に対応した元のパルス信号列生成用のクロックパルスとして出力する同期信号パルス作成回路（２９）と、前記データパルス信号列はデジタル信号としての１ビットが「１」または「０」で表されて複数のビットで構成されており、前記「１」のビットデータに対応した１周期の入力波形がＨレベルとＬレベルで構成され、前記「０」のビットデータに対応した１周期の入力波形がＬレベルとＬレベルで構成された該データパルス信号列を前記受信回路（２１）から直接的または間接的に受信し、出力波形として前記「１」のビットデータに対応した波形は１周期の間Ｈレベルを出力し、前記「０」のビットデータに対応した波形は１周期の間Ｌレベルを出力するデータ受信手段と、前記データ受信手段からの出力と前記同期信号パルス作成回路（２９）からの出力との論理積をとって前記データパルス信号列と同形態のパルス信号列を出力するアンド回路（Ｇ１０）とを備え、
    　前記第１の発振器（１１）のクロックパルスと前記第２の発振器（２７）のクロックパルスとの周期を同一にすると共に、前記送信回路（１４）からのデータパルス信号列を受信可能にすべく第１の発振器（１１）及び第２の発振器（２７）の両クロックパルスのデューティ比、及び前記データパルス信号列のデューティ比をそれぞれ５０％に設定するデューティ比設定手段を設け、
    　前記同期信号パルス作成回路（２９）を、
    　前記受信装置（２）の第２の発振器（２７）からのクロックパルスＣｊにより前記送信装置（１）の送信回路（１４）からのデータパルス信号列を前記受信回路（２１）を介して同期して受信する第１の受信手段（３１）と、
    　前記受信装置（２）の第２の発振器（２７）からの反転クロックパルス BarＣｊにより前記送信装置（１）の送信回路（１４）からのデータパルス信号列を前記受信回路（２１）を介して同期して受信する第２の受信手段（３２）と、
    　前記第１の受信手段（３１）にてデータパルス信号列を受信した場合には前記同期信号パルス作成回路（２９）から出力されるクロックパルスをクロックパルスＣｊとすべく、該同期信号パルス作成回路（２９）から反転クロックパルス BarＣｊが出力されるのを阻止し、前記第２の受信手段（３２）にてデータパルス信号列を受信した場合には前記同期信号パルス作成回路（２９）から出力されるクロックパルスを反転クロックパルス BarＣｊとすべく、該同期信号パルス作成回路（２９）からクロックパルスＣｊが出力されるのを阻止する阻止手段と
    で構成し、
    　前記第１の受信手段（３１）にてデータパルス信号列が受信された場合には前記同期信号パルス作成回路（２９）から出力されるクロックパルスＣｊと前記データ受信手段からの出力とを前記アンド回路（Ｇ１０）にてクロックパルスＣｊのＨレベル時の論理積で同期をとって出力し、
    　前記第２の受信手段（３２）にてデータパルス信号列が受信された場合には前記同期信号パルス作成回路（２９）から出力される反転クロックパルス BarＣｊと前記データ受信手段からの出力とを前記アンド回路（Ｇ１０）にて反転クロックパルス BarＣｊのＨレベル時の論理積で同期をとって出力するようにしていることを特徴とする非同期型における送受信装置。
  5. 　前記同期信号パルス作成回路（２９）から出力されるクロックパルスＣｊまたは反転クロックパルス BarＣｊを、前記受信装置（２）側の外部の装置の同期信号用として該装置でも使用できるように出力する端子（４１）を設けていることを特徴とする請求項４に記載の非同期型における送受信装置。
  6. 　スタート信号（ＰＳ）、データ信号（ＰＤ）及びエンド信号（ＰＥ）からなるデータパルス信号列を伝送する送信装置（１）と、
    　前記送信装置（１）からのデータパルス信号列を受信し、該受信したデータパルス信号列を出力して該データ信号（ＰＤ）に基づいて外部の装置をコントロールする受信装置（２）とからなる非同期型における送受信装置において、
    　前記送信装置（１）は、
    　同期信号としてのクロックパルスを出力する第１の発振器（１１）と、この第１の発振器（１１）からのクロックパルスに同期されて前記データパルス信号列を生成するデジタルデータ信号作成回路（１２）と、このデジタルデータ信号作成回路（１２）から出力されるデータパルス信号列を前記受信装置（２）側に送信する送信回路（１４）とを備え、
    　前記受信装置（２）は、
    　前記送信装置（１）の送信回路（１４）からのデータパルス信号列を受信する受信回路（２１）と、同期信号としてのクロックパルスを出力する第２の発振器（２７）と、前記第２の発振器（２７）からのクロックパルスＣｊまたはこのクロックパルスＣｊを反転させた反転クロックパルス BarＣｊを出力し、該クロックパルスＣｊまたは反転クロックパルス BarＣｊを前記データパルス信号列に対応した元のパルス信号列生成用のクロックパルスとして出力する同期信号パルス作成回路（２９）と、前記データパルス信号列はデジタル信号としての１ビットが「１」または「０」で表されて複数のビットで構成されており、前記「１」のビットデータに対応した１周期の入力波形がＨレベルとＬレベルで構成され、前記「０」のビットデータに対応した１周期の入力波形がＬレベルとＬレベルで構成された該データパルス信号列を前記受信回路（２１）から直接的または間接的に受信し、出力波形として前記「１」のビットデータに対応した波形は１周期の間Ｈレベルを出力し、前記「０」のビットデータに対応した波形は１周期の間Ｌレベルを出力するデータ受信手段とを備え、
    　前記第１の発振器（１１）のクロックパルスと前記第２の発振器（２７）のクロックパルスとの周期を同一にすると共に、前記送信回路（１４）からのデータパルス信号列を受信可能にすべく第１の発振器（１１）及び第２の発振器（２７）の両クロックパルスのデューティ比、及び前記データパルス信号列のデューティ比をそれぞれ５０％に設定するデューティ比設定手段を設け、
    　前記同期信号パルス作成回路（２９）を、
    　前記受信装置（２）の第２の発振器（２７）からのクロックパルスＣｊにより前記送信装置（１）の送信回路（１４）からのデータパルス信号列を前記受信回路（２１）を介して同期して受信する第１の受信手段（３１）と、
    　前記受信装置（２）の第２の発振器（２７）からの反転クロックパルス BarＣｊにより前記送信装置（１）の送信回路（１４）からのデータパルス信号列を前記受信回路（２１）を介して同期して受信する第２の受信手段（３２）と、
    　前記第１の受信手段（３１）にてデータパルス信号列を受信した場合には前記同期信号パルス作成回路（２９）から出力されるクロックパルスをクロックパルスＣｊとすべく、該同期信号パルス作成回路（２９）から反転クロックパルス BarＣｊが出力されるのを阻止し、前記第２の受信手段（３２）にてデータパルス信号列を受信した場合には前記同期信号パルス作成回路（２９）から出力されるクロックパルスを反転クロックパルス BarＣｊとすべく、該同期信号パルス作成回路（２９）からクロックパルスＣｊが出力されるのを阻止する阻止手段と
    で構成し、
    　前記データ受信手段からのデータ列の信号を外部の装置へ制御信号用として直接出力する端子（４３）と、
    　前記第１の受信手段（３１）にてデータパルス信号列が受信された場合には前記同期信号パルス作成回路（２９）からクロックパルスＣｊが、前記第２の受信手段（３２）にてデータパルス信号列が受信された場合には前記同期信号パルス作成回路（２９）から反転クロックパルス BarＣｊが前記端子（４３）から出力される制御用信号の同期信号として出力される端子（４１）とを
    前記受信装置（２）に設けている
    ことを特徴とする非同期型における送受信装置。
  7. 　前記データ受信手段を、前記受信回路（２１）からのデータパルス信号列を直接受信すると共に、該データパルス信号列を構成している各入力信号パルスを一旦保持するＲＳ型フリップフロップ（２４）と、このＲＳ型フリップフロップ（２４）の出力を前記同期信号パルス作成回路（２９）からのクロックパルスに同期して出力するＤ型フリップフロップ（２５）とで構成し、該Ｄ型フリップフロップ（２５）の出力を外部の装置をコントロールする信号としていることを特徴とする請求項４または請求項６に記載の非同期型における送受信装置。
  8. 　前記データ受信手段を、前記第１の受信手段（３１）を第１のＪＫ型フリップフロップ（３１）で構成すると共に、前記第２の受信手段（３２）を第２のＪＫ型フリップフロップ（３２）で構成し、前記第１のＪＫ型フリップフロップ（３１）からの出力信号と、前記第２のＪＫ型フリップフロップ（３２）からの出力信号との双方を受けるオアゲート（Ｇ９）で構成し、該オアゲート（Ｇ９）の出力を外部の装置をコントロールする信号としていることを特徴とする請求項４または請求項６に記載の非同期型における送受信装置。
  9. 　前記第１の受信手段（３１）を、前記データパルス信号列を前記クロックパルスＣｊにて同期してセット出力を出す第１のフリップフロップ（３１）で構成すると共に、前記第２の受信手段（３２）を前記データパルス信号列を前記反転クロックパルス BarＣｊにて同期してセット出力を出す第２のフリップフロップ（３２）で構成し、
    　前記阻止手段を、
    　前記第１のフリップフロップ（３１）の出力がセット入力端子（Ｓ）に入力され、前記第２のフリップフロップ（３２）の出力がリセット入力端子（Ｒ）に入力される第１のＲＳ型フリップフロップ（３３）と、
    　前記第１のフリップフロップ（３１）の出力がリセット入力端子（Ｒ）に入力され、前記第２のフリップフロップ（３２）の出力がセット入力端子（Ｓ）に入力される第２のＲＳ型フリップフロップ（３４）と、
    　前記第１のＲＳ型フリップフロップ（３３）の出力が入力される第１のインバータゲート（Ｇ４）と、
    　前記第１のインバータゲート（Ｇ４）の出力と前記反転クロックパルス BarＣｊが入力される第１のアンドゲート（Ｇ６）と、
    　前記第２のＲＳ型フリップフロップ（３４）の出力が入力される第２のインバータゲート（Ｇ５）と、
    　前記第２のインバータゲート（Ｇ５）の出力と前記クロックパルスＣｊが入力される第２のアンドゲート（Ｇ７）と
    で構成していることを特徴とする請求項４～請求項８のいずれかに記載の非同期型における送受信装置。
  10. 　前記送信装置（１）のデジタルデータ信号作成回路（１２）の出力を増幅する増幅回路（１３）を設け、この増幅回路（１３）の増幅度及び前記第１の発振器（１１）の周波数をそれぞれ可変可能とし、
    　前記受信装置（２）の受信回路（２１）の出力を増幅する増幅回路（２２）及びこの増幅回路（２２）の出力を波形整形するシュミット回路からなる波形整形回路（２３）とを設け、前記増幅回路（２２）の増幅度、波形整形回路（２３）のシュミットレベル及び前記第２の発振器（２７）の周波数をそれぞれ可変可能としていることを特徴とする請求項４または請求項６に記載の非同期型における送受信装置。
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