JPH09224020A - 入力位相差調整回路 - Google Patents
入力位相差調整回路Info
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- JPH09224020A JPH09224020A JP2967196A JP2967196A JPH09224020A JP H09224020 A JPH09224020 A JP H09224020A JP 2967196 A JP2967196 A JP 2967196A JP 2967196 A JP2967196 A JP 2967196A JP H09224020 A JPH09224020 A JP H09224020A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
- H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 瞬時に位相関係が変化する場合でも簡単な回
路構成で位相関係の修復を行えるようにする。 【解決手段】 遅延回路１〜５は入力クロック信号を基
に各々位相の異なるクロック信号を生成する。Ｆ／Ｆ６
〜１１は入力データを入力クロック信号及び遅延回路１
〜５からのクロック信号によって夫々リタイミングす
る。Ｆ／Ｆ１２〜１７はＦ／Ｆ６〜１１の出力データを
次段のクロック信号でリタイミングする。排他的論理和
回路１８〜２３は同一のクロック信号でリタイミングす
るＦ／Ｆ６〜１１及びＦ／Ｆ１２〜１７各々の出力デー
タの論理レベルを比較する。クロック選択制御部２４は
排他的論理和回路１８〜２３の出力信号を基に入力クロ
ック信号及び遅延回路１〜５で遅延されたクロック信号
のうち入力データを確実にリタイミングできるクロック
信号を選択するよう選択回路２５を制御する。
路構成で位相関係の修復を行えるようにする。 【解決手段】 遅延回路１〜５は入力クロック信号を基
に各々位相の異なるクロック信号を生成する。Ｆ／Ｆ６
〜１１は入力データを入力クロック信号及び遅延回路１
〜５からのクロック信号によって夫々リタイミングす
る。Ｆ／Ｆ１２〜１７はＦ／Ｆ６〜１１の出力データを
次段のクロック信号でリタイミングする。排他的論理和
回路１８〜２３は同一のクロック信号でリタイミングす
るＦ／Ｆ６〜１１及びＦ／Ｆ１２〜１７各々の出力デー
タの論理レベルを比較する。クロック選択制御部２４は
排他的論理和回路１８〜２３の出力信号を基に入力クロ
ック信号及び遅延回路１〜５で遅延されたクロック信号
のうち入力データを確実にリタイミングできるクロック
信号を選択するよう選択回路２５を制御する。
Description
【０００１】
【発明の属する技術分野】本発明は入力位相差調整回路
に関し、特にＬＳＩ（大規模集積回路）間の伝送技術に
適用される入力位相差調整回路に関する。
に関し、特にＬＳＩ（大規模集積回路）間の伝送技術に
適用される入力位相差調整回路に関する。
【０００２】
【従来の技術】従来、ディジタル伝送装置においては、
高速かつ大容量のデータに対してフレーム変換多重処理
及びクロスコネクト処理等を施して伝送路や局内装置に
伝送している。このディジタル伝送装置は複数のＬＳＩ
からなるパッケージで構成され、これら複数のＬＳＩ間
でデータの送受信が行われている。
高速かつ大容量のデータに対してフレーム変換多重処理
及びクロスコネクト処理等を施して伝送路や局内装置に
伝送している。このディジタル伝送装置は複数のＬＳＩ
からなるパッケージで構成され、これら複数のＬＳＩ間
でデータの送受信が行われている。
【０００３】しかしながら、ＬＳＩ等に入力されるクロ
ック信号及びデータは、ＬＳＩ内部のフリップフロップ
（Ｆ／Ｆ）等がそのデータをラッチできるように、入力
クロックと入力データとの位相関係（入力タイミング）
に制限が設けられている。
ック信号及びデータは、ＬＳＩ内部のフリップフロップ
（Ｆ／Ｆ）等がそのデータをラッチできるように、入力
クロックと入力データとの位相関係（入力タイミング）
に制限が設けられている。
【０００４】クロック信号とデータとの位相関係を正常
に維持するための回路としては、図３に示すような構成
の回路がある。図３において、データ成分とクロック成
分とを含む入力信号２０２はミキサ回路４０で自乗さ
れ、帯域通過フィルタ４１及び振幅抑制器４２によって
その自乗した値からクロック成分が抽出される。
に維持するための回路としては、図３に示すような構成
の回路がある。図３において、データ成分とクロック成
分とを含む入力信号２０２はミキサ回路４０で自乗さ
れ、帯域通過フィルタ４１及び振幅抑制器４２によって
その自乗した値からクロック成分が抽出される。
【０００５】抽出されたクロック成分は位相が可変遅延
回路４３で制御信号に基づいて遅延され、その遅延信号
は乗算器３４，３５と平均値回路３６，３７と差動増幅
器３８とレベルシフト回路３９とによって可変遅延回路
４３への制御信号となる。この可変遅延回路４３の出力
クロックに基づいて、入力信号２０１からデータを識別
するＤ型フリップフロップ（以下、Ｄ型Ｆ／Ｆとする）
３３を動作させることで識別データと出力クロックとの
関係を正常に維持する。
回路４３で制御信号に基づいて遅延され、その遅延信号
は乗算器３４，３５と平均値回路３６，３７と差動増幅
器３８とレベルシフト回路３９とによって可変遅延回路
４３への制御信号となる。この可変遅延回路４３の出力
クロックに基づいて、入力信号２０１からデータを識別
するＤ型フリップフロップ（以下、Ｄ型Ｆ／Ｆとする）
３３を動作させることで識別データと出力クロックとの
関係を正常に維持する。
【０００６】すなわち、入力信号２０１はバッファ回路
３１で信号の整合がとられ、バッファ回路３２でその信
号の直流バイアス及び振幅値が適切なレベルに設定され
てＤ型Ｆ／Ｆ３３に出力される。Ｄ型Ｆ／Ｆ３３からは
再生データ２０３が出力される。
３１で信号の整合がとられ、バッファ回路３２でその信
号の直流バイアス及び振幅値が適切なレベルに設定され
てＤ型Ｆ／Ｆ３３に出力される。Ｄ型Ｆ／Ｆ３３からは
再生データ２０３が出力される。
【０００７】これに対し、入力信号２０２はミキサ回路
４０で自乗検波された後に、帯域通過フィルタ４１でそ
の信号からクロック周波数成分が抽出される。可変遅延
回路４３は振幅抑制器４２の出力側に設けられた外部電
圧によって振幅抑制器４２から出力されるクロック信号
の遅延量を連続的に変化させる。
４０で自乗検波された後に、帯域通過フィルタ４１でそ
の信号からクロック周波数成分が抽出される。可変遅延
回路４３は振幅抑制器４２の出力側に設けられた外部電
圧によって振幅抑制器４２から出力されるクロック信号
の遅延量を連続的に変化させる。
【０００８】乗算器３４，３５はバッファ回路３１の出
力と可変遅延回路４３から出力されるクロック信号の正
相成分及び逆相成分とを夫々乗算する。平均値回路３
６，３７は乗算器３４，３５で夫々バッファ回路３１の
出力が乗算されたクロック信号を平滑化する。
力と可変遅延回路４３から出力されるクロック信号の正
相成分及び逆相成分とを夫々乗算する。平均値回路３
６，３７は乗算器３４，３５で夫々バッファ回路３１の
出力が乗算されたクロック信号を平滑化する。
【０００９】差動増幅器３８は平均値回路３６，３７で
平滑化された信号を差動演算して直流バイアス値をレベ
ルシフト回路３９に出力する。レベルシフト回路３９は
差動増幅器３８からの直流バイアス値を適正レベルに変
換し、可変遅延回路４３の制御信号とする。バッファ回
路４４は可変遅延回路４３からの出力クロックをバッフ
ァ回路３２と同じ遅延量を持たせてバッファ回路４５に
出力する。バッファ回路４５からはクロック信号２０４
が出力される。
平滑化された信号を差動演算して直流バイアス値をレベ
ルシフト回路３９に出力する。レベルシフト回路３９は
差動増幅器３８からの直流バイアス値を適正レベルに変
換し、可変遅延回路４３の制御信号とする。バッファ回
路４４は可変遅延回路４３からの出力クロックをバッフ
ァ回路３２と同じ遅延量を持たせてバッファ回路４５に
出力する。バッファ回路４５からはクロック信号２０４
が出力される。
【００１０】上述したクロック信号とデータとの位相関
係を正常に維持するための回路については、特開平５−
３２７６８２号公報に詳述されている。
係を正常に維持するための回路については、特開平５−
３２７６８２号公報に詳述されている。
【００１１】
【発明が解決しようとする課題】上述した従来のディジ
タル伝送装置では、例えば伝送路から入力されるデータ
やバイポーラ符号［Ｂ８ＺＳ（Ｂｉｐｏｌａｒ ｗｉｔ
ｈ ８ Ｚｅｒｏｓ Ｓｕｂｓｔｉｔｕｔｉｏｎ），Ｈ
ＤＢ３（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｂｉｐｏｌａｒ
３）］等の入力信号からクロック信号を抽出する場合、
抽出したクロック信号とデータとの位相を最適な位置関
係に保ち、データに対するリタイミングを可能としてい
る。
タル伝送装置では、例えば伝送路から入力されるデータ
やバイポーラ符号［Ｂ８ＺＳ（Ｂｉｐｏｌａｒ ｗｉｔ
ｈ ８ Ｚｅｒｏｓ Ｓｕｂｓｔｉｔｕｔｉｏｎ），Ｈ
ＤＢ３（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｂｉｐｏｌａｒ
３）］等の入力信号からクロック信号を抽出する場合、
抽出したクロック信号とデータとの位相を最適な位置関
係に保ち、データに対するリタイミングを可能としてい
る。
【００１２】しかしながら、上述した位相差調整の方法
は回路に与える電源変動や温度変動等で発生する平均位
相のずれを吸収するものであり、しかも平均電力制御方
式による平均位相吸収であるため、ＬＳＩ間等の別線で
入力される全く位相の違うデータ及びクロック信号のよ
うに瞬時に位相関係が変化する場合、上記の方法で位相
関係の修復を行うことはできない。また、平均位相吸収
を行うためのミキサ回路や乗算器等のアナログ処理回路
を使用しているので、回路構成が大きくなってしまう。
は回路に与える電源変動や温度変動等で発生する平均位
相のずれを吸収するものであり、しかも平均電力制御方
式による平均位相吸収であるため、ＬＳＩ間等の別線で
入力される全く位相の違うデータ及びクロック信号のよ
うに瞬時に位相関係が変化する場合、上記の方法で位相
関係の修復を行うことはできない。また、平均位相吸収
を行うためのミキサ回路や乗算器等のアナログ処理回路
を使用しているので、回路構成が大きくなってしまう。
【００１３】そこで、本発明の目的は上記の問題点を解
消し、瞬時に位相関係が変化する場合でも簡単な回路構
成で位相関係の修復を行うことができる入力位相差調整
回路を提供することにある。
消し、瞬時に位相関係が変化する場合でも簡単な回路構
成で位相関係の修復を行うことができる入力位相差調整
回路を提供することにある。
【００１４】
【課題を解決するための手段】本発明による第１の入力
位相差調整回路は、複数の大規模集積回路から構成され
かつ前記複数の大規模集積回路間でデータの送受信を行
うパッケージに用いられる入力位相差調整回路であっ
て、前記データとともに入力される入力クロック信号を
遅延しかつ互いに異なる位相のクロック信号を生成する
複数の遅延手段と、前記入力クロック信号及び前記複数
の遅延手段各々で生成されたクロック信号を用いて前記
データの変化点を検出する検出手段と、前記検出手段の
検出結果を基に前記データのリタイミングに最適なクロ
ック信号を前記入力クロック信号及び前記複数の遅延手
段各々で生成されたクロック信号の中から選択する選択
手段とを備えている。
位相差調整回路は、複数の大規模集積回路から構成され
かつ前記複数の大規模集積回路間でデータの送受信を行
うパッケージに用いられる入力位相差調整回路であっ
て、前記データとともに入力される入力クロック信号を
遅延しかつ互いに異なる位相のクロック信号を生成する
複数の遅延手段と、前記入力クロック信号及び前記複数
の遅延手段各々で生成されたクロック信号を用いて前記
データの変化点を検出する検出手段と、前記検出手段の
検出結果を基に前記データのリタイミングに最適なクロ
ック信号を前記入力クロック信号及び前記複数の遅延手
段各々で生成されたクロック信号の中から選択する選択
手段とを備えている。
【００１５】本発明による第２の入力位相差調整回路
は、上記の構成において、前記検出手段に、前記入力ク
ロック信号及び前記複数の遅延手段各々で生成されたク
ロック信号のうちのいずれか一つを用いて前記データの
リタイミングを行う複数の第１の保持手段と、前記第１
の保持手段の出力のリタイミングを他のクロック信号を
用いて行う複数の第２の保持手段と、同一クロック信号
を用いる前記第１及び第２の保持手段各々の出力に対し
て論理演算を行って前記データの変化点を検出する複数
の演算手段とを具備している。
は、上記の構成において、前記検出手段に、前記入力ク
ロック信号及び前記複数の遅延手段各々で生成されたク
ロック信号のうちのいずれか一つを用いて前記データの
リタイミングを行う複数の第１の保持手段と、前記第１
の保持手段の出力のリタイミングを他のクロック信号を
用いて行う複数の第２の保持手段と、同一クロック信号
を用いる前記第１及び第２の保持手段各々の出力に対し
て論理演算を行って前記データの変化点を検出する複数
の演算手段とを具備している。
【００１６】本発明による第３の入力位相差調整回路
は、上記の構成において、前記選択手段を、少なくとも
前記データのセットアップ時間及びホールド時間を満た
すクロック信号を選択するよう構成している。
は、上記の構成において、前記選択手段を、少なくとも
前記データのセットアップ時間及びホールド時間を満た
すクロック信号を選択するよう構成している。
【００１７】本発明による第４の入力位相差調整回路
は、複数の大規模集積回路から構成されかつ前記複数の
大規模集積回路間でデータの送受信を行うパッケージに
用いられる入力位相差調整回路であって、前記データと
ともに入力される入力クロック信号を遅延しかつ互いに
異なる位相のクロック信号を生成するｎ−１個（ｎは２
以上の正の整数）の遅延手段と、前記入力クロック信号
及び前記ｎ−１個の遅延手段各々で生成されたクロック
信号を用いて前記データの変化点を検出する検出手段
と、前記検出手段の検出結果を基に前記データのリタイ
ミングに最適なクロック信号を前記入力クロック信号及
び前記ｎ−１個の遅延手段各々で生成されたクロック信
号の中から選択する選択手段とを備えている。
は、複数の大規模集積回路から構成されかつ前記複数の
大規模集積回路間でデータの送受信を行うパッケージに
用いられる入力位相差調整回路であって、前記データと
ともに入力される入力クロック信号を遅延しかつ互いに
異なる位相のクロック信号を生成するｎ−１個（ｎは２
以上の正の整数）の遅延手段と、前記入力クロック信号
及び前記ｎ−１個の遅延手段各々で生成されたクロック
信号を用いて前記データの変化点を検出する検出手段
と、前記検出手段の検出結果を基に前記データのリタイ
ミングに最適なクロック信号を前記入力クロック信号及
び前記ｎ−１個の遅延手段各々で生成されたクロック信
号の中から選択する選択手段とを備えている。
【００１８】本発明による第５の入力位相差調整回路
は、上記の構成において、前記検出手段に、前記入力ク
ロック信号及び前記ｎ−１個の遅延手段各々で生成され
たクロック信号のうちのいずれか一つを用いて前記デー
タのリタイミングを行うｎ個の第１の保持手段と、前記
第１の保持手段の出力のリタイミングを他のクロック信
号を用いて行うｎ個の第２の保持手段と、同一クロック
信号を用いる前記第１及び第２の保持手段各々の出力に
対して論理演算を行って前記データの変化点を検出する
ｎ個の演算手段とを具備している。
は、上記の構成において、前記検出手段に、前記入力ク
ロック信号及び前記ｎ−１個の遅延手段各々で生成され
たクロック信号のうちのいずれか一つを用いて前記デー
タのリタイミングを行うｎ個の第１の保持手段と、前記
第１の保持手段の出力のリタイミングを他のクロック信
号を用いて行うｎ個の第２の保持手段と、同一クロック
信号を用いる前記第１及び第２の保持手段各々の出力に
対して論理演算を行って前記データの変化点を検出する
ｎ個の演算手段とを具備している。
【００１９】本発明による第６の入力位相差調整回路
は、上記の構成において、前記選択手段を、前記検出手
段で検出された前記データの変化点に対応するクロック
信号よりも（ｎ／２）−１段だけ後段の遅延手段で生成
されたクロック信号を選択するよう構成している。
は、上記の構成において、前記選択手段を、前記検出手
段で検出された前記データの変化点に対応するクロック
信号よりも（ｎ／２）−１段だけ後段の遅延手段で生成
されたクロック信号を選択するよう構成している。
【００２０】
【発明の実施の形態】まず、本発明の作用について以下
に述べる。
に述べる。
【００２１】入力データとともに入力される入力クロッ
ク信号を遅延しかつ互いに異なる位相の複数のクロック
信号を遅延回路で生成するとともに、これら複数のクロ
ック信号を用いて入力データの変化点を検出し、その検
出結果に基づいたクロック選択制御部の制御により選択
回路で入力データのリタイミングに最適なクロック信号
を入力クロック信号及び複数のクロック信号の中から選
択する。
ク信号を遅延しかつ互いに異なる位相の複数のクロック
信号を遅延回路で生成するとともに、これら複数のクロ
ック信号を用いて入力データの変化点を検出し、その検
出結果に基づいたクロック選択制御部の制御により選択
回路で入力データのリタイミングに最適なクロック信号
を入力クロック信号及び複数のクロック信号の中から選
択する。
【００２２】これによって、データの変化点からリタイ
ミングするためのクロック信号を選択しているので、別
線で入力されるクロック信号とデータとの位相関係が瞬
時に変化してもデータを確実にラッチすることが可能と
なる。
ミングするためのクロック信号を選択しているので、別
線で入力されるクロック信号とデータとの位相関係が瞬
時に変化してもデータを確実にラッチすることが可能と
なる。
【００２３】また、クロック選択制御部が入力データの
変化点から遅延回路が［（ｎ／２）−１］段分だけ離れ
たクロック信号を固定的に選択するので、最適なクロッ
ク信号の選択処理を全てディジタル的に行うことがで
き、回路的にも簡単化でき、瞬時に位相関係が変化する
場合でも簡単な回路構成で位相関係の修復を行うことが
可能となる。
変化点から遅延回路が［（ｎ／２）−１］段分だけ離れ
たクロック信号を固定的に選択するので、最適なクロッ
ク信号の選択処理を全てディジタル的に行うことがで
き、回路的にも簡単化でき、瞬時に位相関係が変化する
場合でも簡単な回路構成で位相関係の修復を行うことが
可能となる。
【００２４】次に、本発明の一実施例について図面を参
照して説明する。図１は本発明の一実施例を示す構成図
である。図において、本発明の一実施例による入力位相
差調整回路は、遅延回路（ＤＬ）１〜５と、フリップフ
ロップ回路（以下、Ｆ／Ｆとする）６〜１７，２６と、
排他的論理和回路（ＥＸＯＲ）１８〜２３と、クロック
選択制御部２４と、選択回路（ＳＥＬ）２５とから構成
されている。
照して説明する。図１は本発明の一実施例を示す構成図
である。図において、本発明の一実施例による入力位相
差調整回路は、遅延回路（ＤＬ）１〜５と、フリップフ
ロップ回路（以下、Ｆ／Ｆとする）６〜１７，２６と、
排他的論理和回路（ＥＸＯＲ）１８〜２３と、クロック
選択制御部２４と、選択回路（ＳＥＬ）２５とから構成
されている。
【００２５】遅延回路１は入力クロック（ＣＬＫ）信号
１０１を遅延して入力クロック信号１０１とは位相の異
なるクロック信号１０２を生成し、クロック信号１０２
を遅延回路２とＦ／Ｆ７，１２と選択回路２５とに夫々
出力する。
１０１を遅延して入力クロック信号１０１とは位相の異
なるクロック信号１０２を生成し、クロック信号１０２
を遅延回路２とＦ／Ｆ７，１２と選択回路２５とに夫々
出力する。
【００２６】遅延回路２は遅延回路１からのクロック信
号１０２を遅延してクロック信号１０２とは位相の異な
るクロック信号１０３を生成し、クロック信号１０３を
遅延回路３とＦ／Ｆ８，１３と選択回路２５とに夫々出
力する。
号１０２を遅延してクロック信号１０２とは位相の異な
るクロック信号１０３を生成し、クロック信号１０３を
遅延回路３とＦ／Ｆ８，１３と選択回路２５とに夫々出
力する。
【００２７】遅延回路３は遅延回路２からのクロック信
号１０３を遅延してクロック信号１０３とは位相の異な
るクロック信号１０４を生成し、クロック信号１０４を
遅延回路４とＦ／Ｆ９，１４と選択回路２５とに夫々出
力する。
号１０３を遅延してクロック信号１０３とは位相の異な
るクロック信号１０４を生成し、クロック信号１０４を
遅延回路４とＦ／Ｆ９，１４と選択回路２５とに夫々出
力する。
【００２８】遅延回路４は遅延回路３からのクロック信
号１０４を遅延してクロック信号１０４とは位相の異な
るクロック信号１０５を生成し、クロック信号１０５を
遅延回路５とＦ／Ｆ１０，１５と選択回路２５とに夫々
出力する。
号１０４を遅延してクロック信号１０４とは位相の異な
るクロック信号１０５を生成し、クロック信号１０５を
遅延回路５とＦ／Ｆ１０，１５と選択回路２５とに夫々
出力する。
【００２９】遅延回路５は遅延回路４からのクロック信
号１０５を遅延してクロック信号１０５とは位相の異な
るクロック信号１０６を生成し、クロック信号１０６を
Ｆ／Ｆ１１，１６と選択回路２５とに夫々出力する。
号１０５を遅延してクロック信号１０５とは位相の異な
るクロック信号１０６を生成し、クロック信号１０６を
Ｆ／Ｆ１１，１６と選択回路２５とに夫々出力する。
【００３０】尚、入力クロック信号１０１は遅延回路１
とＦ／Ｆ６，１７と選択回路２５とに夫々出力されてい
る。また、遅延回路１〜５各々の遅延量は入力クロック
１０１の周期をｎ等分（ｎは２以上の正の整数、本実施
例ではｎ＝６）するように設定されており、ｎが大きく
なればなるほど位相設定精度が向上する。
とＦ／Ｆ６，１７と選択回路２５とに夫々出力されてい
る。また、遅延回路１〜５各々の遅延量は入力クロック
１０１の周期をｎ等分（ｎは２以上の正の整数、本実施
例ではｎ＝６）するように設定されており、ｎが大きく
なればなるほど位相設定精度が向上する。
【００３１】Ｆ／Ｆ６〜１１は入力データ（ＤＡＴＡ）
１００を入力クロック信号１０１及び遅延回路１〜５で
遅延されたクロック信号１０２〜１０６によって夫々リ
タイミングし、入力データ１００の論理レベルを検索す
る。また、Ｆ／Ｆ１２〜１７はＦ／Ｆ６〜１１の出力デ
ータ１０７〜１１２を、次段のクロック信号（遅延回路
１個分遅れたクロック信号）でリタイミングし、Ｆ／Ｆ
６〜１１の出力データ１０７〜１１２の論理レベルとＦ
／Ｆ１２〜１７の出力データ１１３〜１１８の論理レベ
ルとを比較するための位相合わせを行う。
１００を入力クロック信号１０１及び遅延回路１〜５で
遅延されたクロック信号１０２〜１０６によって夫々リ
タイミングし、入力データ１００の論理レベルを検索す
る。また、Ｆ／Ｆ１２〜１７はＦ／Ｆ６〜１１の出力デ
ータ１０７〜１１２を、次段のクロック信号（遅延回路
１個分遅れたクロック信号）でリタイミングし、Ｆ／Ｆ
６〜１１の出力データ１０７〜１１２の論理レベルとＦ
／Ｆ１２〜１７の出力データ１１３〜１１８の論理レベ
ルとを比較するための位相合わせを行う。
【００３２】すなわち、Ｆ／Ｆ６は入力データ１００を
入力クロック信号１０１によってリタイミングし、その
出力データ１０７をＦ／Ｆ１２及び排他的論理和回路２
３に出力する。
入力クロック信号１０１によってリタイミングし、その
出力データ１０７をＦ／Ｆ１２及び排他的論理和回路２
３に出力する。
【００３３】Ｆ／Ｆ７は入力データ１００を遅延回路１
で遅延されたクロック信号１０２によってリタイミング
し、その出力データ１０８をＦ／Ｆ１３及び排他的論理
和回路１８に出力する。
で遅延されたクロック信号１０２によってリタイミング
し、その出力データ１０８をＦ／Ｆ１３及び排他的論理
和回路１８に出力する。
【００３４】Ｆ／Ｆ８は入力データ１００を遅延回路２
で遅延されたクロック信号１０３によってリタイミング
し、その出力データ１０９をＦ／Ｆ１４及び排他的論理
和回路１９に出力する。
で遅延されたクロック信号１０３によってリタイミング
し、その出力データ１０９をＦ／Ｆ１４及び排他的論理
和回路１９に出力する。
【００３５】Ｆ／Ｆ９は入力データ１００を遅延回路３
で遅延されたクロック信号１０４によってリタイミング
し、その出力データ１１０をＦ／Ｆ１５及び排他的論理
和回路２０に出力する。
で遅延されたクロック信号１０４によってリタイミング
し、その出力データ１１０をＦ／Ｆ１５及び排他的論理
和回路２０に出力する。
【００３６】Ｆ／Ｆ１０は入力データ１００を遅延回路
４で遅延されたクロック信号１０５によってリタイミン
グし、その出力データ１１１をＦ／Ｆ１６及び排他的論
理和回路２１に出力する。
４で遅延されたクロック信号１０５によってリタイミン
グし、その出力データ１１１をＦ／Ｆ１６及び排他的論
理和回路２１に出力する。
【００３７】Ｆ／Ｆ１１は入力データ１００を遅延回路
５で遅延されたクロック信号１０６によってリタイミン
グし、その出力データ１１２をＦ／Ｆ１７及び排他的論
理和回路２２に出力する。
５で遅延されたクロック信号１０６によってリタイミン
グし、その出力データ１１２をＦ／Ｆ１７及び排他的論
理和回路２２に出力する。
【００３８】Ｆ／Ｆ１２はＦ／Ｆ６の出力データ１０７
を遅延回路１で遅延されたクロック信号１０２によって
リタイミングし、その出力データ１１３を排他的論理和
回路１８に出力する。
を遅延回路１で遅延されたクロック信号１０２によって
リタイミングし、その出力データ１１３を排他的論理和
回路１８に出力する。
【００３９】Ｆ／Ｆ１３はＦ／Ｆ７の出力データ１０８
を遅延回路２で遅延されたクロック信号１０３によって
リタイミングし、その出力データ１１４を排他的論理和
回路１９に出力する。
を遅延回路２で遅延されたクロック信号１０３によって
リタイミングし、その出力データ１１４を排他的論理和
回路１９に出力する。
【００４０】Ｆ／Ｆ１４はＦ／Ｆ８の出力データ１０９
を遅延回路３で遅延されたクロック信号１０４によって
リタイミングし、その出力データ１１５を排他的論理和
回路２０に出力する。
を遅延回路３で遅延されたクロック信号１０４によって
リタイミングし、その出力データ１１５を排他的論理和
回路２０に出力する。
【００４１】Ｆ／Ｆ１５はＦ／Ｆ９の出力データ１１０
を遅延回路４で遅延されたクロック信号１０５によって
リタイミングし、その出力データ１１６を排他的論理和
回路２１に出力する。
を遅延回路４で遅延されたクロック信号１０５によって
リタイミングし、その出力データ１１６を排他的論理和
回路２１に出力する。
【００４２】Ｆ／Ｆ１６はＦ／Ｆ１０の出力データ１１
１を遅延回路５で遅延されたクロック信号１０６によっ
てリタイミングし、その出力データ１１７を排他的論理
和回路２２に出力する。
１を遅延回路５で遅延されたクロック信号１０６によっ
てリタイミングし、その出力データ１１７を排他的論理
和回路２２に出力する。
【００４３】Ｆ／Ｆ１７はＦ／Ｆ１１の出力データ１１
２を入力クロック信号１０１によってリタイミングし、
その出力データ１１８を排他的論理和回路２３に出力す
る。
２を入力クロック信号１０１によってリタイミングし、
その出力データ１１８を排他的論理和回路２３に出力す
る。
【００４４】排他的論理和回路１８〜２３は同一のクロ
ック信号でリタイミングするＦ／Ｆ６〜１１及びＦ／Ｆ
１２〜１７各々の出力データ１０７〜１１２，１１３〜
１１８の論理レベルを比較する。排他的論理和回路１８
〜２３の出力信号１１９〜１２４は入力データ１００の
論理レベルが変化する位置を検出したときのみ論理
“Ｈ”となる。
ック信号でリタイミングするＦ／Ｆ６〜１１及びＦ／Ｆ
１２〜１７各々の出力データ１０７〜１１２，１１３〜
１１８の論理レベルを比較する。排他的論理和回路１８
〜２３の出力信号１１９〜１２４は入力データ１００の
論理レベルが変化する位置を検出したときのみ論理
“Ｈ”となる。
【００４５】すなわち、排他的論理和回路１８はＦ／Ｆ
１２の出力データ１１３の論理レベルとＦ／Ｆ７の出力
データ１０８の論理レベルとの排他的論理和演算を行
い、入力データ１００の論理レベルが変化する位置を検
出すると出力信号１１９を論理“Ｈ”とする。
１２の出力データ１１３の論理レベルとＦ／Ｆ７の出力
データ１０８の論理レベルとの排他的論理和演算を行
い、入力データ１００の論理レベルが変化する位置を検
出すると出力信号１１９を論理“Ｈ”とする。
【００４６】排他的論理和回路１９はＦ／Ｆ１３の出力
データ１１４の論理レベルとＦ／Ｆ８の出力データ１０
９の論理レベルとの排他的論理和演算を行い、入力デー
タ１００の論理レベルが変化する位置を検出すると出力
信号１２０を論理“Ｈ”とする。
データ１１４の論理レベルとＦ／Ｆ８の出力データ１０
９の論理レベルとの排他的論理和演算を行い、入力デー
タ１００の論理レベルが変化する位置を検出すると出力
信号１２０を論理“Ｈ”とする。
【００４７】排他的論理和回路２０はＦ／Ｆ１４の出力
データ１１５の論理レベルとＦ／Ｆ９の出力データ１１
０の論理レベルとの排他的論理和演算を行い、入力デー
タ１００の論理レベルが変化する位置を検出すると出力
信号１２１を論理“Ｈ”とする。
データ１１５の論理レベルとＦ／Ｆ９の出力データ１１
０の論理レベルとの排他的論理和演算を行い、入力デー
タ１００の論理レベルが変化する位置を検出すると出力
信号１２１を論理“Ｈ”とする。
【００４８】排他的論理和回路２１はＦ／Ｆ１５の出力
データ１１６の論理レベルとＦ／Ｆ１０の出力データ１
１１の論理レベルとの排他的論理和演算を行い、入力デ
ータ１００の論理レベルが変化する位置を検出すると出
力信号１２２を論理“Ｈ”とする。
データ１１６の論理レベルとＦ／Ｆ１０の出力データ１
１１の論理レベルとの排他的論理和演算を行い、入力デ
ータ１００の論理レベルが変化する位置を検出すると出
力信号１２２を論理“Ｈ”とする。
【００４９】排他的論理和回路２２はＦ／Ｆ１６の出力
データ１１７の論理レベルとＦ／Ｆ１１の出力データ１
１２の論理レベルとの排他的論理和演算を行い、入力デ
ータ１００の論理レベルが変化する位置を検出すると出
力信号１２３を論理“Ｈ”とする。
データ１１７の論理レベルとＦ／Ｆ１１の出力データ１
１２の論理レベルとの排他的論理和演算を行い、入力デ
ータ１００の論理レベルが変化する位置を検出すると出
力信号１２３を論理“Ｈ”とする。
【００５０】排他的論理和回路２３はＦ／Ｆ１７の出力
データ１１８の論理レベルとＦ／Ｆ６の出力データ１０
７の論理レベルとの排他的論理和演算を行い、入力デー
タ１００の論理レベルが変化する位置を検出すると出力
信号１２４を論理“Ｈ”とする。
データ１１８の論理レベルとＦ／Ｆ６の出力データ１０
７の論理レベルとの排他的論理和演算を行い、入力デー
タ１００の論理レベルが変化する位置を検出すると出力
信号１２４を論理“Ｈ”とする。
【００５１】クロック選択制御部２４は排他的論理和回
路１８〜２３の出力信号１１９〜１２４を基に、入力ク
ロック信号１０１及び遅延回路１〜５で遅延されたクロ
ック信号１０２〜１０６のうち入力データ１００を確実
にリタイミングできるクロック信号を選択するよう選択
回路２５を制御する。
路１８〜２３の出力信号１１９〜１２４を基に、入力ク
ロック信号１０１及び遅延回路１〜５で遅延されたクロ
ック信号１０２〜１０６のうち入力データ１００を確実
にリタイミングできるクロック信号を選択するよう選択
回路２５を制御する。
【００５２】すなわち、クロック選択制御部２４は少な
くとも入力データ１００のセットアップ時間及びホール
ド時間を満たすクロック信号が選択回路２５で選択され
るようにするために、排他的論理和回路１８〜２３のう
ち出力信号が論理“Ｈ”となった回路に対応するクロッ
ク信号よりも（ｎ／２）−１段分だけ後段の遅延回路で
生成されたクロック信号を選択するよう指示する制御信
号１２５を出力する。
くとも入力データ１００のセットアップ時間及びホール
ド時間を満たすクロック信号が選択回路２５で選択され
るようにするために、排他的論理和回路１８〜２３のう
ち出力信号が論理“Ｈ”となった回路に対応するクロッ
ク信号よりも（ｎ／２）−１段分だけ後段の遅延回路で
生成されたクロック信号を選択するよう指示する制御信
号１２５を出力する。
【００５３】選択回路２５は入力クロック信号１０１及
び遅延回路１〜５で遅延されたクロック信号１０２〜１
０６のうちクロック選択制御部２４の制御信号１２５で
指示されたクロック信号を選択し、選択クロック信号１
２６をＦ／Ｆ２６に出力する。Ｆ／Ｆ２６は選択回路２
５からの選択クロック信号１２６によって入力データ１
００をリタイミングする。
び遅延回路１〜５で遅延されたクロック信号１０２〜１
０６のうちクロック選択制御部２４の制御信号１２５で
指示されたクロック信号を選択し、選択クロック信号１
２６をＦ／Ｆ２６に出力する。Ｆ／Ｆ２６は選択回路２
５からの選択クロック信号１２６によって入力データ１
００をリタイミングする。
【００５４】図２は本発明の一実施例の動作を示すタイ
ミングチャートである。図においては、入力データ１０
０の変化点が遅延回路１で遅延されたクロック信号１０
２と遅延回路２で遅延されたクロック信号１０３との間
にある場合の動作を示している。
ミングチャートである。図においては、入力データ１０
０の変化点が遅延回路１で遅延されたクロック信号１０
２と遅延回路２で遅延されたクロック信号１０３との間
にある場合の動作を示している。
【００５５】この場合、排他的論理和回路１９の出力信
号１２０のみが論理“Ｈ”となり、他の排他的論理和回
路１８，２０〜２３の出力信号１１９，１２１〜１２４
は論理“Ｌ”のままなので、クロック選択制御部２４は
排他的論理和回路１９に対応するクロック信号１０２か
ら遅延回路が［（ｎ／２）−１＝（６／２）−１＝２］
段分遅れたクロック信号１０５を選択するよう制御信号
１２５で選択回路２５に指示する。
号１２０のみが論理“Ｈ”となり、他の排他的論理和回
路１８，２０〜２３の出力信号１１９，１２１〜１２４
は論理“Ｌ”のままなので、クロック選択制御部２４は
排他的論理和回路１９に対応するクロック信号１０２か
ら遅延回路が［（ｎ／２）−１＝（６／２）−１＝２］
段分遅れたクロック信号１０５を選択するよう制御信号
１２５で選択回路２５に指示する。
【００５６】したがって、Ｆ／Ｆ２６は選択回路２５か
らの選択クロック信号１２６（＝クロック信号１０５）
によって入力データ１００をリタイミングするので、入
力データ１００は立上りが入力データ１００のほぼ中央
に位置するクロック信号１０５でリタイミングされるこ
ととなり、確実にリタイミングされる。
らの選択クロック信号１２６（＝クロック信号１０５）
によって入力データ１００をリタイミングするので、入
力データ１００は立上りが入力データ１００のほぼ中央
に位置するクロック信号１０５でリタイミングされるこ
ととなり、確実にリタイミングされる。
【００５７】このように、入力データ１００とともに入
力される入力クロック信号１０１を遅延しかつ互いに異
なる位相の複数のクロック信号１０２〜１０６を遅延回
路１〜５で生成するとともに、これら複数のクロック信
号１０２〜１０６を用いて入力データ１００の変化点を
検出し、その検出結果に基づいたクロック選択制御部２
４の制御により選択回路２５で入力データ１００のリタ
イミングに最適なクロック信号を入力クロック信号１０
１及び複数のクロック信号１０２〜１０６の中から選択
することによって、データの変化点からリタイミングす
るためのクロック信号を選択しているので、別線で入力
されるクロック信号及びデータの位相関係が瞬時に変化
してもデータを確実にラッチすることができる。
力される入力クロック信号１０１を遅延しかつ互いに異
なる位相の複数のクロック信号１０２〜１０６を遅延回
路１〜５で生成するとともに、これら複数のクロック信
号１０２〜１０６を用いて入力データ１００の変化点を
検出し、その検出結果に基づいたクロック選択制御部２
４の制御により選択回路２５で入力データ１００のリタ
イミングに最適なクロック信号を入力クロック信号１０
１及び複数のクロック信号１０２〜１０６の中から選択
することによって、データの変化点からリタイミングす
るためのクロック信号を選択しているので、別線で入力
されるクロック信号及びデータの位相関係が瞬時に変化
してもデータを確実にラッチすることができる。
【００５８】また、クロック選択制御部２４が入力デー
タ１００の変化点から遅延回路が［（ｎ／２）−１］段
分だけ離れたクロック信号を固定的に選択するので、遅
延回路１〜５とＦ／Ｆ６〜１７と排他的論理和回路１８
〜２３とクロック選択制御部２４と選択回路２５とによ
る最適なクロック信号の選択処理を全てディジタル的に
行うことができ、回路的にも簡単化できる。よって、瞬
時に位相関係が変化する場合でも、簡単な回路構成で位
相関係の修復を行うことができる。
タ１００の変化点から遅延回路が［（ｎ／２）−１］段
分だけ離れたクロック信号を固定的に選択するので、遅
延回路１〜５とＦ／Ｆ６〜１７と排他的論理和回路１８
〜２３とクロック選択制御部２４と選択回路２５とによ
る最適なクロック信号の選択処理を全てディジタル的に
行うことができ、回路的にも簡単化できる。よって、瞬
時に位相関係が変化する場合でも、簡単な回路構成で位
相関係の修復を行うことができる。
【００５９】
【発明の効果】以上説明したように本発明によれば、複
数の大規模集積回路から構成されかつ複数の大規模集積
回路間でデータの送受信を行うパッケージに用いられる
入力位相差調整回路において、データとともに入力され
るクロック信号を遅延しかつ互いに異なる位相の複数の
クロック信号を生成するとともに、これら複数のクロッ
ク信号を用いてデータの変化点を検出し、その検出結果
を基にデータのリタイミングに最適なクロック信号を入
力クロック信号及び複数のクロック信号の中から選択す
ることによって、瞬時に位相関係が変化する場合でも簡
単な回路構成で位相関係の修復を行うことができるとい
う効果がある。
数の大規模集積回路から構成されかつ複数の大規模集積
回路間でデータの送受信を行うパッケージに用いられる
入力位相差調整回路において、データとともに入力され
るクロック信号を遅延しかつ互いに異なる位相の複数の
クロック信号を生成するとともに、これら複数のクロッ
ク信号を用いてデータの変化点を検出し、その検出結果
を基にデータのリタイミングに最適なクロック信号を入
力クロック信号及び複数のクロック信号の中から選択す
ることによって、瞬時に位相関係が変化する場合でも簡
単な回路構成で位相関係の修復を行うことができるとい
う効果がある。
【図１】本発明の一実施例を示す構成図である。
【図２】本発明の一実施例の動作を示すタイミングチャ
ートである。
ートである。
【図３】従来例の構成を示すブロック図である。
１〜５ 遅延回路 ６〜１７，２６ フリップフロップ回路 １８〜２３ 排他的論理和回路 ２４ クロック選択制御部 ２５ 選択回路
Claims (6)
- 【請求項１】 複数の大規模集積回路から構成されかつ
前記複数の大規模集積回路間でデータの送受信を行うパ
ッケージに用いられる入力位相差調整回路であって、前
記データとともに入力される入力クロック信号を遅延し
かつ互いに異なる位相のクロック信号を生成する複数の
遅延手段と、前記入力クロック信号及び前記複数の遅延
手段各々で生成されたクロック信号を用いて前記データ
の変化点を検出する検出手段と、前記検出手段の検出結
果を基に前記データのリタイミングに最適なクロック信
号を前記入力クロック信号及び前記複数の遅延手段各々
で生成されたクロック信号の中から選択する選択手段と
を有することを特徴とする入力位相差調整回路。 - 【請求項２】 前記検出手段は、前記入力クロック信号
及び前記複数の遅延手段各々で生成されたクロック信号
のうちのいずれか一つを用いて前記データのリタイミン
グを行う複数の第１の保持手段と、前記第１の保持手段
の出力のリタイミングを他のクロック信号を用いて行う
複数の第２の保持手段と、同一クロック信号を用いる前
記第１及び第２の保持手段各々の出力に対して論理演算
を行って前記データの変化点を検出する複数の演算手段
とを含むことを特徴とする請求項１記載の入力位相差調
整回路。 - 【請求項３】 前記選択手段は、少なくとも前記データ
のセットアップ時間及びホールド時間を満たすクロック
信号を選択するよう構成したことを特徴とする請求項１
または請求項２記載の入力位相差調整回路。 - 【請求項４】 複数の大規模集積回路から構成されかつ
前記複数の大規模集積回路間でデータの送受信を行うパ
ッケージに用いられる入力位相差調整回路であって、前
記データとともに入力される入力クロック信号を遅延し
かつ互いに異なる位相のクロック信号を生成するｎ−１
個（ｎは２以上の正の整数）の遅延手段と、前記入力ク
ロック信号及び前記ｎ−１個の遅延手段各々で生成され
たクロック信号を用いて前記データの変化点を検出する
検出手段と、前記検出手段の検出結果を基に前記データ
のリタイミングに最適なクロック信号を前記入力クロッ
ク信号及び前記ｎ−１個の遅延手段各々で生成されたク
ロック信号の中から選択する選択手段とを有することを
特徴とする入力位相差調整回路。 - 【請求項５】 前記検出手段は、前記入力クロック信号
及び前記ｎ−１個の遅延手段各々で生成されたクロック
信号のうちのいずれか一つを用いて前記データのリタイ
ミングを行うｎ個の第１の保持手段と、前記第１の保持
手段の出力のリタイミングを他のクロック信号を用いて
行うｎ個の第２の保持手段と、同一クロック信号を用い
る前記第１及び第２の保持手段各々の出力に対して論理
演算を行って前記データの変化点を検出するｎ個の演算
手段とを含むことを特徴とする請求項４記載の入力位相
差調整回路。 - 【請求項６】 前記選択手段は、前記検出手段で検出さ
れた前記データの変化点に対応するクロック信号よりも
（ｎ／２）−１段だけ後段の遅延手段で生成されたクロ
ック信号を選択するよう構成したことを特徴とする請求
項４または請求項５記載の入力位相差調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2967196A JPH09224020A (ja) | 1996-02-16 | 1996-02-16 | 入力位相差調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2967196A JPH09224020A (ja) | 1996-02-16 | 1996-02-16 | 入力位相差調整回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09224020A true JPH09224020A (ja) | 1997-08-26 |
Family
ID=12282585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2967196A Withdrawn JPH09224020A (ja) | 1996-02-16 | 1996-02-16 | 入力位相差調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09224020A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005050904A1 (ja) * | 2003-11-20 | 2005-06-02 | Advantest Corporation | クロックリカバリ回路及び通信デバイス |
| JP2006109208A (ja) * | 2004-10-07 | 2006-04-20 | Kawasaki Microelectronics Kk | 位相比較器 |
-
1996
- 1996-02-16 JP JP2967196A patent/JPH09224020A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005050904A1 (ja) * | 2003-11-20 | 2005-06-02 | Advantest Corporation | クロックリカバリ回路及び通信デバイス |
| US6987410B2 (en) | 2003-11-20 | 2006-01-17 | Advantest Corporation | Clock recovery circuit and communication device |
| JP2006109208A (ja) * | 2004-10-07 | 2006-04-20 | Kawasaki Microelectronics Kk | 位相比較器 |
| JP4533715B2 (ja) * | 2004-10-07 | 2010-09-01 | 川崎マイクロエレクトロニクス株式会社 | 位相比較器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030506 |