JP3312391B2 - ｎ並列データのｍ回連続一致検出回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ｎ本の並列データのｍ
回連続一致検出の回路に関するものである。

【０００２】

【従来の技術】以下において、図５と図６を用いて従来
技術を説明する。図５は従来の一実施例回路の構成を示
す図であり、図６は従来の一実施例回路のタイミングを
示す図である。なお、図５と図６の例は、入力データの
並列本数ｎを８本としかつ連続一致回数ｍを８回とした
場合である。

【０００３】図５において、51-1〜51-8は同一構成を有
する第１の８回一致検出部〜第８の８回一致検出部であ
る。なお、各第１の８回一致検出部51-1〜第８の８回一
致検出部51-8には、８本（ｎ＝８）の並列データである
ＤＡＴＡ０〜ＤＡＴＡ７の中の１本が入力している。

【０００４】そして、例えば第１の８回一致検出部51-1
には、８個（ｍ＝８）のフリップフロップ（ＦＦ）511
〜ＦＦ518 、および８入力アンドゲート519 と８入力ノ
アゲート520 とオアゲート521 を備える。さらに、52は
８入力アンドゲートである。

【０００５】図６において、(a) 〜(h) は第１の８回一
致検出部51-1〜第８の８回一致検出部51-8に入力される
並列データであるＤＡＴＡ０〜ＤＡＴＡ７であり、(i)
はＦＦ511 〜ＦＦ518 に入力し、該ＤＡＴＡ０(a) 〜Ｄ
ＡＴＡ７(h) を叩くごとに１ビットづつシフトを行うた
めのクロック（ＣＫ）である。

【０００６】また、(j) は８本の並列データが８回連続
一致の時に出力される一致検出信号である。例えば、第
１の８回一致検出部51-1において、ＦＦ511 の入力端子
Ｄに加えられたＤＡＴＡ０(a) はクロック(i) で叩か
れ、１クロック(i) ごとに１ビットづつシフトした１ビ
ットシフト信号をＦＦ511 の端子Ｑから出力する。

【０００７】そして、ＦＦ511 は該１ビットシフト信号
を２分岐し、次段のＦＦ512 および８入力アンドゲート
519 と８入力ノアゲート520 に対して加える。ＦＦ512
〜ＦＦ517 （図示しない）も同様の動作を繰り返し、1
クロック(i)が入力するごと１ビットつづシフトを繰り
返して２ビットシフト信号〜７ビットシフト信号をＦＦ
512 〜ＦＦ517 は出力し、当該２ビットシフト信号〜７
ビットシフト信号を２分岐して次段のＦＦ513 〜ＦＦ51
8 および８入力アンドゲート519 および８入力ノアゲー
ト520 に加える。

【０００８】最終の８段目のＦＦ518 は、さらに１ビッ
トをシフトした８ビットシフト信号を８入力アンドゲー
ト519 および８入力ノアゲート520 に加える。８入力ア
ンドゲート519 ではＤＡＴＡ０(a) が８回連続して
‘１’になると８入力の全てが‘１’に揃い、８回連続
一致を示す信号‘１’を次段のオアゲート521 の一つの
端子に加える。

【０００９】８入力アンドゲート519 ではＤＡＴＡ０
(a) が８回連続して‘０’になると８入力の全てが
‘０’に揃い、８回連続を示す信号‘１’を次段のオア
ゲート521の他の端子に加える。

【００１０】同様に、第２の８回一致検出部51-2〜第８
の８回一致検出部51-8も第１の８回一致検出部51-1と同
様の動作を繰り返し、ＤＡＴＡ１(b) 〜ＤＡＴＡ７(h)
のそれぞれが８回連続の‘１’または‘０’の時に８回
連続一致を示す信号‘１’を出力する。

【００１１】８入力アンドゲート52は、ＤＡＴＡ０(a)
〜ＤＡＴＡ７（h)が連続して‘１’か‘０’になると
‘１’になる信号を入力し、８本並列の８回連続一致を
示す一致検出信号(j) を‘１’にして出力する。

【００１２】以上の動作の詳細タイミングを記載したの
が図６である。図６に示すように、ＤＡＴＡ０(a) 〜Ｄ
ＡＴＡ７(h) の全てが‘０’になるタイミングのクロ
ック１(i) から７クロック目のクロック８(i) におい
て、‘Ｌ’から‘Ｈ’転ずる一致検出信号(j) を出力す
る。

【００１３】なお、ＤＡＴＡ０(a) 〜ＤＡＴＡ７(h) の
何れかが‘０’( 図６ではすべてが‘０’）になると、
当該‘０’になるタイミングの次のクロック(i) が
‘Ｈ’に転ずるタイミングにおいて、一致検出信号
(j) は‘Ｈ’から‘Ｌ’に転じて送出は停止される。

【００１４】当該回路規模をベーシックセル（ＢＣ）を
用いて考察してみることにする。ここでいうＢＣとは、
論理回路ゲートの基本単位である。図５に示す回路素子
のＢＣ基本数は、ＦＦ511 〜ＦＦ518 は７ＢＣ／素子、
アンドゲート519 は６ＢＣ／素子、ノアゲート520 は８
ＢＣ／素子である。また、オアゲート521 は２ＢＣ／素
子、アンドゲート52は６ＢＣ／素子と与えられる。

【００１５】従って、従来例の場合、 総ＢＣ数＝７ＢＣ×８個×８チャネル（ＣＨ）＋６×１
×８＋８×１×８＋２×１×８＋６×１×１＝５８２Ｂ
Ｃ になる。

【００１６】

【発明が解決しようとする課題】従って、従来例におい
ては、例えば８本の並列データを８回連続一致で検出し
ようとした場合は８×８個のフリップフロップと一致検
出のための回路素子が必要となり、当該回路規模は並列
データや一致検出回路が増えれば増えるほど大きくなる
という課題がある。

【００１７】本発明は、簡単な構成を有するｎ並列デー
タのｍ回連続一致検出回路を提供することを目的とす
る。

【００１８】

【課題を解決するための手段】上記の目的を達成するた
め第１発明は、ｎ並列構成の入力データの中の１本のデ
ータにおける前後ビットの一致検出を行う第１前後ビッ
ト比較回路〜第ｎ前後ビット比較回路と、該前後ビット
一致検出結果のｎ個についての論理積演算を行うｎ入力
アンドゲートと、該ｎ入力アンドゲートから出力される
論理積演算結果を１ビットずつシフトする第１フリップ
フロップ〜第(m−1)フリップフロップと、前記のｎ入力
アンドゲートおよび第１フリップフロップ〜第(m−1)フ
リップフロップから出力されるｍ個のシフト信号の論理
積演算を行い、ｎ並列データのｍ回連続一致を示す一致
検出信号を送出するｍ入力アンドゲートとを設けるよう
に構成する。

【００１９】また第２発明は、前記ｎ入力アンドゲート
の後段側に、該ｎ入力アンドゲートから出力される論理
積演算結果を、ｍ個連続カウントした際にキャリー信号
としての一致検出信号を出力し、以後は当該一致検出信
号が無くなるとクリアするように動作するｍ進カウント
のカウンタを設けるように構成する。

【００２０】

【作用】本発明の第１発明では、第１前後ビット比較回
路〜第ｎ前後ビット比較回路においてｎ並列構成の入力
データの中の１本のデータにおける前後ビットの一致検
出を行い、次にｎ入力アンドゲートで該前後ビット一致
検出結果のｎ個についての論理積演算を行う。そして、
第１フリップフロップ〜第(m−1)フリップフロップにお
いて該ｎ入力アンドゲートから出力される論理積演算結
果を１ビットずつシフトした信号をつくる。

【００２１】従って、前記のｎ入力アンドゲートおよび
第１フリップフロップ〜第(m−1)フリップフロップから
出力されるｍ個のシフト信号をｍ入力アンドゲートに加
えて論理積演算を行うことにより、ｎ並列データのｍ回
連続一致を示す一致検出信号をつくることができる。

【００２２】また第２発明は、前記ｎ入力アンドゲート
の後段側に、該ｎ入力アンドゲートから出力される論理
積演算結果を、ｍ個連続カウントした際にキャリー信号
としての一致検出信号を出力し、以後は当該一致検出信
号が無くなるとクリアするように動作するｍ進カウント
のカウンタを設けて、ｎ並列データのｍ回連続一致を示
す一致検出信号をつくるようにしている。

【００２３】

【実施例】以下、図１〜図４により本発明の実施例を詳
細に説明する。図１は本発明の第１実施例回路の構成を
示す図であり、図２は本発明の第１実施例回路のタイミ
ングを示す図である。

【００２４】また、図３は本発明の第２実施例回路の構
成を示す図であり、図４は本発明の第２実施例回路のタ
イミングを示す図である。さらに、図１〜図４におい
て、図５と図６の従来例と同様に、入力データの本数は
８本（ｎ＝８）としかつ８回（ｍ＝８）連続一致の検出
を行うものとし、同一記号のものは同一回路、同一信号
として取り扱う。

【００２５】図１において、11-1〜11-8は同一構成を有
する第１前後ビット比較回路〜第８前後ビット比較回路
であり、第１前後ビット比較回路11-1〜第８前後ビット
比較回路11-8のそれぞれは、ＦＦ11a と排他的否定論理
和演算のイノアゲート11b とを備える。

【００２６】12は８入力アンドゲートである。なお、13
-1〜13-7は第１ＦＦ〜第７ＦＦであり、データを１ビッ
トづつシフトする７ビットシフトレジスタに対応し、ま
た、14は８入力アンドゲートである。

【００２７】図２において、(a) 〜(h) は第１前後ビッ
ト比較回路11-1〜第８前後ビット比較回路11-8の入力デ
ータであるＤＡＴＡ０〜ＤＡＴＡ７である。(i) は８入
力アンドゲート12から出力する８回連続一致を示す信号
である。

【００２８】なお、(j) は第１前後ビット比較回路11-1
〜第８前後ビット比較回路11-8に備えたＦＦ11a 、およ
びシフトレジスタを形成する第１ＦＦ13-1〜第７ＦＦ13
-7に入力し、入力する信号を叩いて１ビットシフトを行
うクロック(ck)である。そして、(k) は８本の並列デー
タが８回連続一致の際において出力する一致検出信号で
ある。

【００２９】図１と図２に示すように、例えば、ＤＡＴ
Ａ０(a) が第１前後ビット比較回路11-1に入力すると、
当該ＤＡＴＡ０(a) はＦＦ11a のＤ端子とイノアゲート
11bの２端子の中の一つの端子に加えられる。このと
き、ＦＦ11a は１ビットシフトした１ビットシフト信号
をＱ端子から出力し、当該１ビットシフト信号をイノア
ゲート11b の２端子の中の他の端子に加える。

【００３０】イノアゲート11b は２つの入力の排他的否
定論理和演算を行い、２つの入力が‘１’と‘１’また
は‘０’と‘０’の組み合わせであれば‘１’を出力
し、その他の組み合わせの場合は‘０’を出力する。即
ち、ＤＡＴＡ(a) の前ビットと後ビットが一致しておれ
ば‘１’を出力するように演算する。

【００３１】同様に、ＤＡＴＡ１(b) 〜ＤＡＴＡ７(h)
の前ビットおよび後ビットがともに‘１’か‘０’に一
致した場合は、第２前後ビット比較回路11-2〜第８前後
ビット比較回路11-8からは‘１’を出力する。

【００３２】ＤＡＴＡ０(a) 〜ＤＡＴＡ７(h) の前後ビ
ットが‘１’か‘０’に一致した場合、つまり第１前後
ビット比較回路11-1〜第８前後ビット比較回路11-8が
‘１’を出力した場合、８入力アンドゲート12の入力に
は全て‘１’が揃い、従って、８入力アンドゲート12か
ら出力する信号(i) は‘１’になり、当該‘１’になる
信号(i) を２つに分岐し、８入力アンドゲート14および
第１ＦＦ13-1に加える。

【００３３】第２ＦＦ13-2〜第７ＦＦ13-7の各回路は、
第１ＦＦ13-1からの信号‘１’を順次に１ビットつづシ
フトさせて、第２ＦＦ13-2〜第６ＦＦ13-6については当
該１ビットシフトの信号‘１’を２分岐した中の一つの
信号を、第７ＦＦ13-7については当該第７ＦＦ13-7から
の信号を、８入力アンドゲート14に加える。

【００３４】８入力アンドゲート14では、第１前後ビッ
ト比較回路11-1〜第８前後ビット比較回路11-8からの出
力が８回連続して‘１’になった場合、つまり、ＤＡＴ
Ａ０(a) 〜ＤＡＴＡ７(h) の前後ビットがともに‘１’
か‘０’に一致した場合、入力データの８回連続一致を
示す一致検出信号(k) を‘１’にする。

【００３５】以上の動作の詳細タイミングを記載したの
が図２である。図２に示すように、ＤＡＴＡ０(a) 〜Ｄ
ＡＴＡ７(h) の全てが‘０’になるタイミングのクロ
ック１から７クロック過ぎた８クロック目において、
‘Ｌ’から‘Ｈ’転ずる一致検出信号(k) を出力する。

【００３６】なお、ＤＡＴＡ０(a) 〜ＤＡＴＡ７(h) の
何れかが‘０’( 図２ではすべてが‘０’）になると、
当該‘０’になるタイミングの次のクロックが‘Ｈ’に
転ずるタイミングにおいて、一致検出信号(k) は
‘Ｈ’から‘Ｌ’に転じて送出は停止する。

【００３７】図１に示す回路素子のＢＣ基本数は、ノア
ゲート11b は３ＢＣである以外は図５の従来例と同様で
ある。従って、図１の場合は、 総ＢＣ数＝（７ＢＣ＋３ＢＣ）×１個×８ＣＨ＋６ＢＣ
×２個×１ＣＨ＋７ＢＣ×７個×１ＣＨ＝１４１ＢＣ つまり、ＢＣ数は従来例の１／４以下になる。

【００３８】図３と図４は図１および図２と同様に、入
力データの本数を８本（ｎ＝８）としかつ８回（ｍ＝
８）連続一致を検出する回路である。また、第１前後ビ
ット比較回路11-1〜第８前後ビット比較回路11-8と８入
力アンドゲート12および当該回路に入力するまたは出力
する信号(a) 〜信号(i) は図１および図２と全く同一で
あり、説明は一切省略する。

【００３９】図３において、21はカウンタであり、図１
に示した７ビットのシフトレジスタの第１ＦＦ13-1〜第
７ＦＦ13-7に相当する８進のカウンタである。なお、22
は８回一致ロード値出力部であり、カウンタ21の入力が
８回連続一致したらキャリー信号が送出するように、カ
ウンタ21の初期設定値Ｓを決める働きをする。また、23
はインバータである。

【００４０】ＤＡＴＡ０(a) 〜ＤＡＴＡ７(h) の前後ビ
ットがともに‘１’か‘０’に一致し、一致結果を示す
‘１’の信号(i) を８入力アンドゲート12から出力し、
カウンタ21のロード端子Ｌに加わるとカウンタ21はカウ
ントアップを開始する。

【００４１】カウンタ21における該信号‘１’のカウン
トが８回連続した際、カウンタ21はキャリー信号である
８本の並列データの８回連続一致を示す一致検出信号
(k) を出力する。

【００４２】なお、この一致検出信号(k) はインバータ
23で極性反転されてカウンタ21をディセーブル状態に
し、８入力アンドゲート12から８回連続して‘１’がき
たらカウンタ21のカウントを止め、以後は一致検出信号
(k) は‘１’を継続する。

【００４３】なお、詳細タイミングを図４に示すが、こ
の動作は図２と同様であるため詳細説明を省略する。図
３に示す回路素子のＢＣ基本数は、カウンタ21は４８Ｂ
Ｃ、インバータ23が１ＢＣであること以外は図１と同様
であり、１３５ＢＣになる。つまり、従来例の１／４以
下のＢＣ数である。

【００４４】

【発明の効果】以上の説明から明らかなように本発明に
よれば、論理回路を形成するベーシックセル数は略１／
４以下にでき、回路構成が大幅に簡素化されるという効
果を奏する。

【図面の簡単な説明】

【図１】 本発明の第１実施例回路の構成を示す図であ
る。

【図２】 本発明の第１実施例回路のタイミングを示す
図である。

【図３】 本発明の第２実施例回路の構成を示す図であ
る。

【図４】 本発明の第２実施例回路のタイミングを示す
図である。

【図５】 従来の一実施例回路の構成を示す図である。

【図６】 従来の一実施例回路のタイミングを示す図で
ある。

【符号の説明】

11-1は第１前後ビット比較回路 ・ ・ 11-8は第８前後ビット比較回路 12は８入力アンドゲート 13-1〜13-8は第１フリップフロップ（ＦＦ）〜第８ＦＦ 14は８入力アンドゲート 21はカウンタ 22は８回一致ロード値出力部 23はインバータ

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 ｎ並列構成の入力データの中の１本のデ
   ータにおける前後ビットの一致検出を行う第１前後ビッ
   ト比較回路(11-1)〜第ｎ前後ビット比較回路(11-n)と、 該前後ビット一致検出結果のｎ個についての論理積演算
   を行うｎ入力アンドゲート(12)と、 該ｎ入力アンドゲート(12)から出力される論理積演算結
   果を１ビットずつシフトする第１フリップフロップ(13-
   1)〜第(m−1)フリップフロップ(13-(m-1))と、 前記のｎ入力アンドゲート(12)および第１フリップフロ
   ップ(13-1)〜第(m−1)フリップフロップ(13-(m-1))から
   出力されるｍ個のシフト信号の論理積演算を行い、ｎ並
   列データのｍ回連続一致を示す一致検出信号を送出する
   ｍ入力アンドゲート(14)とを設けたことを特徴とするｎ
   並列データのｍ回連続一致検出回路。
2. 【請求項２】 前記ｎ入力アンドゲート(12)の後段側
   に、該ｎ入力アンドゲート(12)から出力される論理積演
   算結果を、ｍ個連続カウントした際にキャリー信号とし
   ての一致検出信号を出力し、以後は当該一致検出信号が
   無くなるとクリアするように動作するｍ進カウントのカ
   ウンタ(21)を設けたことを特徴とする請求項１記載のｎ
   並列データのｍ回連続一致検出回路。