KR100248976B1 - 2진수의 2의 보수 연산회로 - Google Patents

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Abstract

입력 2진수를 그룹으로 구분하여 병렬로 트랜지션비트를 검출함으로써, 고속으로 입력이진수를 2의 보수화할 수 있는 2의 보수 연산회로가 개시된다.
본 발명의 2의 보수 연산회로는, 복수의 비트로 표현되며, 가장 낮은 시그니피컨스를 갖는 로직 1의 비트가 트랜지션비트인 2진수의 2의 보수를 연산하는 회로에 있어서, 상기 2진수의 각각의 비트가 복수의 그룹으로 입력되어져서, 각각의 그룹내의 비트 중에서 상기 트랜지션비트와 상기 트랜지션비트보다 상위의 모든 비트열을 0으로 출력하고 상기 트랜지션비트보다 하위의 모든 비트를 1로출력하는 복수의 제1조합회로(31)와; 상기 복수의 제1조합회로(31)의 출력중 각각의 그룹의 최상위의 시그니피컨스를 갖는 출력만이 복수의 그룹으로 입력되어져 각각의 그룹의 입력중 가장 낮은 시그니피컨스를 갖는 로직 0의 비트와 그 상위의 모든 비트를 1로 변환시키고, 상기 로직 0의 비트보다 하위의 모든 비트를 0으로 변환시키는 복수의 제2조합회로(33)와; 상기 복수의 제2조합회로(33)의 출력에 의해 상기 복수의 제1조합회로(31) 출력 또는 로직 0을 선택하는 복수의 멀티플렉서(35)와; 로직1 또는 상기 제1조합회로(31)의 출력 또는 상기 멀티플렉서(35)의 출력중에서 선택된 어느 하나의 값과, 입력 2진수의 비트가 동일하면 1을 출력하고, 다르면 0을 출력하는 논리게이트군으로 구성되는 복수의 제3조합회로를 포함하여 이루어진다.

Description

2진수의 2의 보수 연산회로｛Binary two's complement arithmatic circuit｝
본 발명은 2진수의 2의 보수 연산회로에 관한 것으로서, 특히 입력 2진수의 트랜지션비트를 복수의 그룹으로 구분시켜 병렬로 검색하여 2의 보수를 연산하는 회로에 관한 것이다.
종래의 2의 보수 연산회로로서는 길버트(Joseph R. Gilbert)의 1994년 7월 26일자 미국특허 제 5,333,120호에 개시된 2의 보수 연산회로(이하, '길버트의 회로'라 함)가 있다. 도 9는 이러한 길버트의 종래회로를 설명하는 개략논리도로서, 도 9를 참조하여 종래의 2의 보수 연산방법을 설명하면 다음과 같다.
길버트는 2진수의 2의 보수를 구하기 위하여 트랜지션비트의 개념을 사용하였다. 도 10는 트랜지션비트를 설명하기 위한 2의 보수의 표로서, 여기에서는 -8∼7까지의 십진수를 2진수로 표시하고 있다. 가령 십진수 -4는 2진수로 1100이며 각각의 비트는 3,2,1,0의 시그니피컨 레벨(significance level)을 갖는다. 즉 입력되는 수의 가장 낮은 시그니피컨스의 비트는 시그니피컨스레벨 L=0이 부여되고 가장 높은 시그니피컨스의 비트는 시그니피컨스레벨 L=3이 부여된다. 여기에서 트랜지션비트란 입력되는 2진수중에서 가장 낮은 시그니피컨스를 갖는 로직 1의 비트를 말한다.
따라서 2진수 11*00 에서의 트랜지션비트는 시그니피컨스레벨 L=2인 *표시가 붙은 로직 1이 된다. 도 10에서는 십진수 -8∼7의 이진수 표현에서 트랜지션비트를 *로 표시하였다. 길버트는 이러한 트랜지션비트를 순차적으로 검색하여 2의 보수를 구하는 방법을 채택하고 있는 바, 이를 보다 상술하면 입력 중 최하위의 시그니퍼컨스 비트로부터 순차적으로 로직 1이 있는가를 검색하고, 가장 낮은 시그니피컨스의 로직 1의 비트가 검색되면 이 트랜지션비트와 이보다 상위의 모든 비트에 대한 웨이트를 순차적으로 1로 출력하는 조합회로에 의해 2의 보수 연산회로를 구성하였다. 조합회로에 의해 웨이트가 구해지면, 이롤 입력2진수와 exclusive-OR시킴으로써, 트랜지션비트보다 상위의 시그니피컨스를 인버팅시키고, 트랜지션비트와 그 하위 비트를 그대로 출력시켜 2의 보수를 구하였다.
도 9는 이러한 길버트의 2의 보수를 구하는 회로를 설명하는 개략 논리도로서, 이를 참조하여 종래의 회로를 상술한다. 도 9에서는 4비트의 입력에 대한 2의 보수를 구하는 연산회로의 일부분을 도시하고 있다. 4비트의 2진수는 4개의 입력터미널(a0∼a3)에 입력된다. 인에이블신호가 터미널(13)로 입력되면 인에이블신호의 터미널(13)에 접속된 AND게이트(17a,17b,17c)의 한 입력에 로직 1이 인가되므로, AND게이트(17)의 다른 입력인 입력 2진수 비트는 AND게이트에서 그대로 출력된다. AND게이트(17a)의 출력은 OR게이트(19a)의 한 입력으로 된다. OR게이트(19a)의 다른 입력은 터미널(11)로부터 입력된 트랜지션비트 검출 입력으로서, 여기에는 하위 시그니피컨스레벨에서 트랜지션비트가 검출되었을 때 로직 1이 인가된다. OR게이트(19a)의 출력은 OR게이트(19b)로 입력되고, 또한 OR게이트(19b)의 출력은 OR게이트(19c)에 입력되어 OR게이트(19a,19b,19c)가 순차적으로 직렬연결됨으로써 하위 시그니피컨스레벨에서 트랜지션비트가 검출되었을 경우 그 보다 상위에 있는 모든 OR게이트는 입력된 2진수가 0인가 1인가의 여부에 관계 없이 순차적으로 항상 1을 출력하게 된다. 이때 OR게이트의 출력이 웨이트 값이 된다. OR게이트(19a)의 출력은 또한 XOR게이트(25b)의 한 입력으로 되고 XOR게이트(25b)의 다른 입력은 터미널(a1)로 입력된 입력 2진수 비트이다. 이 XOR게이트는 선택적인 인버터(21)의 기능을 수행하는 것으로서, 여기에 OR게이트(19a, 19b, 19c)에서 출력된 웨이트와 입력2진수가 입력됨으로써 트랜지션비트와 그 하위비트는 그대로 출력되고, 트랜지션비트보다 상위의 시그니피컨스의 비트는 인버팅되어 2의 보수를 구할 수 있다. 즉 길버트의 회로의 가장 큰 특징은 트랜지션비트가 있는가를 최하위의 입력비트부터 순차적으로 검출하여, 트랜지션비트가 검출되면 그 보다 상위의 모든 논리게이트에 순차적으로 1을 입력시킴으로써 선택적인 인버터(21)에 입력되는 2진수의 2의 보수를 구하는 것이다.
그러나, 이러한 종래의 2의 보수의 연산회로는 최하위의 시그니피컨스의 비트로부터 순차적으로 트랜지션비트를 검출해 나가는, 즉 직렬(serial)방식의 검출을 하기 때문에 2의 보수를 구하는 속도가 상대적으로 길어지는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 본 발명의 목적은 입력값의 각 비트를 임의의 수의 그룹으로 묶어서 모든 그룹의 입력중에 존재하는 트랜지션비트를 동시에 검출함으로써 2의 보수를 구하는 속도가 매우 빠른 2의 보수 연산회로를 제공하는 것이다.
도 1는 본 발명의 2의 보수 연산회로의 제1실시예를 설명하는 개략 논리도,
도 2는 본 발명의 2의 보수 연산회로의 제2실시예를 설명하는 개략 논리도,
도 3는 본 발명의 2의 보수 연산회로의 제3실시예를 설명하는 개략 논리도,
도 4는 본 발명의 2의 보수 연산회로의 제4실시예를 설명하는 개략 논리도,
도 5는 본 발명의 2의 보수 연산회로의 제5실시예를 설명하는 개략 논리도,
도6a 및 도 6b는 본 발명과 종래의 발명의 차이점을 설명하는 부분 개략 논리도,
도 7는 본 발명을 이용하여 4비트의 입력값을 파이프라인 처리하는 제1응용예의 개략논리도,
도 8는 본 발명을 이용하여 16비트의 입력값을 파이프라인처리하는 제2응용예의 논리도,
도 9는 종래의 2의 보수 연산회로의 개략 논리도,
도 10는 트랜지션비트를 설명하는 2의 보수의 표이다.
상기한 목적을 달성하기 위하여 본 발명에 따른 2의 보수 연산회로는 복수의 비트로 표현되며, 가장 낮은 시그니피컨스를 갖는 로직 1의 비트가 트랜지션비트인 2진수의 2의 보수를 연산하는 회로에 있어서, 상기 2진수의 각각의 비트가 복수의 그룹으로 입력되어져서, 각각의 그룹내의 비트중에서 상기 트랜지션비트와 상기 트랜지션비트보다 상위의 모든 비트열을 0으로 출력하고 상기 트랜지션비트보다 하위의 모든 비트를 1로 출력하는 복수의 제1조합회로(31)와; 상기 복수의 제1조합회로(31)의 출력중 각각의 그룹의 최상위의 시그니피컨스를 갖는 출력만이 복수의 그룹으로 입력되어져서, 각각의 그룹의 입력 중 가장 낮은 시그니피컨스를 갖는 로직 0의 비트와 그 상위의 모든 비트를 1로 변환시키고, 상기 로직 0의 비트보다 하위의 모든 비트를 0으로 변환시키는 복수의 제2조합회로(33)와; 상기 복수의 제2조합회로(33)의 출력에 의해 상기 복수의 제1조합회로(31) 출력 또는로직 0을 선택하는 복수의 멀티플렉서(35)와; 로직1 또는 상기 제1조합회로(31)의 출력 또는 상기 멀티플렉서(35)의 출력중에서 선택된 어느하나의 값과, 입력 2진수의 비트가 동일하면 1을 출력하고, 다르면 0을 출력하는 논리게이트군으로 구성되는 복수의 제3조합회로를 포함하여 이루어진다.
또한, 본 발명의 상기 목적을 달성하기 위하여 본 발명에 따른 2진수의 2의 보수 연산방법은, 복수의 비트로 표현되며 가장 낮은 시그니피컨스를갖는 로직 1의 비트가 트랜지션비트인 2진수의 2의 보수를 연산하는 방법에 있어서, 상기 2진수의 각각의 비트를 복수의 그룹으로 구분하여, 각각의 그룹내의 비트중에서 상기 트랜지션비트와 트랜지션비트보다 상위의 모든 비트열을 0으로 만들고 상기 트랜지션비트보다 하위의 모든 비트열을 1로 만들어 복수의 최초 웨이트를 구하는 단계; 상기 복수의 최초 웨이트중 각각의 그룹의 최상위의 시그니피컨스를 갖는 최초 웨이트만을 복수의 그룹으로 구분하여, 각각의 그룹내에서 가장 낮은 시그니피컨스를 갖는 로직 0의 비트와 그 상위의 모든 비트를 1로 변환시키고, 상기 로직 0의 비트보다 하위의 모든 비트를 0으로 변환시키는 웨이트 변환단계; 상기 웨이트변환 단계에서 출력된 변환 웨이트에 의해 상기 최초 웨이트 또는 로직 0중에서 어느하나를 선택하여 최종 웨이트를 구하는 단계; 상기 최종 웨이트와 입력2진수, 또는 상기 최초 웨이트와 입력2진수를 각각 두 입력으로 하여 exclusive-NOR시킴으로써 2의 보수를 구하는 단계를 포함하여 이루어진다.
이하, 첨부도면을 참조하여 본 발명에 따른 2진수의 2의 보수연산회로를 상세히 설명한다.
[제1 실시예]
도 1는 본 발명에 따른 2의 보수 연산회로의 제1 실시예를 설명하는 개략 논리도로서, 본 실시예에서는 16비트의 입력을 2의 보수로 만드는 회로를 도시한다.
본 발명의 2의 보수 연산회로는 제1조합회로(31), 제 2조합회로(33), 멀티플렉서(35), 제 3조합회로(37)를 포함한다.
제1조합회로(31)는 16비트로 이루어진 2진수가 입력되는 16개의 입력터미널(a0∼a15)과 복수의 논리게이트로 구성된다. 4개의 입력터미날(a0∼a3)로 이루어지는 A0그룹의 제1조합회로(31)를 예로 들면, 입력터미날(a0)은 인버터(41)에 연결되고 동시에 2-입력 NOR게이트(43)에 연결된다. 입력터미날(al)은 상기한 2-입력 NOR게이트(43)의 또다른 입력에 연결된다. 입력터미날(a2)은 인버터(45)에 연결되고 인버터(45)의 출력은 NAND게이트(47)의 한 입력에 접속된다. NAND게이트(47)의 다른 입력은 상기한 NOR게이트(43)의 출력에 연결된다. NAND게이트(47)의 출력은 또 다른 인버터(49)에 접속되고 동시에 NOR게이트(51)의 한 입력에 연결된다. NOR게이트(51)의 다른 입력은 입력터미날(a3)에 연결된다. 본 실시예에서는 16개의 입력터미날을 4개씩 1그룹으로 구분하여 4개의 그룹으로 만들었으며, 따라서 A0, A1, A2, A3의 4개의 그룹으로 구분되는 입력 이진수를 처리하는 4개의 동일한 구조의 제1조합회로(31)가 설치된다.
4개의 그룹(A0∼A3)의 제1조합회로(31)의 출력 중 최상위의 4개의 NOR 게이트(51,53,55,57)의 출력은 제2조합회로(33)의 게이트에 각각 연결된다. 상술하면, A0그룹의 제1조합회로(31)의 NOR게이트(51)의 출력은 제2조합회로(33)의 인버터(61)에 연결되며 동시에 NAND게이트(63)의 한 입력에 연결된다. A1그룹의 제1조합회로의 NOR게이트(53)의 출력은 제2조합회로(33)의 NAND게이트(63)의 다른 입력에 연결된다. A2그룹의 제1조합회로의 NOR게이트(55)의 출력은 제2조합회로(33)의 인버터(65)에 접속되고, 이 인버터의 출력은 NOR게이트(67)의 한 입력에 연결된다. NOR게이트(67)의 다른 입력은 NAND게이트(63)의 출력이 접속된다. NOR게이트(67)의 출력은 인버터(69)에 입력된다. A3그룹의 제1조합회로의 NAND게이트(57)의 출력은 제2조합회로의 NAND게이트(71)의 한 입력에 연결되고, NAND게이트(71)의 다른 입력에는 제2조합회로(33)의 NOR게이트(67)의 출력이 접속된다.
제2조합회로(33)의 네 출력(Co∼C3)중 세 출력(Co∼C2)은 멀티플렉서(35)에 연결된다. 멀티플렉서(35)는 8개의 N-트랜지스터와 1개의 인버터(77)로 구성된다. 8개의 N-트랜지스터는 4개씩 짝을 이루어서 2개의 트랜지스터 군을 형성하며 각 군에서의 트랜지스터는 순차로 접속된다. 트랜지스터(73)의 한 입력은 제2조합회로(33)의 인버터(61)의 출력(Co)에 연결되고 다른 입력에는 로직 0이 인가 된다. 다른 트랜지스터 군의 트랜지스터(75)에 제2조합회로(33)의 인버터(61)의 출력(Co)이 접속된 인버터(77)가 접속되며, 또한 트랜지스터(75)의 다른 입력에는 A1그룹의 제1조합회로(31)의 인버터(52)의 출력이 접속된다. 트랜지스터군을 이루는 4개의 트랜지스터(75) 모두에 상기한 방식과 동일하게 인버터(77)의 출력과 A1그룹의 제1조합회로(31)의 출력에 각각 접속되므로, 이에 대한 설명은 생략한다. 제2조합회로(33)의 각각의 게이트에서의 출력(Co, C1, C2, C3)중 세 개의 출력 (Co, C1, C2)만이 멀티플렉서에 입력되는 바, 출력 Co는 A1그룹의 제1조합회로(31)에 접속된 멀티플렉서(35)에, 출력 C1은 A2그룹의 제1조합회로(31)에 접속된 멀티플렉서(36)에, 출력 C2는 A3그룹의 제1조합회로(31)에 접속된 멀티플렉서(37)에 각각 접속되며, 출력 C3는 본 실시예의 멀티플렉서에 접속되지 않으며, 후술하는 바와 같이 입력2진수가 64비트 또는 128비트등으로 확장되어 본 실시예의 회로 2개를 접속하여 처리할 경우, 본 실시예의 출력인 C3는 본 실시예의 회로와 동일한 회로로 구성된 다음 단계의 연산회로의 입력으로 사용된다.
멀티플렉서(35)의 트랜지스터출력은 제3조합회로(40)의 exclusive-NOR게이트(79)에 연결된다. 제3조합회로는 복수개의 2입력 exclusive-NOR게이트로 구성된다. 이러한 exclusive-NOR게이트는 연결되는 입력에 따라 2개의 군으로 구별될 수 있으며, 첫번째 exclusive-NOR 게이트군 (39)은 5개의 exclusive-NOR 게이트로 구성된다. 여기에서, 최하위의 exclusive-NOR 게이트(81)에는 로직 1과 제1조합회로의(31)의 입력터미날(A0)이 연결되고, 다음 exclusive-NOR 게이트(83)에는 인버터(41)의 출력과 입력터미날(a1)이 연결되고, 게이트(85)는 제1조합회로 NOR게이트(43)의 출력과 입력터미날(a2)이, 게이트(87)에는 제1조합회로(31)의 인버터(49)와 입력터미날(a3)이, 게이트(81)에는 제1조합회로(31)의 NOR게이트(51)과 입력터미날(a4)이 각각 접속된다.
한편, 다른 하나의 exclusive-NOR게이트군(40)은 4개의 exclusive-NOR게이트(79)로 구성되며, 여기에는 멀티플렉서(35)의 트랜지스터(73) 또는 트랜지스터(75)의 출력이 연결되고 또한 제1조합회로의 입력터미날(a5)이 연결된다. 동일하게 exclusive-NOR 게이트(79)보다 상위의 exclusive-NOR게이트에는 각각 상위의 입력터미날과 멀티플렉서의 상위의 트랜지스터의 출력이 접속된다.
[제2실시예]
도 2는 본 발명의 2의 보수 연산회로의 제2실시예를 도시한다.
제2실시예의 회로의 기본구성 또한 제1조합회로(31), 제2조합회로(33)멀티플렉서(35), 제3조합회로(101)로 구성된다. 다만, 제2실시예에서는 제1조합회로의 16개의 입력터미날(a0∼ a15)을 4개씩이 아닌 임의의 수 즉, A0는 4개(a0, a1, a2, a3) A1은 3개(a4,a5,a6) A2는 4개(a7,a8,a9,a10) A3는 5개(al1∼a15)의 입력터미날을 갖는 4개의 그룹으로 만든 점에 차이가 있다.
또한, 제2실시예와 제1실시예의 또 다른 차이점은 제3조합회로(101)를 인버터(111)와 XOR게이트(113)로 구성한 점이다. 이는 제1실시예 exclusive-NOR게이트(79)를 등가의 인버터(111)와 XOR(113)게이트로 변형한 것이다.
[제3실시예]
도 3는 본 발명의 2의 보수 연산회로의 제3실시예를 도시한다.
제3실시예의 회로의 기본구성 또한 제1조합회로(31), 제2조합회로(33),멀티플렉서(35), 제3조합회로(101)로 이루어짐은 제1실시 예 및 제2실시예의 회로와 동일하다. 다만, 제2실시예에서와 같이 제1조합회로(31)의 16개의 입력터미날을 임의의 개수로 구분하여 4개의 그룹(A0∼A3)으로 만들지 않고, 임의의 개수의 입력터미날을 갖는 임의의 개수의 그룹, 즉 A0는 두 개의 입력터미날 (a0, a1), A1은 3개의 입력터미날 (a2, a3, a4), A2는 4개의 입력터미날 (a5∼a8), A3는 5개의 입력터미날 (a9∼a13), A4는 2개의 입력터미날 (a14∼a15)로 각각 구분하여, 5개 (A0∼A4)의 그룹으로 만든 점에 차이 가있다. 따라서 각각의 그룹의 최상위 시그니피컨스의 제1조합회로(31)의 출력은 5개가 되고 이에 따라 제2조합회로(33)의 출력 또한 Co∼C4의 5개가 된다. 이에 따라 2×1-멀티플렉서(35)는 4개가 필요하고 제3조합회로(101)도 5개의 논리게이트 그룹이 필요하다.
한편, 제3실시예에서도 제2실시예에서와 마찬가지로 제3조합회로(101)를 인버터 (111)와 XOR게 이 트(113)로 구성 한다.
[제4실시예]
도 4는 본 발명의 2의 보수 연산회로의 제4실시예를 설명하는 도면이다.
제4실시예는 제 1,2,3실시예의 경우보다 1단계 더 많은 즉, 3단계로 이루어진 트랜지션비트의 위치를 찾는 회로로 구성되며 이는 입력 2진수의 비트수가 64비트,128비트로 확장될 때 연산회로의 처리단계를 늘림으로써, 대용량의 연산회로로 확장되는 것을 보여준다. 제4실시예에서 본 발명의2의 보수 연산회로는 제1조합회로(31), 제2조합회로(33), 멀티플렉서(35), 제2멀티플렉서(109), 제3조합회로(101), 제4조합회로(105)로 구성 된다.
제4실시예에서는 제2조합회로가 2개 설치된다. 즉 A0그룹과 A1그룹의 제1조합회로(31)의 최상위 시그니피컨스의 각각의 출력과 접속되는 제2조합회로(33) 이외에, A2, A3그룹의 제1조합회로(31)의 최상위 시그니피컨스의 각각의 출력과 접속되는 제2조합회로(107)가 추가 된다. 이는 제1조합회로(31)의 출력중 각 그룹의 최상위 시그니피컨스출력을 제1실시예에서와 같이 하나의 그룹으로 묶지 않고, 2개의 그룹으로 묶기 위한 것이다.
또한 제4실시예에서는 제1,2,3실시예와 달리 제4조합회로(105)가 추가 된다. 제4조합회로는 2개의 제2조합회로(35,107)의 출력 중 최상위의 시그니피컨스를 갖는 출력(C1)을 다시 하나의그룹으로 묶기 위한 것으로서, 인버 터(115)와 NOR게이트(117)로 구성된다. 제2조합회로(33)의 최상위 시그니피컨스의 출력(C1)은 제4조합회로(105)의 인버터(115)에 연결되고 또한 NOR게이트(117)에 연결된다. NOR게이트(117)의 다른 입력은 추가된 제2조합회로(107)의 최상위의 시그니피컨스의 출력(C1)에 연결된다.
제4조합회로(105)가 추가됨에 따라 제2멀티플렉서(109) 또한 추가된다. 제2멀티플렉서(109)의 구조는 기본적으로 멀티플렉서(35)와 동일하다. 그러나, 제4조합회로의 출력(d0)이 입력되는 제2멀티플렉서(109)에서는 인버터(119)의 위치가 달라지게 된다. 왜냐하면, 후술하는 바와 같이 제2조합회로(33)(107)는 입력값중 최하위 시그니피컨스로부터 첫번째 검출되는 0과 그 상위비트를 모두 1로 출력시키지만, 제4조합회로는 입력값중 최하위 시그니피컨스로부터 첫번째 검출되는 1과 그 상위비트를 모두 0으로 출력하는 기능을 수행하기 때문에, 인버터(119)는 멀티플렉서(35)와 달리 트랜지스터(121)에 연결되지 않고, 트랜지스터(123)에 연결된다. 인버터(119)는 제4조합회로(105)의 인버터(115)의 출력(⒣)에 연결되며, 제2멀티플렉서(109)의 출력은 제1,2,3실시예와 마찬가지로 제3조합회로(101) exclusive-NOR군에 연결된다. 본 실시예에서는 본 발명의 2의 보수 연산회로가 트리구조로 무한히 확장될 수 있는 상태를 설명하고 있다. 즉, 각각의 조합회로의 최상위 시그니피컨스의 출력을 다시 묶어서 복수의 그룹으로 만들고 이를 추가된 조합회로의 입력으로 만들어 주는 트리구조로서, 이에 따라 추가되는 멀티플렉서가 추가되며, 추가된 멀티플렉서의 구조는 트랜지스터에 접속되는 인버터의 위치만을 달리하여 주면 된다.
[제5실시예]
도 5는 본 발명에 따른 2의 보수의 연산회로의 제5실시예를 설명하는 개략논리도이다.
제5실시예는 제1실시예의 연산회로를 OR게이트와 XOR게이트만을 이용해서 변형한 등가의 회로로서, 제1 OR게이트군(141), 제2 OR게이트군(151), 제3 OR게이트군(153), XOR게이트군(155)으로구성된다. 제1 OR게이트군(141)은 4개의 입력터미날(a0∼a3)과 4개의 OR게이트로 구성된다. 4개의 입력터미날에 입력된 4비트의 2진수는 2개씩 구분되어 2개의 OR게이트(143),(145)에 각각 입력된다. OR게이트(143)의 출력은 2개의 OR게이트(147)(149)에 연결된다. OR게이트(147)의 다른 입력은 입력터미날(a2)에 연결되며, OR게이트(149)의 다른 입력은 OR게이트(145)의 출력에 연결된다.
OR게이트(149)의 출력은 제2 OR게이트군(151)의 4개의 OR게이트에 각각 연결되며, 제2 OR게이트군(151)의 4개의 OR게이트의 다른 입력은 A1그룹의 제1 OR게이트군의 출력으로부터 연결된다. 제3 OR게이트군(153)은 8개의 OR게이트로 구성되며, 8개의 OR게이트에는 제2 OR게이트군(151)의 최상위의 OR게이트(152)의 출력이 각각 연결된다. 또한 제3 OR게이트군(153)의 8개의 OR게이트의 다른 입력에는 A2그룹의 제1 OR게이트군 및 A3그룹의 제2 OR게이트군의 출력값이 각각 연결된다. 제1 OR게이트군(141), 제2 OR게이트군(151), 제3 OR게이트군(153)의 복수의 OR게이트로부터의 출력은 각각 XOR게이트(155)에 입력된다. 또한 XOR게이트(155)에는 입력터미날(a1)이 연결되며, XOR게이트(155)보다 상위의 XOR게이트에는 각각 대응하는 상위의 입력터미날(a2∼a15)이 연결된다. 최하위의 시그니피컨스의 입력터미날(a0)은 바로 출력된다.
도 6a, 도 6b는 이상과 같은 본 발명의 2의 보수 연산회로와 종래의 길버트의 연산회로의 차이점을 설명하는 개략 논리도로서, 도 6a는 제5도에 도시된 본 발명을 간략화하여 도시하며, 도 6b는 길버트의 발명을 설명한다. 전술한 바와 같이 본 발명은 입력 2진수를 임의의 그룹으로 나누어 각각의 그룹에서 동시에 트랜지션비트를 찾는 구성임에 비하여, 길버트의 연산회로는 최하위부터 최상위의 시그니피컨스의 비트까지 순차적으로 트랜지션비트를 검색하는 구성으로서, 도 6a에 도시된 바와 같이 본발명의 연산회로는 4개의 입력터미날 (a0∼a3)로부터 입력된 4비트 2진수가 각각 2개씩 그룹지어져 OR게이트(133),(134)에 입력되고, OR게이트(133)의 출력이 다음 단계의 2개의 OR게이트(135),(136)에 모두 입력된다. OR게이트(135)의 또다른 입력은 입력터미날(a2)에 연결되며 OR게이트(136)의 또다른 입력은 OR게이트(134)의 출력에 연결됨으로써, 본 발명의 연산회로는 하위레벨의 논리게이트(135)(136)에서 상위레벨의 논리게이트(133)(134)의 출력을 동시에 처리한다.
그러나, 도 6b에 도시된 바와 같이 길버트의 회로는 4개의 입력터미날(a0∼a3)중 최하위의 시그니피컨스의 입력터미날(a0)과 그 상위의 입력터미 날(a1)에 입력된 그 비트가 먼저 OR게이트(137)에서 처리되고, OR게이트(137)의 출력이 a2입력과 함께 OR게이트(138)에서 처리되며, OR게이트(138)의 출력이 a2입력과 함께 OR계이트(139)에서 처리되는 구성으로서, 최하위의 게이트의 출력이 그 다음단계의 게이트에 입력되는 순차(serial)처리 방법이다.
다음으로, 이상과 같은 구조의 본 발명의 2의 보수 연산회로의 작동상태를 설명한다.
[제1실시예]
도 1은 도시된 제1실시예에서, 16비트의 2진수가 16개의 입력터미날(a0∼a15)에 각각 입력된다. 입력2진수의 최하위의 시그니피컨스의 비트는 a0에, 최상위의 시그니피컨스의 비트는 a15에 입력되어 하위 시그니피컨스부터 4개의 비트가 각각 묶어져서 4개의 그룹(A0∼A3)을 형성한다. 4개의 입력그룹중 A0그룹을 예로 들어 제1조합회로(31)의 작동관계를 설명하면, 제1조합회로(31)는 4개의 입력터미날(a0∼a3)로부터 입력된 4비트의 2진수에서 트랜지션비트와 트랜지션비트보다 상위의 모든 비트를 웨이트 0으로 변환시켜 출력하고, 트랜지션비트보다 하위의 비트는 인버팅, 즉 1로 출력한다. 가령, 입력 2진수의 값이 0100이라하면 제1조합회로(31)의 웨이트 출력값(이하, 이를 '최초 웨이트'라함)은 0011이 된다. 이러한 최초 웨이트가 나머지 3개의 상위의 제1조합회로(31)에서도 동시에 출력된다. 제1조합회로(31)는 이와같이 트랜지션비트의 유무와 트랜지션비트의 위치를 검출한다.
즉, 가장 낮은 시그니피컨스를 갖는 최초웨이트값 0에 대응하는 입력 2진수의 비트가 트랜지션비트이며, 그 상위의 최초웨이트값이 모두 0으로 출력됨으로써 그 그룹내에 트랜지션비트가 존재함을 나타낸다. 제1조합회로(31)는 이러한 트랜지션비트의 유무와 트랜지션비트의 위치를 검출한다.
제1조합회로(31)에서 출력된 최초웨이트중 각각의 그룹의 최상위의 시그니피컨스를 갖는 최초 웨이트가 제2조합회로(33)에 입력된다. 즉 제1조합회로중에서 각각의 그룹의 NOR게이트(51),(53),(55),(57)의 출력만이 제2조합회로(33)의 각각의 게이트(61),(63),(65),(71)에 입력된다. 제2조합회로(33)는 입력된 최초 웨이트중에서 최하위의 시그니피컨스를 갖는 로직 0과 그 상위비트를 모두 비트를 1로 출력(이하, 이를 '변환 웨이트'라함)시킨다.
제2조합회로에서 출력된 변환 웨이트는 제1조합회로(31)의 특정 그룹에 트랜지션비트가 있는지의 여부, 특히 입력 2진수중 최하위의 트랜지션비트가 위치하는 그룹을 표시한다. 즉 A0그룹에 입력되는 2진수가 0100일 경우 A0그룹의 제1조합회로(31)의 출력(최초 웨이트)은 0*011이 되고, 따라서 제2조합회로(33)의 인버터(61)에는 최상위의 최초 웨이트값(상기 0*011중 *표시부분)인 0이 입력됨으로써 제2조합회로(35)에서는 변환 웨이트 1이 Co에 출력된다. 따라서, 이보다 상위의 변환 웨이트는 입력된 최초 웨이트값이 0인가 또는 1인가의 여부에 관계없이 모두 1로 출력된다. 이 변환 웨이트(Co∼C3) 1의 의미는 A0그룹의 입력에 트랜지션비트가 있음을 표시한다.
제2조합회로(33)의 출력인 변환 웨이트(Co∼C3)중 최상위 시그니피컨스의 변환 웨이트(C3)를 제외한 세개의 변환 웨이트(Co∼C2)가 멀티플렉서(35)에 입력된다. 멀티플렉서(35)에 로직 0이 입력되면 트랜지스터(75)가 개방됨으로써 입력터미날에 입력된 2진수가 멀티플렉서(75)에 입력되어 그대로 출력되며, 멀티플렉서(35)에 로직 1이 입력되면 트랜지스터(73)가 개방되어 그라운드 즉, 로직 0의 값이 멀티플렉서(35)로부터 출력된다. 이하, 멀티플렉서의 출력값을 최종 웨이트라 한다. 가령 A0그룹의 입력값이 0100인 경우 변환 웨이트 C0는 1이되고, 따라서 트랜지스터(73)가 개방되어 멀티플렉서(35)의 최하위의 트랜지스터(73)의 출력값은 로직 0이 된다. 멀티플렉서 (35)는 입력 2진수중 트랜지션비트보다 상위의 모든 비트를 인버팅시키기 위한 최종 웨이트를 출력한다.
이어서, 멀티플렉서(35)의 최종 웨이트가 exclusive-NOR 게이트(79)에 입력되고 동시에 A1그룹의 a5입력터미날의 입력값이 exclusive-NOR 게이트(79)에 입력됨으로써 목적하는 2의 보수를 구할 수 있게 된다. 이때, A0그룹의 제1조합회로(31)의 최초 웨이트값은 제1조합회로(31)에 의해, 이미 트랜지션비트의 위치부터 그 상위 입력 2진수에 대해 최종 웨이트값인 0을 출력하고 있으므로, 별도의 멀티플렉서를 거치지 않고 바로 exclusive-NOR 게이트(83),(85),(87),(89)에 입력된다. 그리고 최하위 exclusive- NOR 게이트(81)에는 항상 1이 연결된다.
[제 2,3실시예]
제2,3실시예의 회로의 작동관계는 제1실시예와 동일하므로 이에 대한 설명은 생략한다.
[제4실시예]
도 4에 도시된 바와 같이, 제4실시예의 회로는 제1조합회로(31)에서 출력된 최초 웨이트값을 2개의 그룹으로 구분하여 2개의 제2조합회로(33)(107)에 입력시키고, 2개의 제2조합회로(33)(107)의 출력중 최상위의 시그니피컨스를 갖는 웨이트(C1)만을 다시 모아서 제4조합회로(105)에 입력시킨다.
즉, 제4실시예에서는 최초 웨이트값을 2차례 웨이트 변환시키는 트리(tree)구조이다. 이에 따라 제2조합회로(35)(107)에서는 최하위의 0과 그 상위의 최초 웨이트를 모두 1로 출력시킴에 반하여, 제4조합회로(105)에서는 최하위의 시그니피컨스의 1과 그 상위의 비트를 모두 웨이트 0으로 출력시키는 구성이 된다. 이때 제4조합회로(105)에서 출력된 변환 웨이트가 0일 경우, 멀티플렉서(109)의 트랜지스터(123)가 개방되어 로직 0의 값이 출력될 수있도록 인버터(119)가 트랜지스터(123)에 접속됨으로써, 웨이트변환을 시키는 단계가 1단계 증가됨에 기인하여 웨이트가 제1실시예와 비교하여 반대로 출력되는 결과를 제어할 수 있게 된다.
[제5실시예]
제5실시예에서는 16비트의 입력2진수가 각각 4비트씩 4개의 그룹(A0∼A3)으로 구분되어 입력된다. 입력값은 각 그룹의 제1 OR게이트군(141)에서 복수의 OR게이트를 거치면서 각 그룹의 트랜지션비트를 검출하게 된다.
즉, 각 그룹내의 입력중 최초의 트랜지션비트가 검출되면 해당 OR게이트의 출력은 1로 되고, 다음 하위레벨의 OR게이트에는 이 로직1의 값이 입력되어 입력2진수가 1인가 0인가의 여부에 관계없이 모두 로직1이 출력된다.
4개의 제1 OR게이트군(141)의 각 출력중 최상위의 시그니피컨스의 OR게이트(149)의 출력은 다음 단계의 제2 OR게이트군(152)의 각각의 OR게이트에 병렬로 입력되어, 제1 OR게이트군(141)에서 검출된 트랜지션비트가 제2OR게이트군(152)에 반영된다. 또한 제2 OR게이트군의 최상위의 시그니피컨스를 갖은 OR게이트(152)의 출력은 제3 OR게이트군(153)의 8개의 OR게이트에 각각 병렬로 입력된다.제1 내지 3 OR게이트군(141),(151),(153)의 모든 출력은 XOR게이트(155)의 한 입력으로 된다. XOR게이트의 다른 입력은 대응하는 입력터미날과 연결된다. 최하위의 시그니피컨스의 입력터미날(A0)은 XOR게이트를 거치지 않고 바로 출력된다.
[응용예1]
도 7는 본 발명의 2의 보수 연산회로를 이용하여 4비트의 입력 2진수를 파이프라인처리에 의해 2의 보수를 구하는 회로를 도시한다. 본 응용예1에서는 입력2진수가 입력터미날(161)에 4비트씩 순차적으로 입력되고 이어서 m/s FF(163)(마스터/슬레이브 FF)에 저장된다. 일정 주기의 CK펄스에 따라 FF(163)의 저장값은 본 발명의 제1조합회로(165)에 4비트씩 순차적으로 입력되고, 제1조합회로(165)에서는 입력중 트랜지션비트를 검출하게 된다. 여기에서 제1조합회로(165)는 도 1에 도시된 제1조합회로(31)이다. 제1조합회로(165)의 출력은 제5조합회로(167)의 인버터(169)에 입력된다. 제5조합회로(167)는 인버터(169), 2개의 OR게이트(171),(173)로 구성되는바, 인버터(169)의 출력은 OR게이트(171)에 접속된다. OR게이트의 또다른 입력은 OR게이트(173)의 출력으로부터 입력된다. OR게이트(171)의 출력은 FF(175)에 저장된다. FF(175)의 최초출력은 0으로 되며, 이 FF(175)의 출력은 OR게이트(173)에 입력되고 또한 멀티플렉서(177)에 입력된다. 멀티플렉서(177)는 도 1의 멀티플렉서(35)와 동일한 구성이다. 멀티플렉서(177)의 출력은 4비트의 최초입력 2진수값과 함께 exclusive-NOR게이트군(179)에 입력되어 목적하는 2의 보수를 구하게 된다. 본 응용예1은 제1실시예의 구성을 그대로 채택하면서 입력값을 4비트씩 순차적으로 입력시켜 CK펄스에 의해 순차처리하는 파이프라인구조의 2의 보수연산회로이다.
[응용예2]
도 8는 16비트의 2진수를 응용예1에서와 같이 파이프라인 처리하여 2의 보수를 연산하는 회로를 도시한다.
본 응용예2에서는 입력2진수가 16비트씩 입력터미날(181)에 순차적으로 병렬 입력된다. 입력은 FF(183)에 일시 저장되었다가 CK펄스에 동기되어 제6조합회로(185)에 입력된다. 제6조합회로(185)는 도 1의 제1조합회로 (31)와 제2조합회로(33)로 이루어진 회로이다. 제6조합회로(185)의 출력은 2개의 AND게이트(189,190)와 인버터(188)로 구성된 제7조합회로(187)에 입력되고, 제7조합회로(187)의 출력은 FF(191)에 입력된다. FF(191)의 출력은 이어서 멀티플렉서(193)와 exclusive-NOR게이트군(195)에서 응용예 1의 경우와 동일한 방식으로 처리되어 연속적으로 16비트의 2진수의 2의 보수를 구할 수 있게 된다.
이상과 같은 구성의 본 발명의 2진수의 2의 보수 연산회로에 따르면, 종래의 길버트의 2의 보수 연산회로에서와 같이 입력비트중 최하위부터 순차적으로 트랜지션비트를 검출하여 검출된 결과가 순차적으로 상위의 논리게이트에 전달됨으로써 2의 보수가 구해지는 것이 아니라, 복수의 입력 비트를 및 개의 그룹으로 나누어 동시에 트랜지션비트를 검출함으로써 2의 보수를 연산하는 속도가 비약적으로 빨라진다. 더욱이 입력 비트열이 아주 많을 경우에도 트랜지션비트를 검출하는 단계의 수를 늘림 으로써 2의 보수를 연산하는 속도를 상대적으로 빠르게 할 수 있다. 따라서 이러한 2의 보수의 연산회로 및 연산방법이 마이크로프로세서의 ALU, 덧/뺄셈회로 등에 응용될 경우 매우 큰 입력 2진수에 대해 빠르게 2의 보수를 구할 수 있게 되어 프로세서의 처리속도가 한층 더 향상될 수 있다.
또한, 입력2진수를 일정 비트씩 연속적으로 입력시켜 본 발명의 2의 보수연산회로에서 보수화시키는 파이프라인 처리에 의해, 본 발명을 응용한 고도의 병렬처리를 달성할 수 있게 된다.

Claims (9)

  1. 복수의 비트로 표현되며, 가장 낮은 시그니피컨스를 갖는 로직 1의 비트가 트랜지션비트인 2진수의 2의 보수를 연산하는 회로에 있어서; 상기 2진수의 각각의 비트가 복수의 그룹으로 입력되어져서, 각각의 그룹내의 비트중에서 상기 트랜지션비트와 상기 트랜지션비트보다 상위의 모든비트열을 0으로 출력하고 상기 트랜지션비트보다 하위의 모든 비트열을 1로 출력하는 복수의 제1조합회로(31)와; 상기 복수의 제1조합회로(31)의 출력중 각각의 그룹의 최상위의 시그니피컨스를 갖는 출력만이 복수의 그룹으로 입력되어져서, 각각의 그룹의 입력중 가장 낮은 시그니피컨스를 갖는 로직 0의 비트와 그 상위의 모든 비트를 1로 변환시키고, 상기 로직 0의 비트보다 하위의 모든 비트를 0으로 변환시키는 복수의 제2조합회로(33)와; 상기 복수의 제2조합회로(33)의 출력에 의해 상기 복수의 제1조합회로(31) 출력 또는 로직 0을 선택하는 복수의 멀티플렉서(35)와; 로직1 또는 상기 제1조합회로(31)의 출력 또는 상기 멀티플렉서(35)의 출력중에서 선택된 어느 하나의 값과, 입력 2진수의 어느 한 비트가 동일하면 1을 출력하고, 다르면 0을 출력하는 논리게이트군으로 구성되는 복수의 제3조합회로를 포함하는 2진수의 2의 보수 연산회로.
  2. 제1항에 있어서, 상기 복수의 제2조합회로의 출력중 각각의 그룹의 최상위의 시그니피컨스를 갖는 출력만이 복수의 그룹으로 입력되어져서, 입력중 가장 낮은 시그니피컨스를 갖는 로직 1과 그 상위의 모든 입력 비트를 0으로 출력시키고, 상기 가장 낮은 시그니피컨스를 갖는 로직 1보다 하위의 모든 입력 비트를 1로 출력시키는 복수의 제 4조합회로(105)와; 상기 제4조합회로(105)의 출력에 의해 상기 제1조합회로의 출력과 로직 0중에서 어느 하나를 선택하거나, 상기 멀티플렉서(35)의 출력과 로직 0중에서 어느 하나를 선택하는 복수의 제2멀티플렉서(109)를 더욱 포함하는 것을 특징으로 하는 2진수의 2의 보수 연산회로.
  3. 제1항에 있어서 상기 멀티플렉서(35)는 2개의 트랜지스터군과 하나의 인버터(77)로 구성되고, 상기 2개의 트랜지스터군중 하나(73)에는 로직 0이, 다른 하나(75)에는 제1조합회로의 출력이 연결되어, 상기 인버터(77)에 입력된 상기 제2조합회로(33)의 출력(Co)에 의해 상기 로직 0또는 제1조합회로의 출력중 어느하나를 선택하는 것을 특징으로 하는 2진수의 2의 보수 연산회로.
  4. 제1항에 있어서, 상기 제3조합회로는 복수의 exclusive-NOR게이트로 구성되며, 상기cxclusive-NOR게이트는 2개의 군으로 구분되어, 하나의 exclusive-NOR게이트군(89)에는 로직 1또는 상기 제1조합회로(31)의 출력 중 어느 하나와, 상기 입력 이진수의 비트열 중 어느 한 비트가 입력되며, 다른 하나의 exclusive-NOR게이트군(40)에는 상기 멀티플렉서(35)의 출력과 상기 입력 이진수의 비트열 중 어느 한 비트가 입력되는 것을 특징으로 하는 2진수의 2의 보수 연산회로.
  5. 제1항에 있어서, 상기 복수개의 제1조합회로(31)중의 하나의 제1조합회로(31)는 복수개의 입력터미날과, 상기 복수개의 입력터미날 중 최하위의 시그니피컨스를 갖는 입력터미날(a0)에 연결되는 제1인버터(41)와, 상기 입력터미날(a0)보다 상위의 입력터미날(a1) 및 상기 입력터미날(a0)에 연결되는 NOR게이트(43)와, 상기 입력터미날(a1)보다 상위의 입력터미날(a2)에 연결되는 제2인버터(45)와, 상기 제2인버터(45)와 상기 NOR게이트(43)의 출력에 연결되는 NAND게이트(47)와 상기 NAND게이트(47)의 출력에 연결되는 제3인버터(4g)를포함하는 것을 특징으로 하는 2진수의 2의 보수 연산회로.
  6. 제1항에 있어서,상기 복수의 제2조합회로(33)중의 하나의 제2조합회로는 상기 복수의제1조합회로(31)의 출력중 A0그룹의 최상위의 시그니피컨스를 갖는 출력이 입력되는 제4인버터(61)와, 상기 제1조합회로의 출력중 A0그룹보다 상위의 A1그룹의 최상위의 시그니피컨스를 갖는 출력 및 상기 A0그룹의 최상위의 시그니피컨스를 갖는 출력이 입력되는 NAND게이트(63)와, 상기 제1조합회로의 출력중 A2그룹의 최상위 시그니피컨스의 출력이 입력되는 제5인버터(65)와, 상기 제5인버터(65)의 출력과 상기 NAND게이트(63)의 출력이 접속되는 NOR게이트(67)와, 상기 NOR게이트(67)의 출력이 접속되는 제6인버터(69)를 포함하는 것을 특징으로 하는 2진수의 2의 보수 연산회로.
  7. 복수의 비트로 표현되며, 가장 낮은 시그니피컨스를 갖는 로직1의 비트가 트랜지션비트인 2진수의 2의 보수를 연산하는 회로에 있어서; 상기 2진수의 각각의 비트가 복수의 그룹으로 입력되어져서, 각각의 그룹내의 비트중에서 상기 트랜지션비트와 그 상위의 모든 비트열을 로직 1또는 0의 최초 웨이트로 출력하는 제1조합회로와; 상기 복수의 제1조합회로에서 출력된 최초 웨이트 중 각각의 그룹의 최상위의 시그니피컨스롤 갖는 최초 웨이트만이 복수의 그룹으로 입력되어져서 변환 웨이트를 출력시키는 복수의 제2조합회로와; 상기 복수의 제2조합회로에서 출력된 변환 웨이트에 의해 상기 복수의 제1조합회로에서 출력된 변환 웨이트 또는 로직0을 선택하여 최종 웨이트를 출력하는 복수의 멀티플렉서와; 로직 1 또는 상기 제1조합회로에서 출력된 최초 웨이트 또는 상기 멀티플렉서에서 출력된 최종 웨이트 중에서 선택된 어느 하나의 값과, 입력2진수의 어느 한 비트가 동일하면 1을 출력하고, 다르면 0을 출력하는 논리게이트군으로 구성되는 복수의 제3조합회로를 포함하는 2진수의 2의 보수 연산회로.
  8. 복수의 비트로 표현되며, 가장 낮은 시그니피컨스를 갖는 로직1의 비트가 트랜지션비트인 2진수의 2의 보수를 연산하는 회로에 있어서; 상기 2진수의 각각의 비트가 복수의 그룹으로 입력되어져서, 각각의 그룹 내의 비트 중에서 상기 트랜지션비트와 그 상위의 모든 비트열을 1로출력하는 복수의 제1 OR게이트군과; 상기 복수의 제1 OR게이트군과 트리구조를 형성하며, 상기 복수의 제1 OR게이트군의 출력이 병렬로 입력되는 목수의 OR게이트로 구성되는 복수의 제2 OR게이트군과; 상기 입력2진수의 최하위의 비트(a0)를 제외한 입력2진수의 비트열 중어느 한 비트와, 상기 복수의 제1 OR게이트군, 제2 OR게이트군의 각각의 OR게이트의 출력 중 어느 하나가 각각 입력되는 복수의 XOR게이트군을 포함하는 것을 특징으로 하는 2진수의 2의 보수 연산회로.
  9. 복수의 비트로 표현되며, 가장 낮은 시그니피컨스를 갖는 로직1의 비트가 트랜지션비트인 2진수를 파이프라인 처리하여 2의 보수를 연산하는회로에 있어서: 임의의 수의 비트가 병렬로 입력되는 입력터미날(161),(181)과; 상기 입력터미날(161),(181)에 접속되어 상기 임의의 수의 입력비트가 병렬로 저장되는 제1 플립플럽(163),(183)과; 상기 제1 플립플럽에 저장된 값이 입력되어, 트랜지션비트와 그 상위비트를 모두 0 또는 1의 웨이트로 변환시키는 조합회로(165),(185)와; 상기 조합회로 (165),(185)에 연결되어 상기 조합회로 (165),(185)에서 출력된 웨이트를 변환시키는 논리회로군 (167), (187)과; 상기 논리회로군 (167), (187)의 출력을 저장하는 제2 플립플럽(175), (191)과; 상기 제2 플립플럽의 출력에 의해 상기 조합회로 (165), (185)의 출력또는 로직(1)중에서 어느 한 값을 선택하는 멀티플렉서 (177)와; 상기 멀티플렉서(177)의 출력과 상기 입력터미날(161)에 2입력이 각각 접속되는 복수 exclusive-NOR게이트로 이루어진 exclusive-NOR게이트군(179)과; 상기 제1 플립플럽 및 제2 플립플럽에 펄스신호를 제공하는 클락을 포함하는 것을 특징으로 하는 2진수의 2의 보수의 연산회로.
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