JP3535670B2 - 浮動小数点数の仮数正規化回路 - Google Patents
浮動小数点数の仮数正規化回路Info
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、浮動小数点数の仮
数を正規化するための回路の改良に関するものである。 【０００２】 【従来の技術】情報処理装置では、固定小数点数を正規
化浮動小数点数に変換したり、２つの浮動小数点数の演
算結果に正規化処理を施したりすることが行なわれる。
浮動小数点数の正規化は、仮数のシフトすなわち仮数の
正規化と、該仮数のシフトに応じた指数の調整すなわち
指数の正規化とを意味している。 【０００３】従来、プライオリティ・エンコーダと、複
数の左シフタとを備えた仮数正規化回路が知られてい
る。簡単のため８ビット仮数の正規化を例として説明す
れば、プライオリティ・エンコーダは、正規化されるべ
き仮数を表わす入力８ビットＡ7 ，Ａ6 ，…，Ａ1 ，Ａ
0 のうちの最上位ビットＡ7 から連続する０値ビットの
数を検出し、この数を表わすようにエンコードされた左
シフト量データを構成する３ビットＣ2 ，Ｃ1 ，Ｃ0 を
供給する。また、プライオリティ・エンコーダは、前記
仮数を表わす入力８ビットの全てが０値ビットである場
合にはオールゼロ信号Ｚを１にセットし、他の場合には
該オールゼロ信号Ｚを０にリセットする。４ビット左シ
フタは、プライオリティ・エンコーダから供給された左
シフト量データの最上位ビットＣ2 が１である場合には
前記仮数を表わす入力８ビットを４ビット左シフトして
得た８ビットを２ビット左シフタへ供給し、他の場合に
は前記仮数を表わす入力８ビットをそのまま２ビット左
シフタへ供給する。２ビット左シフタは、プライオリテ
ィ・エンコーダから供給された左シフト量データの次位
ビットＣ1 が１である場合には４ビット左シフタから供
給された８ビットを２ビット左シフトして得た８ビット
を１ビット左シフタへ供給し、他の場合には４ビット左
シフタから供給された８ビットをそのまま１ビット左シ
フタへ供給する。１ビット左シフタは、プライオリティ
・エンコーダから供給された左シフト量データの最下位
ビットＣ0 が１である場合には２ビット左シフタから供
給された８ビットを１ビット左シフトして得た８ビット
を出力し、他の場合には２ビット左シフタから供給され
た８ビットをそのまま出力する。１ビット左シフタの出
力８ビットＢ7 ，Ｂ6 ，…，Ｂ1 ，Ｂ0 は、正規化され
た仮数を表わすものである。つまり、前記仮数を表わす
入力８ビットの中に値１を持つビットが存在する限り、
出力８ビットのうちの最上位ビットＢ7 は必ず値１を持
つ。なお、プライオリティ・エンコーダから供給された
左シフト量データを構成する３ビットＣ2 ，Ｃ1 ，Ｃ0
とオールゼロ信号Ｚとは、指数正規化回路に与えられ
る。 【０００４】 【発明が解決しようとする課題】上記のような従来の仮
数正規化回路は、シフト量データを構成する全てのビッ
トをプライオリティ・エンコーダで決定した後に、正規
化されるべき仮数を表わす入力データに係る複数段のシ
フト処理を開始する構成であったため、最終シフト結果
の出力が遅れるという問題があった。また、プライオリ
ティ・エンコーダの内部構成が複雑であったため、仮数
正規化回路が大規模化するという問題もあった。後者の
問題は、仮数正規化回路の構成トランジスタ数の増大、
レイアウト面積の増大、配線量の増大、消費電力の増大
などの原因となっていた。 【０００５】本発明の目的は、半導体集積回路に好適
な、高速かつ小規模の仮数正規化回路を提供することに
ある。 【０００６】 【課題を解決するための手段】上記目的を達成するた
め、本発明は、シフト量データを構成する複数のビット
をその最上位ビットから１ビットずつ決定しながら、正
規化されるべき仮数を表わす入力データに係る複数段の
シフト処理を順次開始する構成を採用することとしたも
のである。本発明によれば、各段のシフト結果がシフト
量データの決定に利用される。そして、シフト量データ
を構成する全てのビットが決定されるより早く各段のシ
フト処理が開始するので、従来に比べて正規化処理が高
速化される。しかも、複雑な内部構成を有するプライオ
リティ・エンコーダを必要としないので、仮数正規化回
路の規模が小さくなる。 【０００７】しかも、シフト量データの最上位ビットを
決定する際に該シフト量データの次位ビットに係る２つ
の候補を決定し、決定された最上位ビットに応じて両候
補の中から１つを選択するようにしたので、正規化処理
が更に高速化される。 【０００８】 【発明の実施の形態】以下、本発明の仮数正規化回路の
具体例について、図面を参照しながら説明する。 【０００９】（実施例１）図１は、本発明の第１実施例
に係る仮数正規化回路を示す図である。図１の回路は、
互いに縦続接続された４ビット左シフタ１１、２ビット
左シフタ１２及び１ビット左シフタ１３と、４入力ＮＯ
Ｒゲート２１と、５個のインバータ２２，２４，２５，
２６，２７と、２入力ＮＯＲゲート２３とを備えたもの
である。 【００１０】４ビット左シフタ１１は、図２に詳細を示
すように、各々２ビットから１ビットを選択するための
８個のセレクタ１５で構成されている。個々のセレクタ
１５は、２個のＣＭＯＳトランスファゲートで構成され
る。図２において、Ｅ7 ，Ｅ6 ，…，Ｅ1 ，Ｅ0 は入力
８ビットを、Ｆ7 ，Ｆ6 ，…，Ｆ1 ，Ｆ0 は出力８ビッ
トを、Ｓ４，ＸＳ４は４ビットシフト制御信号をそれぞ
れ表わしている。Ｓ４とＸＳ４とは互いに相補な信号で
ある。図２の構成によれば、Ｓ４＝１かつＸＳ４＝０の
場合には、Ｆ7 ＝Ｅ3 、Ｆ6 ＝Ｅ2 、Ｆ5 ＝Ｅ1 、Ｆ4
＝Ｅ0 、Ｆ3 ＝０、Ｆ2 ＝０、Ｆ1 ＝０かつＦ0 ＝０と
なる。また、Ｓ４＝０かつＸＳ４＝１の場合には、Ｆ7
＝Ｅ7 、Ｆ6 ＝Ｅ6 、Ｆ5 ＝Ｅ5 、Ｆ4 ＝Ｅ4 、Ｆ3 ＝
Ｅ3 、Ｆ2 ＝Ｅ2 、Ｆ1 ＝Ｅ1 かつＦ0 ＝Ｅ0 となる。
つまり、図２の４ビット左シフタ１１は、４ビットシフ
ト制御信号Ｓ４，ＸＳ４が活性化された場合には入力８
ビットを４ビット左シフトして得た８ビットを供給し、
他の場合には入力８ビットをそのまま供給するように構
成されている。 【００１１】２ビット左シフタ１２は、図３に詳細を示
すように、各々２ビットから１ビットを選択するための
８個のセレクタで構成されている。個々のセレクタは、
２個のＣＭＯＳトランスファゲートで構成される。図３
において、Ｇ7 ，Ｇ6 ，…，Ｇ1 ，Ｇ0 は入力８ビット
を、Ｈ7 ，Ｈ6 ，…，Ｈ1 ，Ｈ0 は出力８ビットを、Ｓ
２，ＸＳ２は２ビットシフト制御信号をそれぞれ表わし
ている。Ｓ２とＸＳ２とは互いに相補な信号である。図
３の構成によれば、Ｓ２＝１かつＸＳ２＝０の場合に
は、Ｈ7 ＝Ｇ5 、Ｈ6 ＝Ｇ4 、Ｈ5 ＝Ｇ3 、Ｈ4 ＝Ｇ2
、Ｈ3 ＝Ｇ1 、Ｈ2 ＝Ｇ0 、Ｈ1 ＝０かつＨ0 ＝０と
なる。また、Ｓ２＝０かつＸＳ２＝１の場合には、Ｈ7
＝Ｇ7 、Ｈ6 ＝Ｇ6 、Ｈ5 ＝Ｇ5 、Ｈ4 ＝Ｇ4 、Ｈ3 ＝
Ｇ3 、Ｈ2 ＝Ｇ2 、Ｈ1 ＝Ｇ1 かつＨ0 ＝Ｇ0 となる。
つまり、図３の２ビット左シフタ１２は、２ビットシフ
ト制御信号Ｓ２，ＸＳ２が活性化された場合には入力８
ビットを２ビット左シフトして得た８ビットを供給し、
他の場合には入力８ビットをそのまま供給するように構
成されている。 【００１２】１ビット左シフタ１３は、図４に詳細を示
すように、各々２ビットから１ビットを選択するための
８個のセレクタで構成されている。個々のセレクタは、
２個のＣＭＯＳトランスファゲートで構成される。図４
において、Ｉ7 ，Ｉ6 ，…，Ｉ1 ，Ｉ0 は入力８ビット
を、Ｊ7 ，Ｊ6 ，…，Ｊ1 ，Ｊ0 は出力８ビットを、Ｓ
１，ＸＳ１は１ビットシフト制御信号をそれぞれ表わし
ている。Ｓ１とＸＳ１とは互いに相補な信号である。図
４の構成によれば、Ｓ１＝１かつＸＳ１＝０の場合に
は、Ｊ7 ＝Ｉ6 、Ｊ6 ＝Ｉ5 、Ｊ5 ＝Ｉ4 、Ｊ4 ＝Ｉ3
、Ｊ3 ＝Ｉ2 、Ｊ2 ＝Ｉ1 、Ｊ1 ＝Ｉ0 かつＪ0 ＝０
となる。また、Ｓ１＝０かつＸＳ１＝１の場合には、Ｊ
7 ＝Ｉ7 、Ｊ6 ＝Ｉ6 、Ｊ5 ＝Ｉ5 、Ｊ4 ＝Ｉ4 、Ｊ3
＝Ｉ3 、Ｊ2＝Ｉ2 、Ｊ1 ＝Ｉ1 かつＪ0 ＝Ｉ0 とな
る。つまり、図４の１ビット左シフタ１３は、１ビット
シフト制御信号Ｓ１，ＸＳ１が活性化された場合には入
力８ビットを１ビット左シフトして得た８ビットを供給
し、他の場合には入力８ビットをそのまま供給するよう
に構成されている。 【００１３】図１において、Ａ7 ，Ａ6 ，…，Ａ1 ，Ａ
0 は正規化されるべき仮数を表わす入力８ビットを表わ
している。この入力８ビットは、４ビット左シフタ１１
に供給される。また、Ｘ7 ，Ｘ6 ，…，Ｘ1 ，Ｘ0 は４
ビット左シフタ１１から２ビット左シフタ１２へ供給さ
れる８ビットを、Ｙ7 ，Ｙ6 ，…，Ｙ1 ，Ｙ0 は２ビッ
ト左シフタ１２から１ビット左シフタ１３へ供給される
８ビットを、Ｂ7 ，Ｂ6 ，…，Ｂ1 ，Ｂ0 は正規化され
た仮数を表わすように１ビット左シフタ１３から供給さ
れる出力８ビットをそれぞれ表わしている。つまり、前
記仮数を表わす入力８ビットの中に値１を持つビットが
存在する限り、出力８ビットのうちの最上位ビットＢ7
は必ず値１を持つこととなる。Ｃ2 ，Ｃ1 ，Ｃ0 は左シ
フト量データを構成する３ビットを、Ｚはオールゼロ信
号をそれぞれ表わしている。 【００１４】４入力ＮＯＲゲート２１は、正規化される
べき仮数を表わす入力８ビットのうちの最上位４ビット
Ａ7 ，Ａ6 ，Ａ5 ，Ａ4 が全て０値ビットである場合に
は左シフト量データの最上位ビットＣ2 を１にセット
し、他の場合には該最上位ビットＣ2 を０にリセットす
る。該最上位ビットＣ2 は、そのまま４ビットシフト制
御信号Ｓ４となり、かつインバータ２２で反転されて４
ビットシフト制御信号ＸＳ４となる。２入力ＮＯＲゲー
ト２３は、４ビット左シフタ１１から２ビット左シフタ
１２への供給８ビットのうちの最上位２ビットＸ7 ，Ｘ
6 がいずれも０値ビットである場合には左シフト量デー
タの次位ビットＣ1 を１にセットし、他の場合には該次
位ビットＣ1 を０にリセットする。該次位ビットＣ1
は、そのまま２ビットシフト制御信号Ｓ２となり、かつ
インバータ２４で反転されて２ビットシフト制御信号Ｘ
Ｓ２となる。インバータ２５は、２ビット左シフタ１２
から１ビット左シフタ１３への供給８ビットのうちの最
上位ビットＹ7 が０値ビットである場合には左シフト量
データの最下位ビットＣ0 を１にセットし、他の場合に
は該最下位ビットＣ0 を０にリセットする。該最下位ビ
ットＣ0 は、そのまま１ビットシフト制御信号Ｓ１とな
り、かつインバータ２６で反転されて１ビットシフト制
御信号ＸＳ１となる。インバータ２７は、出力８ビット
のうちの最上位ビットＢ7 が０値ビットである場合には
オールゼロ信号Ｚを１にセットし、他の場合には該オー
ルゼロ信号Ｚを０にリセットするものである。 【００１５】図１の仮数正規化回路によれば、まず、正
規化されるべき仮数を表わす入力８ビットのうちの最上
位４ビットＡ7 ，Ａ6 ，Ａ5 ，Ａ4 が全て０値ビットで
あるかどうかが４入力ＮＯＲゲート２１により調べられ
る。該４ビットＡ7 ，Ａ6 ，Ａ5 ，Ａ4 が全て０値ビッ
トである場合には少なくとも４ビットの左シフトが必要
であるので左シフト量データの最上位ビットＣ2 が１と
され、他の場合には４ビットの左シフトを必要としない
ので該最上位ビットＣ2 が０とされる。４ビット左シフ
タ１１は、Ｃ2 ＝１（したがってＳ４＝１かつＸＳ４＝
０）の場合には前記正規化されるべき仮数を表わす入力
８ビットを４ビット左シフトして得た８ビットを２ビッ
ト左シフタ１２へ供給し、Ｃ2 ＝０（したがってＳ４＝
０かつＸＳ４＝１）の場合には該入力８ビットをそのま
ま２ビット左シフタ１２へ供給する。 【００１６】次に、４ビット左シフタ１１から２ビット
左シフタ１２へ供給された８ビットのうちの最上位２ビ
ットＸ7 ，Ｘ6 がいずれも０値ビットであるかどうかが
２入力ＮＯＲゲート２３により調べられる。該２ビット
Ｘ7 ，Ｘ6 がいずれも０値ビットである場合には少なく
とも２ビットの左シフトが必要であるので左シフト量デ
ータの次位ビットＣ1 が１とされ、他の場合には２ビッ
トの左シフトを必要としないので該次位ビットＣ1 が０
とされる。２ビット左シフタ１２は、Ｃ1 ＝１（したが
ってＳ２＝１かつＸＳ２＝０）の場合には４ビット左シ
フタ１１から供給された８ビットを２ビット左シフトし
て得た８ビットを１ビット左シフタ１３へ供給し、Ｃ1
＝０（したがってＳ２＝０かつＸＳ２＝１）の場合には
４ビット左シフタ１１から供給された８ビットをそのま
ま１ビット左シフタ１１へ供給する。 【００１７】最後に、２ビット左シフタ１２から１ビッ
ト左シフタ１３へ供給された８ビットのうちの最上位ビ
ットＹ7 が０値ビットであるかどうかがインバータ２５
により調べられる。該最上位ビットＹ7 が０値ビットで
ある場合には１ビットの左シフトが必要であるので左シ
フト量データの最下位ビットＣ0 が１とされ、他の場合
には１ビットの左シフトを必要としないので該最下位ビ
ットＣ0 が０とされる。１ビット左シフタ１３は、Ｃ0
＝１（したがってＳ１＝１かつＸＳ１＝０）の場合には
２ビット左シフタ１２から供給された８ビットを１ビッ
ト左シフトして得た８ビットを出力し、Ｃ0 ＝０（した
がってＳ１＝０かつＸＳ１＝１）の場合には２ビット左
シフタ１２から供給された８ビットをそのまま出力す
る。この出力８ビットのうちの最上位ビットＢ7 がゼロ
値ビットであることは、入力８ビットＡ7 ，Ａ6 ，…，
Ａ1 ，Ａ0 の全てがゼロ値ビットであることを意味す
る。そこで、該最上位ビットＢ7 は、インバータ２７に
より反転されてオールゼロ信号Ｚとされる。 【００１８】以上のとおり、本実施例によれば、シフト
量データを構成する３ビットＣ2 ，Ｃ1 ，Ｃ0 をその最
上位ビットから１ビットずつ決定しながら、正規化され
るべき仮数を表わす入力８ビットに係る３段のシフト処
理を順次開始する構成を採用したので、シフト量データ
を構成する全てのビットが決定されるより早く各段のシ
フト処理が開始する。したがって、従来に比べて仮数の
正規化処理が高速化される。しかも、複雑な内部構成を
有するプライオリティ・エンコーダを必要としないの
で、仮数正規化回路の規模が小さくなる。なお、左シフ
ト量データを構成する３ビットＣ2 ，Ｃ1 ，Ｃ0 と、オ
ールゼロ信号Ｚとは、不図示の指数正規化回路に与えら
れる。 【００１９】（実施例２）図５は、本発明の第２実施例
に係る仮数正規化回路を示す図である。図５の回路は、
互いに縦続接続された４ビット左シフタ１１、２ビット
左シフタ１２及び１ビット左シフタ１３と、４入力ＮＯ
Ｒゲート３１と、第１及び第２の２入力ＮＯＲゲート３
２，３３と、６個のインバータ３４，３６，３７，３
８，４０，４１と、第１及び第２のセレクタ３５，３９
とを備えたものである。このうち、４ビット左シフタ１
１、２ビット左シフタ１２及び１ビット左シフタ１３の
各々の内部構成は、図２〜図４に示したものである。第
１及び第２のセレクタ３５，３９の各々は、２個のＣＭ
ＯＳトランスファゲートで構成される。 【００２０】４入力ＮＯＲゲート３１は、正規化される
べき仮数を表わす入力８ビットのうちの最上位４ビット
Ａ7 ，Ａ6 ，Ａ5 ，Ａ4 が全て０値ビットである場合に
は左シフト量データの最上位ビットＣ2 を１にセット
し、他の場合には該最上位ビットＣ2 を０にリセットす
る。該最上位ビットＣ2 は、そのまま４ビットシフト制
御信号Ｓ４となり、かつインバータ３４で反転されて４
ビットシフト制御信号ＸＳ４となる。第１の２入力ＮＯ
Ｒゲート３２は、前記正規化されるべき仮数を表わす入
力８ビットのうちの最上位２ビットＡ7 ，Ａ6 がいずれ
も０値ビットである場合には左シフト量データの次位ビ
ットＣ1 の候補信号すなわちＣ１Ｈを１にセットし、他
の場合には該候補信号Ｃ１Ｈを０にリセットする。第２
の２入力ＮＯＲゲート３３は、前記正規化されるべき仮
数を表わす入力８ビットの下位４ビットのうちの最上位
２ビットＡ3 ，Ａ2 がいずれも０値ビットである場合に
は左シフト量データの次位ビットＣ1 の他の候補信号す
なわちＣ１Ｌを１にセットし、他の場合には該候補信号
Ｃ１Ｌを０にリセットする。第１のセレクタ３５は、Ｃ
2 ＝０（したがってＳ４＝０かつＸＳ４＝１）の場合に
は候補信号Ｃ１Ｈを、Ｃ2 ＝１（したがってＳ４＝１か
つＸＳ４＝０）の場合には候補信号Ｃ１Ｌをそれぞれ左
シフト量データの次位ビットＣ1 として選択する。該次
位ビットＣ1 は、そのまま２ビットシフト制御信号Ｓ２
となり、かつインバータ３８で反転されて２ビットシフ
ト制御信号ＸＳ２となる。インバータ３６は、４ビット
左シフタ１１から２ビット左シフタ１２への供給８ビッ
トのうちの最上位ビットＸ7 が０値ビットである場合に
は左シフト量データの最下位ビットＣ0 の候補信号すな
わちＣ０Ｈを１にセットし、他の場合には該候補信号Ｃ
０Ｈを０にリセットする。インバータ３７は、４ビット
左シフタ１１から２ビット左シフタ１２への供給８ビッ
トの下位６ビットのうちの最上位ビットＸ5 が０値ビッ
トである場合には左シフト量データの最下位ビットＣ0
の他の候補信号すなわちＣ０Ｌを１にセットし、他の場
合には該候補信号Ｃ０Ｌを０にリセットする。第２のセ
レクタ３９は、Ｃ1 ＝０（したがってＳ２＝０かつＸＳ
２＝１）の場合には候補信号Ｃ０Ｈを、Ｃ1 ＝１（した
がってＳ２＝１かつＸＳ２＝０）の場合には候補信号Ｃ
０Ｌをそれぞれ左シフト量データの最下位ビットＣ0 と
して選択する。該最下位ビットＣ0 は、そのまま１ビッ
トシフト制御信号Ｓ１となり、かつインバータ４０で反
転されて１ビットシフト制御信号ＸＳ１となる。インバ
ータ４１は、１ビット左シフタ１３の出力８ビットのう
ちの最上位ビットＢ7 が０値ビットである場合にはオー
ルゼロ信号Ｚを１にセットし、他の場合には該オールゼ
ロ信号Ｚを０にリセットするものである。 【００２１】図６は、図５の仮数正規化回路のシフト制
御動作を示している。まず、正規化されるべき仮数を表
わす入力８ビットのうちの最上位４ビットＡ7 ，Ａ6 ，
Ａ5，Ａ4 が全て０値ビットであるかどうかが４入力Ｎ
ＯＲゲート３１により調べられる。該４ビットＡ7 ，Ａ
6 ，Ａ5 ，Ａ4 が全て０値ビットである場合には少なく
とも４ビットの左シフトが必要であるので左シフト量デ
ータの最上位ビットＣ2 が１とされ、他の場合には４ビ
ットの左シフトを必要としないので該最上位ビットＣ2
が０とされる。これと並行して、前記正規化されるべき
仮数を表わす入力８ビットのうちの最上位２ビットＡ7
，Ａ6 がいずれも０値ビットであるかどうかが第１の
２入力ＮＯＲゲート３２により、また該入力８ビットの
下位４ビットのうちの最上位２ビットＡ3 ，Ａ2 がいず
れも０値ビットであるかどうかが第２の２入力ＮＯＲゲ
ート３３によりそれぞれ調べられる。２ビットＡ7 ，Ａ
6 がいずれも０値ビットである場合には４ビット左シフ
タ１１がシフト処理を行なわないときに少なくとも２ビ
ットの左シフトが必要であるので候補信号Ｃ１Ｈが１と
され、他の場合には２ビットの左シフトを必要としない
ので該候補信号Ｃ１Ｈが０とされる。２ビットＡ3 ，Ａ
2 がいずれも０値ビットである場合には４ビット左シフ
タ１１がシフト処理を行なったときに少なくとも２ビッ
トの左シフトが必要であるので候補信号Ｃ１Ｌが１とさ
れ、他の場合には２ビットの左シフトを必要としないの
で該候補信号Ｃ１Ｌが０とされる。以上のようにして、
左シフト量データの最上位ビットＣ2 と、左シフト量デ
ータの次位ビットＣ1 に係る２つの候補信号Ｃ１Ｈ，Ｃ
１Ｌとが決定される（ステップ１０１）。 【００２２】４ビット左シフタ１１は、Ｃ2 ＝１（した
がってＳ４＝１かつＸＳ４＝０）の場合には前記正規化
されるべき仮数を表わす入力８ビットを４ビット左シフ
トして得た８ビットを２ビット左シフタ１２へ供給し、
Ｃ2 ＝０（したがってＳ４＝０かつＸＳ４＝１）の場合
には該入力８ビットをそのまま２ビット左シフタ１２へ
供給する。一方、第１のセレクタ３５は、Ｃ2 ＝０の場
合には候補信号Ｃ１Ｈを、Ｃ2 ＝１の場合には候補信号
Ｃ１Ｌをそれぞれ左シフト量データの次位ビットＣ1 と
して選択する（ステップ１０２、１０３、１０４）。 【００２３】次に、４ビット左シフタ１１から２ビット
左シフタ１２へ供給された８ビットのうちの最上位ビッ
トＸ7 が０値ビットであるかどうかがインバータ３６に
より、該８ビットの下位６ビットのうちの最上位ビット
Ｘ5 が０値ビットであるかどうかがインバータ３７によ
りそれぞれ調べられる。ビットＸ7 が０値ビットである
場合には２ビット左シフタ１２がシフト処理を行なわな
いときに１ビットの左シフトが必要であるので候補信号
Ｃ０Ｈが１とされ、他の場合には１ビットの左シフトを
必要としないので該候補信号Ｃ０Ｈが０とされる。ビッ
トＸ5 が０値ビットである場合には２ビット左シフタ１
２がシフト処理を行なったときに１ビットの左シフトが
必要であるので候補信号Ｃ０Ｌが１とされ、他の場合に
は１ビットの左シフトを必要としないので該候補信号Ｃ
０Ｌが０とされる。以上のようにして、左シフト量デー
タの最下位ビットＣ0 に係る２つの候補信号Ｃ０Ｈ，Ｃ
０Ｌが決定される（ステップ１０５）。 【００２４】２ビット左シフタ１２は、Ｃ1 ＝１（した
がってＳ２＝１かつＸＳ２＝０）の場合には４ビット左
シフタ１１から供給された８ビットを２ビット左シフト
して得た８ビットを１ビット左シフタ１３へ供給し、Ｃ
1 ＝０（したがってＳ２＝０かつＸＳ２＝１）の場合に
は４ビット左シフタ１１から供給された８ビットをその
まま１ビット左シフタ１１へ供給する。一方、第２のセ
レクタ３６は、Ｃ1 ＝０の場合には候補信号Ｃ０Ｈを、
Ｃ1 ＝１の場合には候補信号Ｃ０Ｌをそれぞれ左シフト
量データの最下位ビットＣ0 として選択する（ステップ
１０６、１０７、１０８）。 【００２５】最後に、１ビット左シフタ１３は、Ｃ0 ＝
１（したがってＳ１＝１かつＸＳ１＝０）の場合には２
ビット左シフタ１２から供給された８ビットを１ビット
左シフトして得た８ビットを出力し、Ｃ0 ＝０（したが
ってＳ１＝０かつＸＳ１＝１）の場合には２ビット左シ
フタ１２から供給された８ビットをそのまま出力する。
この出力８ビットのうちの最上位ビットＢ7 は、インバ
ータ４１により反転されてオールゼロ信号Ｚとされる
（ステップ１０９）。 【００２６】以上のとおり、本実施例によれば、シフト
量データを構成する３ビットＣ2 ，Ｃ1 ，Ｃ0 をその最
上位ビットから１ビットずつ決定しながら、正規化され
るべき仮数を表わす入力８ビットに係る３段のシフト処
理を順次開始する構成を採用したので、シフト量データ
を構成する全てのビットが決定されるより早く各段のシ
フト処理が開始する。したがって、従来に比べて仮数の
正規化処理が高速化される。しかも、正規化されるべき
仮数を表わす入力８ビットからシフト量データの最上位
ビットＣ2 と、シフト量データの次位ビットＣ1 に係る
２つの候補とを決定し、決定された最上位ビットＣ2 に
応じて両候補の中から１つを選択するようにし、また４
ビット左シフタ１１から２ビット左シフタ１２への供給
８ビットからシフト量データの最下位ビットＣ0 に係る
２つの候補を決定し、選択された次位ビットＣ1 に応じ
て両候補の中から１つを選択するようにしたので、仮数
の正規化処理が更に高速化される。また、複雑な内部構
成を有するプライオリティ・エンコーダを必要としない
ので、仮数正規化回路の規模が小さくなる。なお、左シ
フト量データを構成する３ビットＣ2 ，Ｃ1 ，Ｃ0 と、
オールゼロ信号Ｚとは、不図示の指数正規化回路に与え
られる。 【００２７】さて、上記第１及び第２実施例では正規化
されるべき仮数を表わす入力データが８ビットで構成さ
れるものとしたが、本発明はこのビット数に限定される
ものではない。例えば、１６ビット仮数の場合には、図
１中の４ビット左シフタ１１、２ビット左シフタ１２及
び１ビット左シフタ１３の各々の入出力ビット数を１６
に変更し、かつ４ビット左シフタ１１の前段に１６ビッ
ト入出力の８ビット左シフタと、８入力ＮＯＲゲート
と、インバータとを付加すればよい。また、４ビット仮
数の場合には、図１中の４ビット左シフタ１１、４入力
ＮＯＲゲート２１及びインバータ２２の配設を省略し、
かつ２ビット左シフタ１２及び１ビット左シフタ１３の
各々の入出力ビット数を４に変更すればよい。図５の仮
数正規化回路の変更も容易である。 【００２８】また、本発明は、２の冪乗ビットの左シフ
タの多段構造に限定されるものではない。例えば、１６
ビット仮数の正規化のために左シフタの２段構造を採用
することが可能である。この場合、各段の左シフタは、
各々４ビットから１ビットを選択するための１６個のセ
レクタで構成される。個々のセレクタは、例えば４個の
ＣＭＯＳトランスファゲートで構成される。初段左シフ
タは１２ビット、８ビット、４ビット及び０ビットの左
シフトを実現し、２段目左シフタは３ビット、２ビッ
ト、１ビット及び０ビットの左シフトを実現する。この
ような左シフタの２段構造によっても、１５ビットから
０ビットまでの任意の量の左シフトを実現できる。ただ
し、個々の左シフタの内部構成に応じてシフト制御回路
の論理ゲート構成が変更される。 【００２９】また、上記第１及び第２実施例は、入力仮
数の最上位ビットから連続する０値ビットの数で表わさ
れる量の該入力仮数の左シフトを実現するものであっ
た。これらの実施例は、入力仮数の最上位ビットから連
続する１値ビットの数で表わされる量の左シフトを実現
するように容易に変更できる。 【００３０】 【発明の効果】以上説明してきたとおり、本発明によれ
ば、シフト量データを構成する複数のビットをその最上
位ビットから１ビットずつ決定しながら、正規化される
べき仮数を表わす入力データに係る複数段のシフト処理
を順次開始する構成を採用したので、高速かつ小規模の
仮数正規化回路を実現できる。
数を正規化するための回路の改良に関するものである。 【０００２】 【従来の技術】情報処理装置では、固定小数点数を正規
化浮動小数点数に変換したり、２つの浮動小数点数の演
算結果に正規化処理を施したりすることが行なわれる。
浮動小数点数の正規化は、仮数のシフトすなわち仮数の
正規化と、該仮数のシフトに応じた指数の調整すなわち
指数の正規化とを意味している。 【０００３】従来、プライオリティ・エンコーダと、複
数の左シフタとを備えた仮数正規化回路が知られてい
る。簡単のため８ビット仮数の正規化を例として説明す
れば、プライオリティ・エンコーダは、正規化されるべ
き仮数を表わす入力８ビットＡ7 ，Ａ6 ，…，Ａ1 ，Ａ
0 のうちの最上位ビットＡ7 から連続する０値ビットの
数を検出し、この数を表わすようにエンコードされた左
シフト量データを構成する３ビットＣ2 ，Ｃ1 ，Ｃ0 を
供給する。また、プライオリティ・エンコーダは、前記
仮数を表わす入力８ビットの全てが０値ビットである場
合にはオールゼロ信号Ｚを１にセットし、他の場合には
該オールゼロ信号Ｚを０にリセットする。４ビット左シ
フタは、プライオリティ・エンコーダから供給された左
シフト量データの最上位ビットＣ2 が１である場合には
前記仮数を表わす入力８ビットを４ビット左シフトして
得た８ビットを２ビット左シフタへ供給し、他の場合に
は前記仮数を表わす入力８ビットをそのまま２ビット左
シフタへ供給する。２ビット左シフタは、プライオリテ
ィ・エンコーダから供給された左シフト量データの次位
ビットＣ1 が１である場合には４ビット左シフタから供
給された８ビットを２ビット左シフトして得た８ビット
を１ビット左シフタへ供給し、他の場合には４ビット左
シフタから供給された８ビットをそのまま１ビット左シ
フタへ供給する。１ビット左シフタは、プライオリティ
・エンコーダから供給された左シフト量データの最下位
ビットＣ0 が１である場合には２ビット左シフタから供
給された８ビットを１ビット左シフトして得た８ビット
を出力し、他の場合には２ビット左シフタから供給され
た８ビットをそのまま出力する。１ビット左シフタの出
力８ビットＢ7 ，Ｂ6 ，…，Ｂ1 ，Ｂ0 は、正規化され
た仮数を表わすものである。つまり、前記仮数を表わす
入力８ビットの中に値１を持つビットが存在する限り、
出力８ビットのうちの最上位ビットＢ7 は必ず値１を持
つ。なお、プライオリティ・エンコーダから供給された
左シフト量データを構成する３ビットＣ2 ，Ｃ1 ，Ｃ0
とオールゼロ信号Ｚとは、指数正規化回路に与えられ
る。 【０００４】 【発明が解決しようとする課題】上記のような従来の仮
数正規化回路は、シフト量データを構成する全てのビッ
トをプライオリティ・エンコーダで決定した後に、正規
化されるべき仮数を表わす入力データに係る複数段のシ
フト処理を開始する構成であったため、最終シフト結果
の出力が遅れるという問題があった。また、プライオリ
ティ・エンコーダの内部構成が複雑であったため、仮数
正規化回路が大規模化するという問題もあった。後者の
問題は、仮数正規化回路の構成トランジスタ数の増大、
レイアウト面積の増大、配線量の増大、消費電力の増大
などの原因となっていた。 【０００５】本発明の目的は、半導体集積回路に好適
な、高速かつ小規模の仮数正規化回路を提供することに
ある。 【０００６】 【課題を解決するための手段】上記目的を達成するた
め、本発明は、シフト量データを構成する複数のビット
をその最上位ビットから１ビットずつ決定しながら、正
規化されるべき仮数を表わす入力データに係る複数段の
シフト処理を順次開始する構成を採用することとしたも
のである。本発明によれば、各段のシフト結果がシフト
量データの決定に利用される。そして、シフト量データ
を構成する全てのビットが決定されるより早く各段のシ
フト処理が開始するので、従来に比べて正規化処理が高
速化される。しかも、複雑な内部構成を有するプライオ
リティ・エンコーダを必要としないので、仮数正規化回
路の規模が小さくなる。 【０００７】しかも、シフト量データの最上位ビットを
決定する際に該シフト量データの次位ビットに係る２つ
の候補を決定し、決定された最上位ビットに応じて両候
補の中から１つを選択するようにしたので、正規化処理
が更に高速化される。 【０００８】 【発明の実施の形態】以下、本発明の仮数正規化回路の
具体例について、図面を参照しながら説明する。 【０００９】（実施例１）図１は、本発明の第１実施例
に係る仮数正規化回路を示す図である。図１の回路は、
互いに縦続接続された４ビット左シフタ１１、２ビット
左シフタ１２及び１ビット左シフタ１３と、４入力ＮＯ
Ｒゲート２１と、５個のインバータ２２，２４，２５，
２６，２７と、２入力ＮＯＲゲート２３とを備えたもの
である。 【００１０】４ビット左シフタ１１は、図２に詳細を示
すように、各々２ビットから１ビットを選択するための
８個のセレクタ１５で構成されている。個々のセレクタ
１５は、２個のＣＭＯＳトランスファゲートで構成され
る。図２において、Ｅ7 ，Ｅ6 ，…，Ｅ1 ，Ｅ0 は入力
８ビットを、Ｆ7 ，Ｆ6 ，…，Ｆ1 ，Ｆ0 は出力８ビッ
トを、Ｓ４，ＸＳ４は４ビットシフト制御信号をそれぞ
れ表わしている。Ｓ４とＸＳ４とは互いに相補な信号で
ある。図２の構成によれば、Ｓ４＝１かつＸＳ４＝０の
場合には、Ｆ7 ＝Ｅ3 、Ｆ6 ＝Ｅ2 、Ｆ5 ＝Ｅ1 、Ｆ4
＝Ｅ0 、Ｆ3 ＝０、Ｆ2 ＝０、Ｆ1 ＝０かつＦ0 ＝０と
なる。また、Ｓ４＝０かつＸＳ４＝１の場合には、Ｆ7
＝Ｅ7 、Ｆ6 ＝Ｅ6 、Ｆ5 ＝Ｅ5 、Ｆ4 ＝Ｅ4 、Ｆ3 ＝
Ｅ3 、Ｆ2 ＝Ｅ2 、Ｆ1 ＝Ｅ1 かつＦ0 ＝Ｅ0 となる。
つまり、図２の４ビット左シフタ１１は、４ビットシフ
ト制御信号Ｓ４，ＸＳ４が活性化された場合には入力８
ビットを４ビット左シフトして得た８ビットを供給し、
他の場合には入力８ビットをそのまま供給するように構
成されている。 【００１１】２ビット左シフタ１２は、図３に詳細を示
すように、各々２ビットから１ビットを選択するための
８個のセレクタで構成されている。個々のセレクタは、
２個のＣＭＯＳトランスファゲートで構成される。図３
において、Ｇ7 ，Ｇ6 ，…，Ｇ1 ，Ｇ0 は入力８ビット
を、Ｈ7 ，Ｈ6 ，…，Ｈ1 ，Ｈ0 は出力８ビットを、Ｓ
２，ＸＳ２は２ビットシフト制御信号をそれぞれ表わし
ている。Ｓ２とＸＳ２とは互いに相補な信号である。図
３の構成によれば、Ｓ２＝１かつＸＳ２＝０の場合に
は、Ｈ7 ＝Ｇ5 、Ｈ6 ＝Ｇ4 、Ｈ5 ＝Ｇ3 、Ｈ4 ＝Ｇ2
、Ｈ3 ＝Ｇ1 、Ｈ2 ＝Ｇ0 、Ｈ1 ＝０かつＨ0 ＝０と
なる。また、Ｓ２＝０かつＸＳ２＝１の場合には、Ｈ7
＝Ｇ7 、Ｈ6 ＝Ｇ6 、Ｈ5 ＝Ｇ5 、Ｈ4 ＝Ｇ4 、Ｈ3 ＝
Ｇ3 、Ｈ2 ＝Ｇ2 、Ｈ1 ＝Ｇ1 かつＨ0 ＝Ｇ0 となる。
つまり、図３の２ビット左シフタ１２は、２ビットシフ
ト制御信号Ｓ２，ＸＳ２が活性化された場合には入力８
ビットを２ビット左シフトして得た８ビットを供給し、
他の場合には入力８ビットをそのまま供給するように構
成されている。 【００１２】１ビット左シフタ１３は、図４に詳細を示
すように、各々２ビットから１ビットを選択するための
８個のセレクタで構成されている。個々のセレクタは、
２個のＣＭＯＳトランスファゲートで構成される。図４
において、Ｉ7 ，Ｉ6 ，…，Ｉ1 ，Ｉ0 は入力８ビット
を、Ｊ7 ，Ｊ6 ，…，Ｊ1 ，Ｊ0 は出力８ビットを、Ｓ
１，ＸＳ１は１ビットシフト制御信号をそれぞれ表わし
ている。Ｓ１とＸＳ１とは互いに相補な信号である。図
４の構成によれば、Ｓ１＝１かつＸＳ１＝０の場合に
は、Ｊ7 ＝Ｉ6 、Ｊ6 ＝Ｉ5 、Ｊ5 ＝Ｉ4 、Ｊ4 ＝Ｉ3
、Ｊ3 ＝Ｉ2 、Ｊ2 ＝Ｉ1 、Ｊ1 ＝Ｉ0 かつＪ0 ＝０
となる。また、Ｓ１＝０かつＸＳ１＝１の場合には、Ｊ
7 ＝Ｉ7 、Ｊ6 ＝Ｉ6 、Ｊ5 ＝Ｉ5 、Ｊ4 ＝Ｉ4 、Ｊ3
＝Ｉ3 、Ｊ2＝Ｉ2 、Ｊ1 ＝Ｉ1 かつＪ0 ＝Ｉ0 とな
る。つまり、図４の１ビット左シフタ１３は、１ビット
シフト制御信号Ｓ１，ＸＳ１が活性化された場合には入
力８ビットを１ビット左シフトして得た８ビットを供給
し、他の場合には入力８ビットをそのまま供給するよう
に構成されている。 【００１３】図１において、Ａ7 ，Ａ6 ，…，Ａ1 ，Ａ
0 は正規化されるべき仮数を表わす入力８ビットを表わ
している。この入力８ビットは、４ビット左シフタ１１
に供給される。また、Ｘ7 ，Ｘ6 ，…，Ｘ1 ，Ｘ0 は４
ビット左シフタ１１から２ビット左シフタ１２へ供給さ
れる８ビットを、Ｙ7 ，Ｙ6 ，…，Ｙ1 ，Ｙ0 は２ビッ
ト左シフタ１２から１ビット左シフタ１３へ供給される
８ビットを、Ｂ7 ，Ｂ6 ，…，Ｂ1 ，Ｂ0 は正規化され
た仮数を表わすように１ビット左シフタ１３から供給さ
れる出力８ビットをそれぞれ表わしている。つまり、前
記仮数を表わす入力８ビットの中に値１を持つビットが
存在する限り、出力８ビットのうちの最上位ビットＢ7
は必ず値１を持つこととなる。Ｃ2 ，Ｃ1 ，Ｃ0 は左シ
フト量データを構成する３ビットを、Ｚはオールゼロ信
号をそれぞれ表わしている。 【００１４】４入力ＮＯＲゲート２１は、正規化される
べき仮数を表わす入力８ビットのうちの最上位４ビット
Ａ7 ，Ａ6 ，Ａ5 ，Ａ4 が全て０値ビットである場合に
は左シフト量データの最上位ビットＣ2 を１にセット
し、他の場合には該最上位ビットＣ2 を０にリセットす
る。該最上位ビットＣ2 は、そのまま４ビットシフト制
御信号Ｓ４となり、かつインバータ２２で反転されて４
ビットシフト制御信号ＸＳ４となる。２入力ＮＯＲゲー
ト２３は、４ビット左シフタ１１から２ビット左シフタ
１２への供給８ビットのうちの最上位２ビットＸ7 ，Ｘ
6 がいずれも０値ビットである場合には左シフト量デー
タの次位ビットＣ1 を１にセットし、他の場合には該次
位ビットＣ1 を０にリセットする。該次位ビットＣ1
は、そのまま２ビットシフト制御信号Ｓ２となり、かつ
インバータ２４で反転されて２ビットシフト制御信号Ｘ
Ｓ２となる。インバータ２５は、２ビット左シフタ１２
から１ビット左シフタ１３への供給８ビットのうちの最
上位ビットＹ7 が０値ビットである場合には左シフト量
データの最下位ビットＣ0 を１にセットし、他の場合に
は該最下位ビットＣ0 を０にリセットする。該最下位ビ
ットＣ0 は、そのまま１ビットシフト制御信号Ｓ１とな
り、かつインバータ２６で反転されて１ビットシフト制
御信号ＸＳ１となる。インバータ２７は、出力８ビット
のうちの最上位ビットＢ7 が０値ビットである場合には
オールゼロ信号Ｚを１にセットし、他の場合には該オー
ルゼロ信号Ｚを０にリセットするものである。 【００１５】図１の仮数正規化回路によれば、まず、正
規化されるべき仮数を表わす入力８ビットのうちの最上
位４ビットＡ7 ，Ａ6 ，Ａ5 ，Ａ4 が全て０値ビットで
あるかどうかが４入力ＮＯＲゲート２１により調べられ
る。該４ビットＡ7 ，Ａ6 ，Ａ5 ，Ａ4 が全て０値ビッ
トである場合には少なくとも４ビットの左シフトが必要
であるので左シフト量データの最上位ビットＣ2 が１と
され、他の場合には４ビットの左シフトを必要としない
ので該最上位ビットＣ2 が０とされる。４ビット左シフ
タ１１は、Ｃ2 ＝１（したがってＳ４＝１かつＸＳ４＝
０）の場合には前記正規化されるべき仮数を表わす入力
８ビットを４ビット左シフトして得た８ビットを２ビッ
ト左シフタ１２へ供給し、Ｃ2 ＝０（したがってＳ４＝
０かつＸＳ４＝１）の場合には該入力８ビットをそのま
ま２ビット左シフタ１２へ供給する。 【００１６】次に、４ビット左シフタ１１から２ビット
左シフタ１２へ供給された８ビットのうちの最上位２ビ
ットＸ7 ，Ｘ6 がいずれも０値ビットであるかどうかが
２入力ＮＯＲゲート２３により調べられる。該２ビット
Ｘ7 ，Ｘ6 がいずれも０値ビットである場合には少なく
とも２ビットの左シフトが必要であるので左シフト量デ
ータの次位ビットＣ1 が１とされ、他の場合には２ビッ
トの左シフトを必要としないので該次位ビットＣ1 が０
とされる。２ビット左シフタ１２は、Ｃ1 ＝１（したが
ってＳ２＝１かつＸＳ２＝０）の場合には４ビット左シ
フタ１１から供給された８ビットを２ビット左シフトし
て得た８ビットを１ビット左シフタ１３へ供給し、Ｃ1
＝０（したがってＳ２＝０かつＸＳ２＝１）の場合には
４ビット左シフタ１１から供給された８ビットをそのま
ま１ビット左シフタ１１へ供給する。 【００１７】最後に、２ビット左シフタ１２から１ビッ
ト左シフタ１３へ供給された８ビットのうちの最上位ビ
ットＹ7 が０値ビットであるかどうかがインバータ２５
により調べられる。該最上位ビットＹ7 が０値ビットで
ある場合には１ビットの左シフトが必要であるので左シ
フト量データの最下位ビットＣ0 が１とされ、他の場合
には１ビットの左シフトを必要としないので該最下位ビ
ットＣ0 が０とされる。１ビット左シフタ１３は、Ｃ0
＝１（したがってＳ１＝１かつＸＳ１＝０）の場合には
２ビット左シフタ１２から供給された８ビットを１ビッ
ト左シフトして得た８ビットを出力し、Ｃ0 ＝０（した
がってＳ１＝０かつＸＳ１＝１）の場合には２ビット左
シフタ１２から供給された８ビットをそのまま出力す
る。この出力８ビットのうちの最上位ビットＢ7 がゼロ
値ビットであることは、入力８ビットＡ7 ，Ａ6 ，…，
Ａ1 ，Ａ0 の全てがゼロ値ビットであることを意味す
る。そこで、該最上位ビットＢ7 は、インバータ２７に
より反転されてオールゼロ信号Ｚとされる。 【００１８】以上のとおり、本実施例によれば、シフト
量データを構成する３ビットＣ2 ，Ｃ1 ，Ｃ0 をその最
上位ビットから１ビットずつ決定しながら、正規化され
るべき仮数を表わす入力８ビットに係る３段のシフト処
理を順次開始する構成を採用したので、シフト量データ
を構成する全てのビットが決定されるより早く各段のシ
フト処理が開始する。したがって、従来に比べて仮数の
正規化処理が高速化される。しかも、複雑な内部構成を
有するプライオリティ・エンコーダを必要としないの
で、仮数正規化回路の規模が小さくなる。なお、左シフ
ト量データを構成する３ビットＣ2 ，Ｃ1 ，Ｃ0 と、オ
ールゼロ信号Ｚとは、不図示の指数正規化回路に与えら
れる。 【００１９】（実施例２）図５は、本発明の第２実施例
に係る仮数正規化回路を示す図である。図５の回路は、
互いに縦続接続された４ビット左シフタ１１、２ビット
左シフタ１２及び１ビット左シフタ１３と、４入力ＮＯ
Ｒゲート３１と、第１及び第２の２入力ＮＯＲゲート３
２，３３と、６個のインバータ３４，３６，３７，３
８，４０，４１と、第１及び第２のセレクタ３５，３９
とを備えたものである。このうち、４ビット左シフタ１
１、２ビット左シフタ１２及び１ビット左シフタ１３の
各々の内部構成は、図２〜図４に示したものである。第
１及び第２のセレクタ３５，３９の各々は、２個のＣＭ
ＯＳトランスファゲートで構成される。 【００２０】４入力ＮＯＲゲート３１は、正規化される
べき仮数を表わす入力８ビットのうちの最上位４ビット
Ａ7 ，Ａ6 ，Ａ5 ，Ａ4 が全て０値ビットである場合に
は左シフト量データの最上位ビットＣ2 を１にセット
し、他の場合には該最上位ビットＣ2 を０にリセットす
る。該最上位ビットＣ2 は、そのまま４ビットシフト制
御信号Ｓ４となり、かつインバータ３４で反転されて４
ビットシフト制御信号ＸＳ４となる。第１の２入力ＮＯ
Ｒゲート３２は、前記正規化されるべき仮数を表わす入
力８ビットのうちの最上位２ビットＡ7 ，Ａ6 がいずれ
も０値ビットである場合には左シフト量データの次位ビ
ットＣ1 の候補信号すなわちＣ１Ｈを１にセットし、他
の場合には該候補信号Ｃ１Ｈを０にリセットする。第２
の２入力ＮＯＲゲート３３は、前記正規化されるべき仮
数を表わす入力８ビットの下位４ビットのうちの最上位
２ビットＡ3 ，Ａ2 がいずれも０値ビットである場合に
は左シフト量データの次位ビットＣ1 の他の候補信号す
なわちＣ１Ｌを１にセットし、他の場合には該候補信号
Ｃ１Ｌを０にリセットする。第１のセレクタ３５は、Ｃ
2 ＝０（したがってＳ４＝０かつＸＳ４＝１）の場合に
は候補信号Ｃ１Ｈを、Ｃ2 ＝１（したがってＳ４＝１か
つＸＳ４＝０）の場合には候補信号Ｃ１Ｌをそれぞれ左
シフト量データの次位ビットＣ1 として選択する。該次
位ビットＣ1 は、そのまま２ビットシフト制御信号Ｓ２
となり、かつインバータ３８で反転されて２ビットシフ
ト制御信号ＸＳ２となる。インバータ３６は、４ビット
左シフタ１１から２ビット左シフタ１２への供給８ビッ
トのうちの最上位ビットＸ7 が０値ビットである場合に
は左シフト量データの最下位ビットＣ0 の候補信号すな
わちＣ０Ｈを１にセットし、他の場合には該候補信号Ｃ
０Ｈを０にリセットする。インバータ３７は、４ビット
左シフタ１１から２ビット左シフタ１２への供給８ビッ
トの下位６ビットのうちの最上位ビットＸ5 が０値ビッ
トである場合には左シフト量データの最下位ビットＣ0
の他の候補信号すなわちＣ０Ｌを１にセットし、他の場
合には該候補信号Ｃ０Ｌを０にリセットする。第２のセ
レクタ３９は、Ｃ1 ＝０（したがってＳ２＝０かつＸＳ
２＝１）の場合には候補信号Ｃ０Ｈを、Ｃ1 ＝１（した
がってＳ２＝１かつＸＳ２＝０）の場合には候補信号Ｃ
０Ｌをそれぞれ左シフト量データの最下位ビットＣ0 と
して選択する。該最下位ビットＣ0 は、そのまま１ビッ
トシフト制御信号Ｓ１となり、かつインバータ４０で反
転されて１ビットシフト制御信号ＸＳ１となる。インバ
ータ４１は、１ビット左シフタ１３の出力８ビットのう
ちの最上位ビットＢ7 が０値ビットである場合にはオー
ルゼロ信号Ｚを１にセットし、他の場合には該オールゼ
ロ信号Ｚを０にリセットするものである。 【００２１】図６は、図５の仮数正規化回路のシフト制
御動作を示している。まず、正規化されるべき仮数を表
わす入力８ビットのうちの最上位４ビットＡ7 ，Ａ6 ，
Ａ5，Ａ4 が全て０値ビットであるかどうかが４入力Ｎ
ＯＲゲート３１により調べられる。該４ビットＡ7 ，Ａ
6 ，Ａ5 ，Ａ4 が全て０値ビットである場合には少なく
とも４ビットの左シフトが必要であるので左シフト量デ
ータの最上位ビットＣ2 が１とされ、他の場合には４ビ
ットの左シフトを必要としないので該最上位ビットＣ2
が０とされる。これと並行して、前記正規化されるべき
仮数を表わす入力８ビットのうちの最上位２ビットＡ7
，Ａ6 がいずれも０値ビットであるかどうかが第１の
２入力ＮＯＲゲート３２により、また該入力８ビットの
下位４ビットのうちの最上位２ビットＡ3 ，Ａ2 がいず
れも０値ビットであるかどうかが第２の２入力ＮＯＲゲ
ート３３によりそれぞれ調べられる。２ビットＡ7 ，Ａ
6 がいずれも０値ビットである場合には４ビット左シフ
タ１１がシフト処理を行なわないときに少なくとも２ビ
ットの左シフトが必要であるので候補信号Ｃ１Ｈが１と
され、他の場合には２ビットの左シフトを必要としない
ので該候補信号Ｃ１Ｈが０とされる。２ビットＡ3 ，Ａ
2 がいずれも０値ビットである場合には４ビット左シフ
タ１１がシフト処理を行なったときに少なくとも２ビッ
トの左シフトが必要であるので候補信号Ｃ１Ｌが１とさ
れ、他の場合には２ビットの左シフトを必要としないの
で該候補信号Ｃ１Ｌが０とされる。以上のようにして、
左シフト量データの最上位ビットＣ2 と、左シフト量デ
ータの次位ビットＣ1 に係る２つの候補信号Ｃ１Ｈ，Ｃ
１Ｌとが決定される（ステップ１０１）。 【００２２】４ビット左シフタ１１は、Ｃ2 ＝１（した
がってＳ４＝１かつＸＳ４＝０）の場合には前記正規化
されるべき仮数を表わす入力８ビットを４ビット左シフ
トして得た８ビットを２ビット左シフタ１２へ供給し、
Ｃ2 ＝０（したがってＳ４＝０かつＸＳ４＝１）の場合
には該入力８ビットをそのまま２ビット左シフタ１２へ
供給する。一方、第１のセレクタ３５は、Ｃ2 ＝０の場
合には候補信号Ｃ１Ｈを、Ｃ2 ＝１の場合には候補信号
Ｃ１Ｌをそれぞれ左シフト量データの次位ビットＣ1 と
して選択する（ステップ１０２、１０３、１０４）。 【００２３】次に、４ビット左シフタ１１から２ビット
左シフタ１２へ供給された８ビットのうちの最上位ビッ
トＸ7 が０値ビットであるかどうかがインバータ３６に
より、該８ビットの下位６ビットのうちの最上位ビット
Ｘ5 が０値ビットであるかどうかがインバータ３７によ
りそれぞれ調べられる。ビットＸ7 が０値ビットである
場合には２ビット左シフタ１２がシフト処理を行なわな
いときに１ビットの左シフトが必要であるので候補信号
Ｃ０Ｈが１とされ、他の場合には１ビットの左シフトを
必要としないので該候補信号Ｃ０Ｈが０とされる。ビッ
トＸ5 が０値ビットである場合には２ビット左シフタ１
２がシフト処理を行なったときに１ビットの左シフトが
必要であるので候補信号Ｃ０Ｌが１とされ、他の場合に
は１ビットの左シフトを必要としないので該候補信号Ｃ
０Ｌが０とされる。以上のようにして、左シフト量デー
タの最下位ビットＣ0 に係る２つの候補信号Ｃ０Ｈ，Ｃ
０Ｌが決定される（ステップ１０５）。 【００２４】２ビット左シフタ１２は、Ｃ1 ＝１（した
がってＳ２＝１かつＸＳ２＝０）の場合には４ビット左
シフタ１１から供給された８ビットを２ビット左シフト
して得た８ビットを１ビット左シフタ１３へ供給し、Ｃ
1 ＝０（したがってＳ２＝０かつＸＳ２＝１）の場合に
は４ビット左シフタ１１から供給された８ビットをその
まま１ビット左シフタ１１へ供給する。一方、第２のセ
レクタ３６は、Ｃ1 ＝０の場合には候補信号Ｃ０Ｈを、
Ｃ1 ＝１の場合には候補信号Ｃ０Ｌをそれぞれ左シフト
量データの最下位ビットＣ0 として選択する（ステップ
１０６、１０７、１０８）。 【００２５】最後に、１ビット左シフタ１３は、Ｃ0 ＝
１（したがってＳ１＝１かつＸＳ１＝０）の場合には２
ビット左シフタ１２から供給された８ビットを１ビット
左シフトして得た８ビットを出力し、Ｃ0 ＝０（したが
ってＳ１＝０かつＸＳ１＝１）の場合には２ビット左シ
フタ１２から供給された８ビットをそのまま出力する。
この出力８ビットのうちの最上位ビットＢ7 は、インバ
ータ４１により反転されてオールゼロ信号Ｚとされる
（ステップ１０９）。 【００２６】以上のとおり、本実施例によれば、シフト
量データを構成する３ビットＣ2 ，Ｃ1 ，Ｃ0 をその最
上位ビットから１ビットずつ決定しながら、正規化され
るべき仮数を表わす入力８ビットに係る３段のシフト処
理を順次開始する構成を採用したので、シフト量データ
を構成する全てのビットが決定されるより早く各段のシ
フト処理が開始する。したがって、従来に比べて仮数の
正規化処理が高速化される。しかも、正規化されるべき
仮数を表わす入力８ビットからシフト量データの最上位
ビットＣ2 と、シフト量データの次位ビットＣ1 に係る
２つの候補とを決定し、決定された最上位ビットＣ2 に
応じて両候補の中から１つを選択するようにし、また４
ビット左シフタ１１から２ビット左シフタ１２への供給
８ビットからシフト量データの最下位ビットＣ0 に係る
２つの候補を決定し、選択された次位ビットＣ1 に応じ
て両候補の中から１つを選択するようにしたので、仮数
の正規化処理が更に高速化される。また、複雑な内部構
成を有するプライオリティ・エンコーダを必要としない
ので、仮数正規化回路の規模が小さくなる。なお、左シ
フト量データを構成する３ビットＣ2 ，Ｃ1 ，Ｃ0 と、
オールゼロ信号Ｚとは、不図示の指数正規化回路に与え
られる。 【００２７】さて、上記第１及び第２実施例では正規化
されるべき仮数を表わす入力データが８ビットで構成さ
れるものとしたが、本発明はこのビット数に限定される
ものではない。例えば、１６ビット仮数の場合には、図
１中の４ビット左シフタ１１、２ビット左シフタ１２及
び１ビット左シフタ１３の各々の入出力ビット数を１６
に変更し、かつ４ビット左シフタ１１の前段に１６ビッ
ト入出力の８ビット左シフタと、８入力ＮＯＲゲート
と、インバータとを付加すればよい。また、４ビット仮
数の場合には、図１中の４ビット左シフタ１１、４入力
ＮＯＲゲート２１及びインバータ２２の配設を省略し、
かつ２ビット左シフタ１２及び１ビット左シフタ１３の
各々の入出力ビット数を４に変更すればよい。図５の仮
数正規化回路の変更も容易である。 【００２８】また、本発明は、２の冪乗ビットの左シフ
タの多段構造に限定されるものではない。例えば、１６
ビット仮数の正規化のために左シフタの２段構造を採用
することが可能である。この場合、各段の左シフタは、
各々４ビットから１ビットを選択するための１６個のセ
レクタで構成される。個々のセレクタは、例えば４個の
ＣＭＯＳトランスファゲートで構成される。初段左シフ
タは１２ビット、８ビット、４ビット及び０ビットの左
シフトを実現し、２段目左シフタは３ビット、２ビッ
ト、１ビット及び０ビットの左シフトを実現する。この
ような左シフタの２段構造によっても、１５ビットから
０ビットまでの任意の量の左シフトを実現できる。ただ
し、個々の左シフタの内部構成に応じてシフト制御回路
の論理ゲート構成が変更される。 【００２９】また、上記第１及び第２実施例は、入力仮
数の最上位ビットから連続する０値ビットの数で表わさ
れる量の該入力仮数の左シフトを実現するものであっ
た。これらの実施例は、入力仮数の最上位ビットから連
続する１値ビットの数で表わされる量の左シフトを実現
するように容易に変更できる。 【００３０】 【発明の効果】以上説明してきたとおり、本発明によれ
ば、シフト量データを構成する複数のビットをその最上
位ビットから１ビットずつ決定しながら、正規化される
べき仮数を表わす入力データに係る複数段のシフト処理
を順次開始する構成を採用したので、高速かつ小規模の
仮数正規化回路を実現できる。
【図面の簡単な説明】
【図１】本発明の第１実施例に係る仮数正規化回路の構
成を示す回路図である。 【図２】図１中の４ビット左シフタの内部構成を示す回
路図である。 【図３】図１中の２ビット左シフタの内部構成を示す回
路図である。 【図４】図１中の１ビット左シフタの内部構成を示す回
路図である。 【図５】本発明の第２実施例に係る仮数正規化回路の構
成を示す回路図である。 【図６】図５の仮数正規化回路のシフト制御動作を示す
フローチャート図である。 【符号の説明】 １１ ４ビット左シフタ １２ ２ビット左シフタ １３ １ビット左シフタ １５ セレクタ ２１ ４入力ＮＯＲゲート ２２，２４〜２７ インバータ ２３ ２入力ＮＯＲゲート ３１ ４入力ＮＯＲゲート ３２，３３ ２入力ＮＯＲゲート ３４，３６〜３８，４０，４１ インバータ ３５，３９ セレクタ Ａ7 ，Ａ6 ，…，Ａ1 ，Ａ0 入力データ Ｂ7 ，Ｂ6 ，…，Ｂ1 ，Ｂ0 出力データ Ｃ2 ，Ｃ1 ，Ｃ0 左シフト量データ Ｃ１Ｈ，Ｃ１Ｌ，Ｃ０Ｈ，Ｃ０Ｌ 候補信号 Ｓ４，ＸＳ４ ４ビットシフト制御信号 Ｓ２，ＸＳ２ ２ビットシフト制御信号 Ｓ１，ＸＳ１ １ビットシフト制御信号 Ｚ オールゼロ信号
成を示す回路図である。 【図２】図１中の４ビット左シフタの内部構成を示す回
路図である。 【図３】図１中の２ビット左シフタの内部構成を示す回
路図である。 【図４】図１中の１ビット左シフタの内部構成を示す回
路図である。 【図５】本発明の第２実施例に係る仮数正規化回路の構
成を示す回路図である。 【図６】図５の仮数正規化回路のシフト制御動作を示す
フローチャート図である。 【符号の説明】 １１ ４ビット左シフタ １２ ２ビット左シフタ １３ １ビット左シフタ １５ セレクタ ２１ ４入力ＮＯＲゲート ２２，２４〜２７ インバータ ２３ ２入力ＮＯＲゲート ３１ ４入力ＮＯＲゲート ３２，３３ ２入力ＮＯＲゲート ３４，３６〜３８，４０，４１ インバータ ３５，３９ セレクタ Ａ7 ，Ａ6 ，…，Ａ1 ，Ａ0 入力データ Ｂ7 ，Ｂ6 ，…，Ｂ1 ，Ｂ0 出力データ Ｃ2 ，Ｃ1 ，Ｃ0 左シフト量データ Ｃ１Ｈ，Ｃ１Ｌ，Ｃ０Ｈ，Ｃ０Ｌ 候補信号 Ｓ４，ＸＳ４ ４ビットシフト制御信号 Ｓ２，ＸＳ２ ２ビットシフト制御信号 Ｓ１，ＸＳ１ １ビットシフト制御信号 Ｚ オールゼロ信号
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 浮動小数点数の仮数を正規化するための
回路であって、 互いに縦続接続され、かつ各々シフト制御信号に応じ
て、与えられたデータに所定量のシフト処理を施して得
たデータを次段へ供給する動作と、前記与えられたデー
タをそのまま次段へ供給する動作とを切り替えるように
構成された複数段のシフタと、 正規化されるべき仮数を表わす入力データを前記複数段
のシフタのうちの初段シフタに供給するための手段と、 前記初段シフタへの供給データに基づいて該初段シフタ
のシフト制御信号を生成するための手段と、 前記初段シフタへの供給データに基づいて２段目シフタ
のシフト制御信号に係る２つの候補を決定し、かつ前記
生成された初段シフタのシフト制御信号に基づいて前記
２段目シフタのシフト制御信号に係る２つの候補の中か
ら１つを選択するための手段と、 前記初段シフタ以降の各段シフタからその各々の次段シ
フタへの供給データに基づいて その各々の次次段シフタのシフト制御信号に係る２つの
候補を決定し、かつ決定された前記次段シフタの各々の
シフト制御信号に基づいて前記次次段シフタの各々のシ
フト制御信号に係る２つの候補の中から１つを選択する
ための手段とを備え、 前記複数段のシフタのうちの最終段シフタから仮数の正
規化結果が得られるようにしたことを特徴とする仮数正
規化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25139796A JP3535670B2 (ja) | 1996-09-24 | 1996-09-24 | 浮動小数点数の仮数正規化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25139796A JP3535670B2 (ja) | 1996-09-24 | 1996-09-24 | 浮動小数点数の仮数正規化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1097410A JPH1097410A (ja) | 1998-04-14 |
| JP3535670B2 true JP3535670B2 (ja) | 2004-06-07 |
Family
ID=17222243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25139796A Expired - Fee Related JP3535670B2 (ja) | 1996-09-24 | 1996-09-24 | 浮動小数点数の仮数正規化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3535670B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116414345A (zh) * | 2021-12-29 | 2023-07-11 | 腾讯科技（深圳）有限公司 | 多输入浮点数处理方法、装置、处理器及计算机设备 |
-
1996
- 1996-09-24 JP JP25139796A patent/JP3535670B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1097410A (ja) | 1998-04-14 |
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