JP2518973B2 - 丸め機能付加算器およびこれを用いた乗算器 - Google Patents
丸め機能付加算器およびこれを用いた乗算器Info
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- JP2518973B2 JP2518973B2 JP3056890A JP5689091A JP2518973B2 JP 2518973 B2 JP2518973 B2 JP 2518973B2 JP 3056890 A JP3056890 A JP 3056890A JP 5689091 A JP5689091 A JP 5689091A JP 2518973 B2 JP2518973 B2 JP 2518973B2
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Description
【０００１】
【産業上の利用分野】この発明は、デジタル演算器にお
ける丸め機能付加算器およびこれを用いた乗算器に関
し、特にビット長の大きい入力データを高速に演算する
ことができるものに係る。
ける丸め機能付加算器およびこれを用いた乗算器に関
し、特にビット長の大きい入力データを高速に演算する
ことができるものに係る。
【０００２】
【従来の技術】図１１は加算器を用いた従来の丸め機能
付加算器の回路図を示している。図１１において、Ａ
105 〜Ａ0 およびＢ105 〜Ｂ0 はそれぞれ入力データで
あり、Ｓ 52〜Ｓ0 は解出力である。１００１は加算演算
用の２入力加算器、１００３は丸め演算用の２入力加算
器、１００２は丸め位置検出回路、１００４はシフト回
路である。
付加算器の回路図を示している。図１１において、Ａ
105 〜Ａ0 およびＢ105 〜Ｂ0 はそれぞれ入力データで
あり、Ｓ 52〜Ｓ0 は解出力である。１００１は加算演算
用の２入力加算器、１００３は丸め演算用の２入力加算
器、１００２は丸め位置検出回路、１００４はシフト回
路である。
【０００３】以下、図面にしたがって従来の丸め機能付
加算器の動作を説明する。例えば６４ビットの浮動小数
点データの乗算を行う場合、＊印を１または０としたと
きに、仮数部５２ビットの乗算の結果は、１＊．＊＊＊
＊＊＊＊となる場合と、０１．＊＊＊＊＊＊＊の場合ま
たは００．＊＊＊＊＊＊＊となる場合とで、丸めビット
位置が異なってくる。そこで、２入力加算器１００１で
加算されたデータのうち最上位ビット（ＭＳＢ）を丸め
位置検出回路１００２に入力して丸めビット位置を検出
する。検出された丸めビットを１にしたデータと２入力
加算器１００１からの出力とを２入力加算器１００３で
加算し、その出力をシフト回路１００４に入力し、解出
力Ｓ52〜Ｓ0 を得ていた。
加算器の動作を説明する。例えば６４ビットの浮動小数
点データの乗算を行う場合、＊印を１または０としたと
きに、仮数部５２ビットの乗算の結果は、１＊．＊＊＊
＊＊＊＊となる場合と、０１．＊＊＊＊＊＊＊の場合ま
たは００．＊＊＊＊＊＊＊となる場合とで、丸めビット
位置が異なってくる。そこで、２入力加算器１００１で
加算されたデータのうち最上位ビット（ＭＳＢ）を丸め
位置検出回路１００２に入力して丸めビット位置を検出
する。検出された丸めビットを１にしたデータと２入力
加算器１００１からの出力とを２入力加算器１００３で
加算し、その出力をシフト回路１００４に入力し、解出
力Ｓ52〜Ｓ0 を得ていた。
【０００４】また、図１２は、図１１の丸め機能付加算
器の構成要素となる従来の２入力加算器の構成を示す回
路図である。図１２において、１０，２０，３０，４
０，５０は０をキャリー入力とした加算器を示し、２
１，３１，４１，５１は１をキャリー入力とした加算器
を示し、２３，３３，４３，５３はセレクタを示し、６
０，６１，６２，６３はキャリー生成回路を示してい
る。この場合、加算器１０単独で区分加算器Ｘ1 を構成
し、加算器２１，２０およびそれらの出力データをセレ
クトするセレクタ２３およびキャリー生成回路６０によ
って区分加算器Ｘ2 を構成し、加算器３１，３０および
それらの出力データをセレクトするセレクタ３３および
キャリー生成回路６１によって区分加算器Ｘ3 を構成
し、加算器４１，４０およびそれらの出力データをセレ
クトするセレクタ４３およびキャリー生成回路６２によ
って区分加算器Ｘ4 を構成し、加算器５１，５０および
それらの出力データをセレクトするセレクタ５３および
キャリー生成回路６３によって区分加算器Ｘ5 を構成し
ている。
器の構成要素となる従来の２入力加算器の構成を示す回
路図である。図１２において、１０，２０，３０，４
０，５０は０をキャリー入力とした加算器を示し、２
１，３１，４１，５１は１をキャリー入力とした加算器
を示し、２３，３３，４３，５３はセレクタを示し、６
０，６１，６２，６３はキャリー生成回路を示してい
る。この場合、加算器１０単独で区分加算器Ｘ1 を構成
し、加算器２１，２０およびそれらの出力データをセレ
クトするセレクタ２３およびキャリー生成回路６０によ
って区分加算器Ｘ2 を構成し、加算器３１，３０および
それらの出力データをセレクトするセレクタ３３および
キャリー生成回路６１によって区分加算器Ｘ3 を構成
し、加算器４１，４０およびそれらの出力データをセレ
クトするセレクタ４３およびキャリー生成回路６２によ
って区分加算器Ｘ4 を構成し、加算器５１，５０および
それらの出力データをセレクトするセレクタ５３および
キャリー生成回路６３によって区分加算器Ｘ5 を構成し
ている。
【０００５】また、Ａ25〜Ａ0 ，Ｂ25〜Ｂ0 はそれぞれ
入力データ、Ｓ1 25 〜Ｓ1 4，Ｓ0 25 〜Ｓ0 4は和出力、Ｓ
25〜Ｓ0 は解出力、Ｃ1 25 ，Ｃ1 19 ，Ｃ1 13 ，Ｃ1 8，Ｃ
0 25 ，Ｃ0 19 ，Ｃ0 13 ，Ｃ0 8，Ｃ25，Ｃ19，Ｃ13，
Ｃ8 ，Ｃ4 はそれぞれキャリーである。図１２の加算器
では、入力データＡ25〜Ａ0 ，Ｂ25〜Ｂ0 は、複数の区
分に分割され、分割された区分データ毎に区分加算器Ｘ
5 〜Ｘ1 の加算器１０，２０，２１，３０，３１，４
０，４１，５０，５１において、キャリーを０とした場
合、およびキャリーを１とした場合についてそれぞれ加
算される。加算されたデータは、セレクタ２３，３３，
４３，５３によって選択され解出力Ｓ25〜Ｓ0 となる。
キャリーの伝搬は各区分加算器Ｘ5 〜Ｘ1 毎に行われ、
これら区分キャリーＣ4 ，Ｃ8 ，Ｃ13，Ｃ19によるセレ
クタ２３，３３，４３，５３の制御を行っている。
入力データ、Ｓ1 25 〜Ｓ1 4，Ｓ0 25 〜Ｓ0 4は和出力、Ｓ
25〜Ｓ0 は解出力、Ｃ1 25 ，Ｃ1 19 ，Ｃ1 13 ，Ｃ1 8，Ｃ
0 25 ，Ｃ0 19 ，Ｃ0 13 ，Ｃ0 8，Ｃ25，Ｃ19，Ｃ13，
Ｃ8 ，Ｃ4 はそれぞれキャリーである。図１２の加算器
では、入力データＡ25〜Ａ0 ，Ｂ25〜Ｂ0 は、複数の区
分に分割され、分割された区分データ毎に区分加算器Ｘ
5 〜Ｘ1 の加算器１０，２０，２１，３０，３１，４
０，４１，５０，５１において、キャリーを０とした場
合、およびキャリーを１とした場合についてそれぞれ加
算される。加算されたデータは、セレクタ２３，３３，
４３，５３によって選択され解出力Ｓ25〜Ｓ0 となる。
キャリーの伝搬は各区分加算器Ｘ5 〜Ｘ1 毎に行われ、
これら区分キャリーＣ4 ，Ｃ8 ，Ｃ13，Ｃ19によるセレ
クタ２３，３３，４３，５３の制御を行っている。
【０００６】
【発明が解決しようとする課題】しかしながら、上記の
ような構成の丸め機能付加算器では、図１１でわかるよ
うに入力されたデータは、２個の２入力加算器を通る必
要があり、加算演算および丸め演算に要する演算時間が
増大するという問題があった。また、レイアウト面積に
ついても、２入力加算器が２個必要であるため、増大す
るという問題があった。
ような構成の丸め機能付加算器では、図１１でわかるよ
うに入力されたデータは、２個の２入力加算器を通る必
要があり、加算演算および丸め演算に要する演算時間が
増大するという問題があった。また、レイアウト面積に
ついても、２入力加算器が２個必要であるため、増大す
るという問題があった。
【０００７】したがって、この発明の目的は、加算演算
および丸め演算を高速に実行することができ、しかもレ
イアウト面積およびトランジスタ数を少なくすることが
できる丸め機能付加算器およびそれを用いた乗算器を提
供することである。
および丸め演算を高速に実行することができ、しかもレ
イアウト面積およびトランジスタ数を少なくすることが
できる丸め機能付加算器およびそれを用いた乗算器を提
供することである。
【０００８】
【課題を解決するための手段】請求項１記載の丸め機能
付加算器は、加数および被加数をそれぞれ複数の区分に
分割した区分加数および区分被加数を各々加算する複数
の区分加算器を備え、前記複数の区分加算器の最下位お
よび最上位を除く整数ｎ位の区分加算器を、前記区分加
数および区分被加数をキャリー入力を０として加算する
第１の加算器と、前記区分加数および区分被加数をキャ
リー入力を１として加算する第２の加算器と、前記第１
および第２の加算器のいずれか一方の出力を区分和とし
て選択出力するデータセレクタと、２以上の整数ｍ個の
区分キャリー生成回路と、ｍ入力１出力のセレクタとで
構成し、ｎ−１位の区分加算器のｍ個の区分キャリー出
力を前記ｍ個の区分キャリー生成回路の各々と前記ｍ入
力１出力のセレクタとに入力し、前記ｍ入力１出力のセ
レクタの出力を前記データセレクタの選択信号とし、前
記第１および第２の加算器のキャリー出力を前記ｍ個の
区分キャリー生成回路のすべてに入力し、前記ｍ個の区
分キャリー生成回路の各々の出力を前記ｎ位の区分加算
器の区分キャリー出力とし、最下位の区分加算器を、前
記区分加数および区分被加数を加算するとともにｋ種類
の丸め（ｋ≧ｍ）に対応するビットに１をそれぞれさら
に加算するｍ個の加算器と、前記ｍ個の加算器の和出力
のいずれか一つを区分和出力として選択出力するデータ
セレクタとで構成し、前記ｍ個の加算器のキャリー出力
を直上位の区分加算器へのｍ個の区分キャリー入力と
し、最上位の区分加算器を、前記区分加数および区分被
加数をキャリー入力を０として加算する第１の加算器
と、前記区分加数および区分被加数とをキャリー入力を
１として加算する第２の加算器と、前記第１および第２
の加算器のいずれか一方の出力を区分和として選択出力
するデータセレクタと、ｍ入力１出力のセレクタと、直
下位の区分加算器のｍ個の区分キャリー出力と前記第１
および第２の加算器の上位出力とを入力として丸め位置
を判定する丸め判定回路とで構成し、直下位の区分加算
器のｍ個の区分キャリー出力を前記セレクタに入力し、
前記セレクタの出力を前記データセレクタの選択信号と
し、前記丸め判定回路の出力を最下位以外のすべての区
分加算器のすべてのセレクタに対して選択信号として与
えるとともに前記最下位の区分加算器のデータセレクタ
に対して選択信号として与え、前記複数の区分加算器の
区分和の合成値を解出力としている。
付加算器は、加数および被加数をそれぞれ複数の区分に
分割した区分加数および区分被加数を各々加算する複数
の区分加算器を備え、前記複数の区分加算器の最下位お
よび最上位を除く整数ｎ位の区分加算器を、前記区分加
数および区分被加数をキャリー入力を０として加算する
第１の加算器と、前記区分加数および区分被加数をキャ
リー入力を１として加算する第２の加算器と、前記第１
および第２の加算器のいずれか一方の出力を区分和とし
て選択出力するデータセレクタと、２以上の整数ｍ個の
区分キャリー生成回路と、ｍ入力１出力のセレクタとで
構成し、ｎ−１位の区分加算器のｍ個の区分キャリー出
力を前記ｍ個の区分キャリー生成回路の各々と前記ｍ入
力１出力のセレクタとに入力し、前記ｍ入力１出力のセ
レクタの出力を前記データセレクタの選択信号とし、前
記第１および第２の加算器のキャリー出力を前記ｍ個の
区分キャリー生成回路のすべてに入力し、前記ｍ個の区
分キャリー生成回路の各々の出力を前記ｎ位の区分加算
器の区分キャリー出力とし、最下位の区分加算器を、前
記区分加数および区分被加数を加算するとともにｋ種類
の丸め（ｋ≧ｍ）に対応するビットに１をそれぞれさら
に加算するｍ個の加算器と、前記ｍ個の加算器の和出力
のいずれか一つを区分和出力として選択出力するデータ
セレクタとで構成し、前記ｍ個の加算器のキャリー出力
を直上位の区分加算器へのｍ個の区分キャリー入力と
し、最上位の区分加算器を、前記区分加数および区分被
加数をキャリー入力を０として加算する第１の加算器
と、前記区分加数および区分被加数とをキャリー入力を
１として加算する第２の加算器と、前記第１および第２
の加算器のいずれか一方の出力を区分和として選択出力
するデータセレクタと、ｍ入力１出力のセレクタと、直
下位の区分加算器のｍ個の区分キャリー出力と前記第１
および第２の加算器の上位出力とを入力として丸め位置
を判定する丸め判定回路とで構成し、直下位の区分加算
器のｍ個の区分キャリー出力を前記セレクタに入力し、
前記セレクタの出力を前記データセレクタの選択信号と
し、前記丸め判定回路の出力を最下位以外のすべての区
分加算器のすべてのセレクタに対して選択信号として与
えるとともに前記最下位の区分加算器のデータセレクタ
に対して選択信号として与え、前記複数の区分加算器の
区分和の合成値を解出力としている。
【０００９】請求項２記載の乗算器は、第１の入力デー
タおよび第２の入力データより複数個の部分積を発生
し、前記複数個の部分積を加算し、その加算結果である
第１の部分積およびキャリー群である第２の部分積をも
とにして前記第１および第２の入力データの積を生成す
る乗算器であって、前記第１および第２の部分積をそれ
ぞれ加数および被加数とし、前記加数および被加数をそ
れぞれ複数の区分に分割した区分加数および区分被加数
を各々加算する複数の区分加算器を備え、前記複数の区
分加算器の最下位および最上位を除く整数ｎ位の区分加
算器を、前記区分加数および区分被加数をキャリー入力
を０として加算する第１の加算器と、前記区分加数およ
び区分被加数をキャリー入力を１として加算する第２の
加算器と、前記第１および第２の加算器のいずれか一方
の出力を区分和として選択出力するデータセレクタと、
２以上の整数ｍ個の区分キャリー生成回路と、ｍ入力１
出力のセレクタとで構成し、ｎ−１位の区分加算器のｍ
個の区分キャリー出力を前記ｍ個の区分キャリー生成回
路の各々と前記ｍ入力１出力のセレクタとに入力し、前
記ｍ入力１出力のセレクタの出力を前記データセレクタ
の選択信号とし、前記第１および第２の加算器のキャリ
ー出力を前記ｍ個の区分キャリー生成回路のすべてに入
力し、前記ｍ個の区分キャリー生成回路の各々の出力を
前記ｎ位の区分加算器の区分キャリー出力とし、最下位
の区分加算器を、前記区分加数および区分被加数を加算
するとともにｋ種類の丸め（ｋ≧ｍ）に対応するビット
に１をそれぞれさらに加算するｍ個の加算器と、前記ｍ
個の加算器の和出力のいずれか一つを区分和出力として
選択出力するデータセレクタとで構成し、前記ｍ個の加
算器のキャリー出力を直上位の区分加算器へのｍ個の区
分キャリー入力とし、最上位の区分加算器を、前記区分
加数および区分被加数をキャリー入力を０として加算す
る第１の加算器と、前記区分加数および区分被加数とを
キャリー入力を１として加算する第２の加算器と、前記
第１および第２の加算器のいずれか一方の出力を区分和
として選択出力するデータセレクタと、ｍ入力１出力の
セレクタと、直下位の区分加算器のｍ個の区分キャリー
出力と前記第１および第２の加算器の上位出力とを入力
して丸め位置を判定する丸め判定回路とで構成し、直下
位の区分加算器のｍ個の区分キャリー出力を前記セレク
タに入力し、前記セレクタの出力を前記データセレクタ
の選択信号とし、前記丸め判定回路の出力を最下位以外
のすべての区分加算器のすべてのセレクタに対して選択
信号として与えるとともに前記最下位の区分加算器のデ
ータセレクタに対して選択信号として与え、前記複数の
区分加算器の区分和の合成値を積出力とする。
タおよび第２の入力データより複数個の部分積を発生
し、前記複数個の部分積を加算し、その加算結果である
第１の部分積およびキャリー群である第２の部分積をも
とにして前記第１および第２の入力データの積を生成す
る乗算器であって、前記第１および第２の部分積をそれ
ぞれ加数および被加数とし、前記加数および被加数をそ
れぞれ複数の区分に分割した区分加数および区分被加数
を各々加算する複数の区分加算器を備え、前記複数の区
分加算器の最下位および最上位を除く整数ｎ位の区分加
算器を、前記区分加数および区分被加数をキャリー入力
を０として加算する第１の加算器と、前記区分加数およ
び区分被加数をキャリー入力を１として加算する第２の
加算器と、前記第１および第２の加算器のいずれか一方
の出力を区分和として選択出力するデータセレクタと、
２以上の整数ｍ個の区分キャリー生成回路と、ｍ入力１
出力のセレクタとで構成し、ｎ−１位の区分加算器のｍ
個の区分キャリー出力を前記ｍ個の区分キャリー生成回
路の各々と前記ｍ入力１出力のセレクタとに入力し、前
記ｍ入力１出力のセレクタの出力を前記データセレクタ
の選択信号とし、前記第１および第２の加算器のキャリ
ー出力を前記ｍ個の区分キャリー生成回路のすべてに入
力し、前記ｍ個の区分キャリー生成回路の各々の出力を
前記ｎ位の区分加算器の区分キャリー出力とし、最下位
の区分加算器を、前記区分加数および区分被加数を加算
するとともにｋ種類の丸め（ｋ≧ｍ）に対応するビット
に１をそれぞれさらに加算するｍ個の加算器と、前記ｍ
個の加算器の和出力のいずれか一つを区分和出力として
選択出力するデータセレクタとで構成し、前記ｍ個の加
算器のキャリー出力を直上位の区分加算器へのｍ個の区
分キャリー入力とし、最上位の区分加算器を、前記区分
加数および区分被加数をキャリー入力を０として加算す
る第１の加算器と、前記区分加数および区分被加数とを
キャリー入力を１として加算する第２の加算器と、前記
第１および第２の加算器のいずれか一方の出力を区分和
として選択出力するデータセレクタと、ｍ入力１出力の
セレクタと、直下位の区分加算器のｍ個の区分キャリー
出力と前記第１および第２の加算器の上位出力とを入力
して丸め位置を判定する丸め判定回路とで構成し、直下
位の区分加算器のｍ個の区分キャリー出力を前記セレク
タに入力し、前記セレクタの出力を前記データセレクタ
の選択信号とし、前記丸め判定回路の出力を最下位以外
のすべての区分加算器のすべてのセレクタに対して選択
信号として与えるとともに前記最下位の区分加算器のデ
ータセレクタに対して選択信号として与え、前記複数の
区分加算器の区分和の合成値を積出力とする。
【００１０】請求項３記載の乗算器は、請求項２記載の
乗算器において、丸め判定回路に直下位の区分加算器の
ｍ個の区分キャリー出力、第１および第２の加算器の上
位出力に加えて第１および第２の入力データの最上位ビ
ットの論理積を入力して丸め位置を判定するようにして
いる。 請求項４記載の乗算器は、請求項２または請求項
３記載の乗算器において、第１の入力データおよび第２
の入力データの最上位ビットを入力とする丸め制御回路
を設け、この丸め制御回路の出力により丸めモードを切
り替えるようにしている。
乗算器において、丸め判定回路に直下位の区分加算器の
ｍ個の区分キャリー出力、第１および第２の加算器の上
位出力に加えて第１および第２の入力データの最上位ビ
ットの論理積を入力して丸め位置を判定するようにして
いる。 請求項４記載の乗算器は、請求項２または請求項
３記載の乗算器において、第１の入力データおよび第２
の入力データの最上位ビットを入力とする丸め制御回路
を設け、この丸め制御回路の出力により丸めモードを切
り替えるようにしている。
【００１１】
【作用】請求項１記載の構成によれば、最下位の区分加
算器内にｋ種類の丸めモードそれぞれに対応したｍ個の
加算器をもち、このｍ個の加算器からのキャリー出力
を、各区分加算器内のｍ個の区分キャリー生成回路に入
力し、各丸めモードにおけるキャリー伝搬を同時に行
い、最上位の区分加算器内の丸め判定回路により丸めモ
ードを選択し、丸め判定回路からの出力により各区分加
算器に入力されるｍ個の区分キャリー出力のなかの何れ
か一つをセレクタで選択し、セレクタの出力で最下位以
外の各区分加算器の第１および第２の加算器の和出力の
何れか一方を区分和出力として選択し、さらに最下位の
区分加算器のｍ個の加算器の和出力の何れか一つを区分
和出力として選択し、その選択された各区分和出力を合
成して第１および第２の入力データを加算した解出力を
得る。
算器内にｋ種類の丸めモードそれぞれに対応したｍ個の
加算器をもち、このｍ個の加算器からのキャリー出力
を、各区分加算器内のｍ個の区分キャリー生成回路に入
力し、各丸めモードにおけるキャリー伝搬を同時に行
い、最上位の区分加算器内の丸め判定回路により丸めモ
ードを選択し、丸め判定回路からの出力により各区分加
算器に入力されるｍ個の区分キャリー出力のなかの何れ
か一つをセレクタで選択し、セレクタの出力で最下位以
外の各区分加算器の第１および第２の加算器の和出力の
何れか一方を区分和出力として選択し、さらに最下位の
区分加算器のｍ個の加算器の和出力の何れか一つを区分
和出力として選択し、その選択された各区分和出力を合
成して第１および第２の入力データを加算した解出力を
得る。
【００１２】請求項２記載の構成によれば、第１および
第２の入力データを乗算する場合に、アレイ加算器から
出力されるキャリー出力と和出力とを加算した後桁合わ
せをするためにシフトを行うが、この桁合わせの前処理
として請求項１記載と同様の丸め機能付加算器で丸め演
算を行うことが可能となる。請求項３記載の構成によれ
ば、丸め判定回路に直下位の区分加算器のｍ個の区分キ
ャリー出力、第１および第２の加算器の上位出力に加え
て第１および第２の入力データの最上位ビットの論理積
を入力することにより、丸め位置を判定のための構成が
簡単化される。 請求項４記載の構成によれば、丸め制御
回路を設けて、丸めモードを切り替えるので、丸め位置
選択のための構成が簡単化される。
第２の入力データを乗算する場合に、アレイ加算器から
出力されるキャリー出力と和出力とを加算した後桁合わ
せをするためにシフトを行うが、この桁合わせの前処理
として請求項１記載と同様の丸め機能付加算器で丸め演
算を行うことが可能となる。請求項３記載の構成によれ
ば、丸め判定回路に直下位の区分加算器のｍ個の区分キ
ャリー出力、第１および第２の加算器の上位出力に加え
て第１および第２の入力データの最上位ビットの論理積
を入力することにより、丸め位置を判定のための構成が
簡単化される。 請求項４記載の構成によれば、丸め制御
回路を設けて、丸めモードを切り替えるので、丸め位置
選択のための構成が簡単化される。
【００１３】
【実施例】第１の実施例 図１はこの発明の第１の実施例における丸め機能付加算
器の回路図を示している。特に図１では、２５ビットの
加算に対し丸め位置が２つの場合についての丸め機能付
加算器の構成を示す。
器の回路図を示している。特に図１では、２５ビットの
加算に対し丸め位置が２つの場合についての丸め機能付
加算器の構成を示す。
【００１４】図１において、Ａ24〜Ａ0 およびＢ24〜Ｂ
0 はそれぞれ入力データ（一方が加数で、他方が被加数
であり、Ａ24，Ｂ24がＭＳＢ、Ａ0 ，Ｂ0 がＬＳＢ）で
ある。１０３，１０５，１０７，１０９はそれぞれ入力
データＡ24〜Ａ0 ，Ｂ24〜Ｂ 0 を分割した区分データの
加算においてキャリー入力を１とした加算器、１０４，
１０６，１０８，１１０はそれぞれ入力データＡ24〜Ａ
0 ，Ｂ24〜Ｂ0 を分割した区分データの加算においてキ
ャリー入力を０とした加算器である。１２０〜１２３は
２入力１出力（ｍ入力１出力の一例でｍ＝２を示す）の
セレクタ、１３０〜１３５は区分キャリー生成回路、１
１１〜１１５はそれぞれデータセレクタ、１４０は丸め
判定回路である。
0 はそれぞれ入力データ（一方が加数で、他方が被加数
であり、Ａ24，Ｂ24がＭＳＢ、Ａ0 ，Ｂ0 がＬＳＢ）で
ある。１０３，１０５，１０７，１０９はそれぞれ入力
データＡ24〜Ａ0 ，Ｂ24〜Ｂ 0 を分割した区分データの
加算においてキャリー入力を１とした加算器、１０４，
１０６，１０８，１１０はそれぞれ入力データＡ24〜Ａ
0 ，Ｂ24〜Ｂ0 を分割した区分データの加算においてキ
ャリー入力を０とした加算器である。１２０〜１２３は
２入力１出力（ｍ入力１出力の一例でｍ＝２を示す）の
セレクタ、１３０〜１３５は区分キャリー生成回路、１
１１〜１１５はそれぞれデータセレクタ、１４０は丸め
判定回路である。
【００１５】１０１は入力されたデータＡ0 〜Ａ3 およ
びデータＢ0 〜Ｂ3 を加算しさらにデータＡ1 の桁のビ
ットに丸め演算用データとして１を加算する加算器、１
０２は入力されたデータＡ0 〜Ａ3 およびデータＢ0 〜
Ｂ3を加算しさらにデータＡ 0 の桁のビットに丸め演算
用データとして１を加算する加算器である。加算器１０
１，１０２とデータセレクタ１１１とで区分加算器Ｐ1
が構成され、加算器１０３，１０４とデータセレクタ１
１２とセレクタ１２０と区分キャリー生成回路１３０，
１３１とで区分加算器Ｐ2 が構成され、加算器１０５，
１０６とデータセレクタ１１３とセレクタ１２１と区分
キャリー生成回路１３２，１３３とで区分加算器Ｐ3 が
構成され、加算器１０７，１０８とデータセレクタ１１
４とセレクタ１２２と区分キャリー生成回路１３４，１
３５とで区分加算器Ｐ 4 が構成され、加算器１０９，１
１０とデータセレクタ１１５とセレクタ１２３と丸め判
定回路１４０とで区分加算器Ｐ5 が構成される。
びデータＢ0 〜Ｂ3 を加算しさらにデータＡ1 の桁のビ
ットに丸め演算用データとして１を加算する加算器、１
０２は入力されたデータＡ0 〜Ａ3 およびデータＢ0 〜
Ｂ3を加算しさらにデータＡ 0 の桁のビットに丸め演算
用データとして１を加算する加算器である。加算器１０
１，１０２とデータセレクタ１１１とで区分加算器Ｐ1
が構成され、加算器１０３，１０４とデータセレクタ１
１２とセレクタ１２０と区分キャリー生成回路１３０，
１３１とで区分加算器Ｐ2 が構成され、加算器１０５，
１０６とデータセレクタ１１３とセレクタ１２１と区分
キャリー生成回路１３２，１３３とで区分加算器Ｐ3 が
構成され、加算器１０７，１０８とデータセレクタ１１
４とセレクタ１２２と区分キャリー生成回路１３４，１
３５とで区分加算器Ｐ 4 が構成され、加算器１０９，１
１０とデータセレクタ１１５とセレクタ１２３と丸め判
定回路１４０とで区分加算器Ｐ5 が構成される。
【００１６】以下、図面にしたがって、この実施例の丸
め機能付加算器の動作について説明する。ここでは、丸
めモードｋとして、つぎの２種類を考えることにする。
入力データＡ24，Ａ23，…，Ａ1 ，Ａ0 とＢ24，Ｂ23，
…，Ｂ1 ，Ｂ0の２５ビットデータを、一方を加数とし
他方を被加数として加算するときに、解出力Ｓ 25，
Ｓ24，…，Ｓ1 ，Ｓ0 のうちＳ25（キャリー）が１なら
桁上がりがあるとしてＳ1 のビットに１を加算し（加算
器１０１を選択する）、Ｓ25（キャリー）が０なら桁上
がりがないとしてＳ0 のビットに１を加算する（加算器
１０２を選択する）とする。
め機能付加算器の動作について説明する。ここでは、丸
めモードｋとして、つぎの２種類を考えることにする。
入力データＡ24，Ａ23，…，Ａ1 ，Ａ0 とＢ24，Ｂ23，
…，Ｂ1 ，Ｂ0の２５ビットデータを、一方を加数とし
他方を被加数として加算するときに、解出力Ｓ 25，
Ｓ24，…，Ｓ1 ，Ｓ0 のうちＳ25（キャリー）が１なら
桁上がりがあるとしてＳ1 のビットに１を加算し（加算
器１０１を選択する）、Ｓ25（キャリー）が０なら桁上
がりがないとしてＳ0 のビットに１を加算する（加算器
１０２を選択する）とする。
【００１７】そこでまず、区分加算器Ｐ1 においては、
各モードの丸めビット位置に対応するように、加算器１
０１では、桁上がり演算のため入力されたデータＡ0 〜
Ａ3 およびデータＢ0 〜Ｂ3 を加算し、さらにデータＡ
1 の桁のビットに丸め演算用データとして１を加算し、
キャリー出力Ｃ100 と和出力Ｓ1 3〜Ｓ1 0とを得る。ま
た、加算器１０２では、桁上がりのない演算として入力
されたデータＡ0 〜Ａ3 およびデータＢ0 〜Ｂ3 を加算
し、さらにデータＡ0 の桁のビットに丸め演算用データ
として０を加算し、キャリー出力Ｃ101 と和出力Ｓ0 3〜
Ｓ0 0とを得る。
各モードの丸めビット位置に対応するように、加算器１
０１では、桁上がり演算のため入力されたデータＡ0 〜
Ａ3 およびデータＢ0 〜Ｂ3 を加算し、さらにデータＡ
1 の桁のビットに丸め演算用データとして１を加算し、
キャリー出力Ｃ100 と和出力Ｓ1 3〜Ｓ1 0とを得る。ま
た、加算器１０２では、桁上がりのない演算として入力
されたデータＡ0 〜Ａ3 およびデータＢ0 〜Ｂ3 を加算
し、さらにデータＡ0 の桁のビットに丸め演算用データ
として０を加算し、キャリー出力Ｃ101 と和出力Ｓ0 3〜
Ｓ0 0とを得る。
【００１８】これらの２つの加算器１０１，１０２から
の和出力Ｓ1 3〜Ｓ1 0，Ｓ0 3〜Ｓ0 0をセレクタ１１１で選
択し、区分和出力Ｓ3 〜Ｓ0 とし、加算器１０１，１０
２からのキャリー出力Ｃ100 ，Ｃ101 をそのまま区分キ
ャリー出力として出力する。また、区分加算器Ｐ2 にお
いては、データＡ7 〜Ａ4 およびデータＢ7〜Ｂ4 を加
算器１０３，１０４に入力し、それらの加算器１０３，
１０４からの和出力Ｓ1 7〜Ｓ1 4, Ｓ0 7〜Ｓ0 4をデータセ
レクタ１１２に入力し区分和出力Ｓ7 〜Ｓ4 を求める。
また、加算器１０３，１０４のキャリー出力Ｃ102 ，Ｃ
103 を区分キャリー生成回路１３０，１３１の両方に入
力し、区分キャリー出力Ｃ108 ，Ｃ10 9 を得る。直下位
の区分キャリー出力Ｃ100 ，Ｃ101 は、それぞれ区分キ
ャリー生成回路１３０，１３１に個別に入力するととも
に、両方ともセレクタ１２０に入力し、セレクタ１２０
の出力によりデータセレクタ１１２の制御を行う。
の和出力Ｓ1 3〜Ｓ1 0，Ｓ0 3〜Ｓ0 0をセレクタ１１１で選
択し、区分和出力Ｓ3 〜Ｓ0 とし、加算器１０１，１０
２からのキャリー出力Ｃ100 ，Ｃ101 をそのまま区分キ
ャリー出力として出力する。また、区分加算器Ｐ2 にお
いては、データＡ7 〜Ａ4 およびデータＢ7〜Ｂ4 を加
算器１０３，１０４に入力し、それらの加算器１０３，
１０４からの和出力Ｓ1 7〜Ｓ1 4, Ｓ0 7〜Ｓ0 4をデータセ
レクタ１１２に入力し区分和出力Ｓ7 〜Ｓ4 を求める。
また、加算器１０３，１０４のキャリー出力Ｃ102 ，Ｃ
103 を区分キャリー生成回路１３０，１３１の両方に入
力し、区分キャリー出力Ｃ108 ，Ｃ10 9 を得る。直下位
の区分キャリー出力Ｃ100 ，Ｃ101 は、それぞれ区分キ
ャリー生成回路１３０，１３１に個別に入力するととも
に、両方ともセレクタ１２０に入力し、セレクタ１２０
の出力によりデータセレクタ１１２の制御を行う。
【００１９】以下同様に、区分加算器Ｐ3 ，Ｐ4 は構成
され、接続されている。Ｓ1 12 〜Ｓ 1 8，Ｓ0 12 〜Ｓ0 8は
加算器１０５，１０６からの和出力、Ｓ12〜Ｓ8 は区分
和出力、Ｃ104 ，Ｃ105 は加算器１０５，１０６のキャ
リー出力、Ｃ110 ，Ｃ111 は区分キャリー出力である。
Ｓ1 18 〜Ｓ1 13 ，Ｓ0 18 〜Ｓ0 13 は加算器１０７，１０
８からの和出力、Ｓ18〜Ｓ13は区分和出力、Ｃ106 ，Ｃ
107 は加算器１０７，１０８のキャリー出力、Ｃ112 ，
Ｃ113 は区分キャリー出力である。
され、接続されている。Ｓ1 12 〜Ｓ 1 8，Ｓ0 12 〜Ｓ0 8は
加算器１０５，１０６からの和出力、Ｓ12〜Ｓ8 は区分
和出力、Ｃ104 ，Ｃ105 は加算器１０５，１０６のキャ
リー出力、Ｃ110 ，Ｃ111 は区分キャリー出力である。
Ｓ1 18 〜Ｓ1 13 ，Ｓ0 18 〜Ｓ0 13 は加算器１０７，１０
８からの和出力、Ｓ18〜Ｓ13は区分和出力、Ｃ106 ，Ｃ
107 は加算器１０７，１０８のキャリー出力、Ｃ112 ，
Ｃ113 は区分キャリー出力である。
【００２０】区分加算器Ｐ5 においては、データＡ24〜
Ａ19およびデータＢ24〜Ｂ19を加算器１０９，１１０に
入力し、それらの加算器１０９，１１０からの和出力Ｓ
1 24〜Ｓ1 19 ，Ｓ0 24 〜Ｓ0 19 をデータセレクタ１１５
に入力し、区分和Ｓ24〜Ｓ19を求める。直下位の区分キ
ャリー出力Ｃ112 ，Ｃ113は、両方とも丸め判定回路１
４０とセレクタ１２３とに入力し、セレクタ１２３の出
力によりデータセレクタ１１５の制御を行う。
Ａ19およびデータＢ24〜Ｂ19を加算器１０９，１１０に
入力し、それらの加算器１０９，１１０からの和出力Ｓ
1 24〜Ｓ1 19 ，Ｓ0 24 〜Ｓ0 19 をデータセレクタ１１５
に入力し、区分和Ｓ24〜Ｓ19を求める。直下位の区分キ
ャリー出力Ｃ112 ，Ｃ113は、両方とも丸め判定回路１
４０とセレクタ１２３とに入力し、セレクタ１２３の出
力によりデータセレクタ１１５の制御を行う。
【００２１】また、加算器１０９，１１０からの上位出
力ビットＳ1 25 ，Ｓ0 25 （区分加算器Ｐ5 の区分キャリ
ー出力に相当する）を丸め判定回路１４０に入力するこ
とで丸めモードを検出し、丸め判定回路１４０の出力Ｓ
100 により、丸めモードに応じたセレクタ１２０〜１２
３およびデータセレクタ１１１の制御を行う。丸め判定
回路１４０の制御論理は、下記の表１に従うことにより
実現できる。
力ビットＳ1 25 ，Ｓ0 25 （区分加算器Ｐ5 の区分キャリ
ー出力に相当する）を丸め判定回路１４０に入力するこ
とで丸めモードを検出し、丸め判定回路１４０の出力Ｓ
100 により、丸めモードに応じたセレクタ１２０〜１２
３およびデータセレクタ１１１の制御を行う。丸め判定
回路１４０の制御論理は、下記の表１に従うことにより
実現できる。
【００２２】
【表１】
【００２３】また、図２はこの発明の第１の実施例にお
ける区分加算器Ｐ1およびその周辺回路の回路図を示し
ている。図２において、２１，２２，２４，２５，２
７，２８，２９，３０，３１，３２は半加算器、２３，
２６は全加算器、Ｉ，II，III ，IV，Ｖは２入力加算器
を示す。また、図１中の加算器１０１は半加算器２４，
２７，２８と全加算器２６と２入力加算器III から構成
され、また加算器１０２は半加算器２５，２７，２８と
全加算器２３と２入力加算器IIから構成される。さら
に、区分加算器Ｐ2 の加算器１０３および１０４はそれ
ぞれ半加算器２９，３０，３１，３２と２入力加算器IV
で、半加算器２９，３０，３１，３２と２入力加算器Ｖ
で構成される。
ける区分加算器Ｐ1およびその周辺回路の回路図を示し
ている。図２において、２１，２２，２４，２５，２
７，２８，２９，３０，３１，３２は半加算器、２３，
２６は全加算器、Ｉ，II，III ，IV，Ｖは２入力加算器
を示す。また、図１中の加算器１０１は半加算器２４，
２７，２８と全加算器２６と２入力加算器III から構成
され、また加算器１０２は半加算器２５，２７，２８と
全加算器２３と２入力加算器IIから構成される。さら
に、区分加算器Ｐ2 の加算器１０３および１０４はそれ
ぞれ半加算器２９，３０，３１，３２と２入力加算器IV
で、半加算器２９，３０，３１，３２と２入力加算器Ｖ
で構成される。
【００２４】Ｐ-2，Ｑ-2は半加算器２１の和出力および
キャリー出力、Ｐ-1，Ｑ-1は半加算器２２の和出力およ
びキャリー出力、Ｐ0 0，Ｑ0 0は全加算器２３の和出力お
よびキャリー出力、Ｐ1 0，Ｑ1 0は半加算器２４の和出力
およびキャリー出力、Ｐ0 1，Ｑ0 1は半加算器２５の和出
力およびキャリー出力、Ｐ1 1，Ｑ1 1は全加算器２６の和
出力およびキャリー出力、Ｐ2 ，Ｑ2 は半加算器２７の
和出力およびキャリー出力、Ｐ3 ，Ｑ3 は半加算器２８
の和出力およびキャリー出力、Ｐ4 ，Ｑ4 は半加算器２
９の和出力およびキャリー出力、Ｐ5 ，Ｑ5 は半加算器
３０の和出力およびキャリー出力である。Ｃ21は２入力
加算器Ｉのキャリー出力、Ｃ101 ，Ｃ10 0 は２入力加算
II，III のキャリー出力である。
キャリー出力、Ｐ-1，Ｑ-1は半加算器２２の和出力およ
びキャリー出力、Ｐ0 0，Ｑ0 0は全加算器２３の和出力お
よびキャリー出力、Ｐ1 0，Ｑ1 0は半加算器２４の和出力
およびキャリー出力、Ｐ0 1，Ｑ0 1は半加算器２５の和出
力およびキャリー出力、Ｐ1 1，Ｑ1 1は全加算器２６の和
出力およびキャリー出力、Ｐ2 ，Ｑ2 は半加算器２７の
和出力およびキャリー出力、Ｐ3 ，Ｑ3 は半加算器２８
の和出力およびキャリー出力、Ｐ4 ，Ｑ4 は半加算器２
９の和出力およびキャリー出力、Ｐ5 ，Ｑ5 は半加算器
３０の和出力およびキャリー出力である。Ｃ21は２入力
加算器Ｉのキャリー出力、Ｃ101 ，Ｃ10 0 は２入力加算
II，III のキャリー出力である。
【００２５】以上のような構成により、入力データＡ-2
〜Ａ5 ，Ｂ-2〜Ｂ5 に対し、全加算器２３，２６および
半加算器２１，２２，２４，２５，２７，２８，２９，
３０によって、２入力加算器IIに対してはＡ0 ビット目
に信号ｓを加算することができ、２入力加算器III に対
してはＡ1 ビット目に信号ｔを加算することができる。
このため、丸めビットが異なる加算を２入力加算器Ｉ，
II，III ，IV，Ｖで行うことができる。
〜Ａ5 ，Ｂ-2〜Ｂ5 に対し、全加算器２３，２６および
半加算器２１，２２，２４，２５，２７，２８，２９，
３０によって、２入力加算器IIに対してはＡ0 ビット目
に信号ｓを加算することができ、２入力加算器III に対
してはＡ1 ビット目に信号ｔを加算することができる。
このため、丸めビットが異なる加算を２入力加算器Ｉ，
II，III ，IV，Ｖで行うことができる。
【００２６】また、信号ｓ，ｔを制御することにより、
丸めモードとして切り捨てをサポートすることもでき
る。この場合、丸めモードｋとしては合計３つとなる。
図２のように、信号ｓ，ｔが入力されるビットより下位
の加算器は２入力加算器のように同一の加算器で演算
し、そのキャリーＣ21を入力加算器に入力してもよい。
また、図３はこの発明の第１の実施例における加算器１
０３を構成する図２に示す２入力加算器IVの第１の例の
回路図を示している。
丸めモードとして切り捨てをサポートすることもでき
る。この場合、丸めモードｋとしては合計３つとなる。
図２のように、信号ｓ，ｔが入力されるビットより下位
の加算器は２入力加算器のように同一の加算器で演算
し、そのキャリーＣ21を入力加算器に入力してもよい。
また、図３はこの発明の第１の実施例における加算器１
０３を構成する図２に示す２入力加算器IVの第１の例の
回路図を示している。
【００２７】図３において、２入力加算器IV内では、１
ビット加算器Ｐ300 によりデータＱ 3 ，Ｐ4 と１とを加
算した和をＳ1 4として出力し、キャリーをＣ301 として
出力する。つぎに、１ビット加算器Ｐ301 により入力さ
れたデータＱ4 ，Ｐ5 とキャリーＣ301 とを加算した和
をＳ1 5として出力し、キャリーをＣ302 に出力する。以
下同様にして、１ビット加算器Ｐ302 では、データ
Ｑ5 ，Ｐ6 とキャリーＣ30 2 とを加算した和Ｓ1 6を出力
し、キャリーをＣ303 として出力する。また、１ビット
加算器Ｐ303 では、データＱ6 ，Ｐ7 とキャリーＣ303
とを加算した和Ｓ1 7を出力し、キャリーをＣ102 として
出力する。
ビット加算器Ｐ300 によりデータＱ 3 ，Ｐ4 と１とを加
算した和をＳ1 4として出力し、キャリーをＣ301 として
出力する。つぎに、１ビット加算器Ｐ301 により入力さ
れたデータＱ4 ，Ｐ5 とキャリーＣ301 とを加算した和
をＳ1 5として出力し、キャリーをＣ302 に出力する。以
下同様にして、１ビット加算器Ｐ302 では、データ
Ｑ5 ，Ｐ6 とキャリーＣ30 2 とを加算した和Ｓ1 6を出力
し、キャリーをＣ303 として出力する。また、１ビット
加算器Ｐ303 では、データＱ6 ，Ｐ7 とキャリーＣ303
とを加算した和Ｓ1 7を出力し、キャリーをＣ102 として
出力する。
【００２８】なお、加算器を構成する図２に示す２入力
加算器Ｖの構成は、図３における１ビット加算器Ｐ300
のエクスクルーシブノア回路を、エクスクルーシブオア
回路に変更することで実現できる。また、図４はこの発
明の第１の実施例における加算器１０３，１０４を構成
する図２に示す２入力加算器IV，Ｖの第２の例の回路図
を示している。
加算器Ｖの構成は、図３における１ビット加算器Ｐ300
のエクスクルーシブノア回路を、エクスクルーシブオア
回路に変更することで実現できる。また、図４はこの発
明の第１の実施例における加算器１０３，１０４を構成
する図２に示す２入力加算器IV，Ｖの第２の例の回路図
を示している。
【００２９】１ビット加算器Ｐ401 内では、データ
Ｑ3 ，Ｐ4 の和に対し１を加算した和としてＳ1 4を、キ
ャリーとしてＣ401 を、データＱ3 ，Ｐ4 の和に対し０
を加算した和としてＳ0 4を、キャリーとしてＣ411 を求
めている。また、１ビット加算器Ｐ402 内では、データ
Ｑ4 ，Ｐ5 の和に対しキャリーＣ401 を加算した和とし
てＳ1 5を、キャリーとしてＣ402 を求め、同時にデータ
Ｑ4 ，Ｐ5 の和に対しキャリーＣ411 を加算した和とし
てＳ0 5を、キャリーとしてＣ412 を求める。以下同様に
して、１ビット加算器Ｐ403 内では、データＱ5 ，Ｐ6
の和に対しキャリーＣ402 を加算した和としてＳ1 6を、
キャリーとしてＣ403 を求め、同時にデータＱ5 ，Ｐ6
の和に対しキャリーＣ412 を加算した和としてＳ0 6を、
キャリーとしてＣ413 を求める。１ビット加算器Ｐ404
内では、データＱ6 ，Ｐ7 の和に対しキャリーＣ403 を
加算した和としてＳ1 7を、キャリーとしてＣ102 を求
め、同時にデータＱ6 ，Ｐ7 の和に対しキャリーＣ413
を加算した和としてＳ0 7を、キャリーとしてＣ103 を求
める。
Ｑ3 ，Ｐ4 の和に対し１を加算した和としてＳ1 4を、キ
ャリーとしてＣ401 を、データＱ3 ，Ｐ4 の和に対し０
を加算した和としてＳ0 4を、キャリーとしてＣ411 を求
めている。また、１ビット加算器Ｐ402 内では、データ
Ｑ4 ，Ｐ5 の和に対しキャリーＣ401 を加算した和とし
てＳ1 5を、キャリーとしてＣ402 を求め、同時にデータ
Ｑ4 ，Ｐ5 の和に対しキャリーＣ411 を加算した和とし
てＳ0 5を、キャリーとしてＣ412 を求める。以下同様に
して、１ビット加算器Ｐ403 内では、データＱ5 ，Ｐ6
の和に対しキャリーＣ402 を加算した和としてＳ1 6を、
キャリーとしてＣ403 を求め、同時にデータＱ5 ，Ｐ6
の和に対しキャリーＣ412 を加算した和としてＳ0 6を、
キャリーとしてＣ413 を求める。１ビット加算器Ｐ404
内では、データＱ6 ，Ｐ7 の和に対しキャリーＣ403 を
加算した和としてＳ1 7を、キャリーとしてＣ102 を求
め、同時にデータＱ6 ，Ｐ7 の和に対しキャリーＣ413
を加算した和としてＳ0 7を、キャリーとしてＣ103 を求
める。
【００３０】加算器１０３，１０４を図４に示したよう
に一体的に構成することにより、トランジスタ数の削減
を図ることができる。また、図５はこの発明の第１の実
施例におけるキャリー生成回路１３０〜１３５の論理回
路図を示している。図５において、キャリー生成回路１
３０を例にすると、制御論理としては、下記の表２で示
すことができる。
に一体的に構成することにより、トランジスタ数の削減
を図ることができる。また、図５はこの発明の第１の実
施例におけるキャリー生成回路１３０〜１３５の論理回
路図を示している。図５において、キャリー生成回路１
３０を例にすると、制御論理としては、下記の表２で示
すことができる。
【００３１】
【表２】
【００３２】表２において、Ｃ102 ＝０，Ｃ103 ＝０の
場合はありえない。そこで、図５において、信号６０１
としてキャリーＣ103 を入力し、信号６０２，６０３と
してキャリーＣ102 ，Ｃ100 を入力することにより、キ
ャリーＣ108 が信号６０４として得られる。この実施例
における演算時間を考えると、従来の丸め機能付加算器
では加算を２回行わないと結果が得られないのに対し、
１回の加算演算により解を得ることができ、約２倍も高
速な演算が可能となる。トランジスタ数を考えると、従
来例よりキャリー生成回路１３０〜１３５の数を２倍に
し、区分加算器Ｐ2 における加算器１０２とデータセレ
クタ１１１および丸め判定回路１４０を追加するだけで
よく、素子数の増加も少ない。また、論理回路は繰り返
しの多い回路のためレイアウト設計も容易である。
場合はありえない。そこで、図５において、信号６０１
としてキャリーＣ103 を入力し、信号６０２，６０３と
してキャリーＣ102 ，Ｃ100 を入力することにより、キ
ャリーＣ108 が信号６０４として得られる。この実施例
における演算時間を考えると、従来の丸め機能付加算器
では加算を２回行わないと結果が得られないのに対し、
１回の加算演算により解を得ることができ、約２倍も高
速な演算が可能となる。トランジスタ数を考えると、従
来例よりキャリー生成回路１３０〜１３５の数を２倍に
し、区分加算器Ｐ2 における加算器１０２とデータセレ
クタ１１１および丸め判定回路１４０を追加するだけで
よく、素子数の増加も少ない。また、論理回路は繰り返
しの多い回路のためレイアウト設計も容易である。
【００３３】なお、ＩＥＥＥの丸め方式についても以下
のように本加算器でサポートできる。従来例えば２４ビ
ットデータの加算を行い、その後丸め処理を行う場合を
考えると、加算後のデータとして、図６（ａ）に示す２
７ビットデータを得る。ここで、２６ビット目はＭＳ
Ｂ、０ビット目はそれ以下のビットのＯＲをとったもの
（ステッキビットＳという）である。１ビット目は丸め
ビットＲ、２ビット目はガードビットＧ、３ビット目は
ＬＳＢとよぶ。
のように本加算器でサポートできる。従来例えば２４ビ
ットデータの加算を行い、その後丸め処理を行う場合を
考えると、加算後のデータとして、図６（ａ）に示す２
７ビットデータを得る。ここで、２６ビット目はＭＳ
Ｂ、０ビット目はそれ以下のビットのＯＲをとったもの
（ステッキビットＳという）である。１ビット目は丸め
ビットＲ、２ビット目はガードビットＧ、３ビット目は
ＬＳＢとよぶ。
【００３４】もし、ＭＳＢが０の場合、２５ビット目か
ら２ビット目（ガードビットＧ）までを出力し、その丸
め方式は最近接丸めの場合、ステッキビットＳが１の時
丸めビットＲに１を加算し出力し、ステッキビットＳが
０および丸めビットＲが１の時はガードビットＧが１の
場合にのみ丸めビットＲに１を加算する。ＭＳＢが１の
場合は、ＬＳＢをガードビットＧ、ガードビットＧを丸
めビットＲ、丸めビットＲとステッキビットＳのＯＲを
ステッキビットＳとして取り扱うことにより、ＭＳＢが
０の場合と同様に、丸め方式を取り扱え、２６ビット目
から３ビット目までを出力とする。
ら２ビット目（ガードビットＧ）までを出力し、その丸
め方式は最近接丸めの場合、ステッキビットＳが１の時
丸めビットＲに１を加算し出力し、ステッキビットＳが
０および丸めビットＲが１の時はガードビットＧが１の
場合にのみ丸めビットＲに１を加算する。ＭＳＢが１の
場合は、ＬＳＢをガードビットＧ、ガードビットＧを丸
めビットＲ、丸めビットＲとステッキビットＳのＯＲを
ステッキビットＳとして取り扱うことにより、ＭＳＢが
０の場合と同様に、丸め方式を取り扱え、２６ビット目
から３ビット目までを出力とする。
【００３５】ここで、この発明によりＩＥＥＥの丸め方
式をサポートする場合を説明する。図６（ｂ）に区分加
算器Ｐ1 の詳細図を示す。ここでは、加算器１１００に
より、入力Ｂ3 〜Ｂ1 ，Ａ3 〜Ａ1 を加算し、図６
（ａ）のＬＳＢ，ガードビットＧ，丸めビットＲに対応
する３ビットを求める。また、Ａ1 ，Ｂ1 より下位ビッ
トの論理和を求めステッキビットＳとし、前記加算器１
１００からの３ビット出力とともに丸め位置制御器１１
０４，１１０５に入力する。丸め位置制御器１１０４
は、ＭＳＢが１の場合の丸め位置を検出し、丸め位置制
御器１１０５はＭＳＢが０の場合の丸め位置を検出し、
この丸め位置に対応するデータをそれぞれ３ビットを含
む出力とともに加算器１１０１，１１０２に入力し、そ
れぞれからキャリーＣ1 ，Ｃ2 を得る。上位ビットの構
成は図１と同様でよく、キャリーＣ1 を図１のＣ100 に
キャリーＣ2 を図１のＣ101 に入力することにより、最
近接丸め処理を行うことが可能となる。
式をサポートする場合を説明する。図６（ｂ）に区分加
算器Ｐ1 の詳細図を示す。ここでは、加算器１１００に
より、入力Ｂ3 〜Ｂ1 ，Ａ3 〜Ａ1 を加算し、図６
（ａ）のＬＳＢ，ガードビットＧ，丸めビットＲに対応
する３ビットを求める。また、Ａ1 ，Ｂ1 より下位ビッ
トの論理和を求めステッキビットＳとし、前記加算器１
１００からの３ビット出力とともに丸め位置制御器１１
０４，１１０５に入力する。丸め位置制御器１１０４
は、ＭＳＢが１の場合の丸め位置を検出し、丸め位置制
御器１１０５はＭＳＢが０の場合の丸め位置を検出し、
この丸め位置に対応するデータをそれぞれ３ビットを含
む出力とともに加算器１１０１，１１０２に入力し、そ
れぞれからキャリーＣ1 ，Ｃ2 を得る。上位ビットの構
成は図１と同様でよく、キャリーＣ1 を図１のＣ100 に
キャリーＣ2 を図１のＣ101 に入力することにより、最
近接丸め処理を行うことが可能となる。
【００３６】なお、図６（ｂ）のＣ0 は、入力ＡとＢの
加算によるキャリーのため、次段の区分加算器の入力
（図２のＱ3 ）として用いることにより、この発明は構
成できる。また、丸め位置として２種類の加算のものを
説明したが、つぎに３種類ある場合について説明する。
加算によるキャリーのため、次段の区分加算器の入力
（図２のＱ3 ）として用いることにより、この発明は構
成できる。また、丸め位置として２種類の加算のものを
説明したが、つぎに３種類ある場合について説明する。
【００３７】例えば、加算後のデータの上位出力ビット
Ｓ25，Ｓ24と下位丸め位置Ａ3 ，Ａ 2 ，Ａ0 をつぎの表
３のように仮定する。（これは、通常の丸め加算の他
に、除算等での繰り返し演算における丸め位置の移動に
対応する。）
Ｓ25，Ｓ24と下位丸め位置Ａ3 ，Ａ 2 ，Ａ0 をつぎの表
３のように仮定する。（これは、通常の丸め加算の他
に、除算等での繰り返し演算における丸め位置の移動に
対応する。）
【００３８】
【表３】
【００３９】図７に３種類の丸め位置（ｋ＝３）に対応
した丸め機能付加算器の実施例を示す。ここで、加算器
１０１，１０２，１８０はそれぞれＡ2 ，Ａ1 ，Ａ0 の
位置に１を余分に加算する加算器を示し、１８１は３入
力のデータセレクタを示し、１３０，１３１，１３２，
１３３，１３４，１３５，１８２，１８３，１８４は区
分キャリー生成回路を示す。
した丸め機能付加算器の実施例を示す。ここで、加算器
１０１，１０２，１８０はそれぞれＡ2 ，Ａ1 ，Ａ0 の
位置に１を余分に加算する加算器を示し、１８１は３入
力のデータセレクタを示し、１３０，１３１，１３２，
１３３，１３４，１３５，１８２，１８３，１８４は区
分キャリー生成回路を示す。
【００４０】丸め判定回路１４０の制御論理は下記の表
４に従うことにより実現できる。
４に従うことにより実現できる。
【００４１】
【表４】
【００４２】上表でＡ2 ，Ａ1 ，Ａ0 はそれぞれの位置
に丸めのため１を加算することを示し、例えばＡ2 が１
の場合、セレクタではＣ100 ，Ｃ108 ，Ｃ110 ，Ｃ112
をセレクトし、データセレクタ１８１では加算器１０１
の出力を選択する。第２の実施例 図８はこの発明の第２の実施例の乗算器の回路図を示し
ている。図８において、７３０，７２０は入力データを
示し、７０４はブースデコーダ、７０５はアレイ加算
器、７４０は丸め機能付加算器、７０９はシフタを示
す。７０７Ａ，７０７Ｂはアレイ加算器７０５の和出力
およびキャリー出力、７０８は丸め機能付加算器の出
力、７１０は丸め判定回路７４１の出力、７１１はシフ
タ７０９から得られる解出力、７１２はブースデコーダ
７０４の出力である。７０３はアンド回路、７０１，７
０２はアンド回路７０３の入力となる入力データ７２
０，７３０の最上位のビットである。
に丸めのため１を加算することを示し、例えばＡ2 が１
の場合、セレクタではＣ100 ，Ｃ108 ，Ｃ110 ，Ｃ112
をセレクトし、データセレクタ１８１では加算器１０１
の出力を選択する。第２の実施例 図８はこの発明の第２の実施例の乗算器の回路図を示し
ている。図８において、７３０，７２０は入力データを
示し、７０４はブースデコーダ、７０５はアレイ加算
器、７４０は丸め機能付加算器、７０９はシフタを示
す。７０７Ａ，７０７Ｂはアレイ加算器７０５の和出力
およびキャリー出力、７０８は丸め機能付加算器の出
力、７１０は丸め判定回路７４１の出力、７１１はシフ
タ７０９から得られる解出力、７１２はブースデコーダ
７０４の出力である。７０３はアンド回路、７０１，７
０２はアンド回路７０３の入力となる入力データ７２
０，７３０の最上位のビットである。
【００４３】ここで、入力データ７３０はブースデコー
ダ７０４によりデコードされる。そして、ブースデコー
ダ７０４の出力は、アレイ加算器７０５内でデータ７２
０とともに部分積が求められ、さらに加算される。ま
た、アレイ加算器７０５からのキャリー出力７０７Ｂお
よび和出力７０７Ａは丸め機能付加算器７４０で加算さ
れ、さらに正規化のための前処理として丸め演算が行わ
れ、シフタ７０９で正規化（桁合わせ）され、シフタ７
０９から入力データ７２０，７３０の積である解出力７
１１が得られる。
ダ７０４によりデコードされる。そして、ブースデコー
ダ７０４の出力は、アレイ加算器７０５内でデータ７２
０とともに部分積が求められ、さらに加算される。ま
た、アレイ加算器７０５からのキャリー出力７０７Ｂお
よび和出力７０７Ａは丸め機能付加算器７４０で加算さ
れ、さらに正規化のための前処理として丸め演算が行わ
れ、シフタ７０９で正規化（桁合わせ）され、シフタ７
０９から入力データ７２０，７３０の積である解出力７
１１が得られる。
【００４４】ここで、丸め機能付加算器７４０への入力
において、０．＊＊＊＊×＊．＊＊＊＊＊の演算を考え
ると、通常最上位ビットへのキャリー伝搬は起こらない
が、乗算器の場合符号補正のため、つまり通常０×０の
乗算のキャリーまたは和出力はそれぞれオール１と最下
位ビットに１のみ立つものとの出力となり、それらを加
算することにより０出力を得ているため、最上位ビット
へのキャリーの伝搬が起こる。そこで、入力データの最
上位ビット７０１，７０２の論理回路７０３による論理
積７０６を図１の丸め判定回路１４０に相当する丸め判
定回路７４１に入力して丸め位置を制御する。制御論理
としては、表５に従う。
において、０．＊＊＊＊×＊．＊＊＊＊＊の演算を考え
ると、通常最上位ビットへのキャリー伝搬は起こらない
が、乗算器の場合符号補正のため、つまり通常０×０の
乗算のキャリーまたは和出力はそれぞれオール１と最下
位ビットに１のみ立つものとの出力となり、それらを加
算することにより０出力を得ているため、最上位ビット
へのキャリーの伝搬が起こる。そこで、入力データの最
上位ビット７０１，７０２の論理回路７０３による論理
積７０６を図１の丸め判定回路１４０に相当する丸め判
定回路７４１に入力して丸め位置を制御する。制御論理
としては、表５に従う。
【００４５】
【表５】
【００４６】図９に表５を実現するための丸め判定回路
７４１の論理回路図を示す。図９において、信号５０
４，５０５には、キャリーＣ112 ，Ｃ113 を、信号５０
１には和Ｓ1 25 を、信号５０２は和Ｓ0 25 を、信号５０
３には信号７０６を入力することにより実現できる。こ
の実施例においては、第１の実施例における丸め機能付
加算器を乗算器に使用することが可能となり、演算を高
速に行うことが可能となる。
７４１の論理回路図を示す。図９において、信号５０
４，５０５には、キャリーＣ112 ，Ｃ113 を、信号５０
１には和Ｓ1 25 を、信号５０２は和Ｓ0 25 を、信号５０
３には信号７０６を入力することにより実現できる。こ
の実施例においては、第１の実施例における丸め機能付
加算器を乗算器に使用することが可能となり、演算を高
速に行うことが可能となる。
【００４７】第３の実施例 図１０はこの発明の第３の実施例となる乗算器における
丸め機能付加算器の入力部（第１の実施例における区分
加算器Ｐ1 の回路図およびその周辺回路）の構成図を示
している。図１０において、８１０，８１１，８１３，
８１４，８１７，８１８，８１９，８２０は半加算器、
８１２，８１５，８１６は全加算器、Ｐ，Ｑはそれぞれ
半加算器および全加算器からの和出力とキャリー出力を
示し、Ｉ，II，III ，IV，Ｖは２入力加算器を示す。ま
た、８０１，８０２は乗算器への第１および第２の入力
データの最上位ビット，Ａ，Ｂはそれぞれ乗算器からの
第１の部分積およびキャリー群である第２の部分積出力
を示す。
丸め機能付加算器の入力部（第１の実施例における区分
加算器Ｐ1 の回路図およびその周辺回路）の構成図を示
している。図１０において、８１０，８１１，８１３，
８１４，８１７，８１８，８１９，８２０は半加算器、
８１２，８１５，８１６は全加算器、Ｐ，Ｑはそれぞれ
半加算器および全加算器からの和出力とキャリー出力を
示し、Ｉ，II，III ，IV，Ｖは２入力加算器を示す。ま
た、８０１，８０２は乗算器への第１および第２の入力
データの最上位ビット，Ａ，Ｂはそれぞれ乗算器からの
第１の部分積およびキャリー群である第２の部分積出力
を示す。
【００４８】ここで、第３の実施例の乗算器の動作につ
いてのべる。第１および第２の入力として１．＊＊＊＊
…＊＊または０．＊＊＊＊…＊を考えると、乗算出力と
しては、１＊．＊＊＊…＊＊，０１．＊＊＊…＊＊，０
０．＊＊＊…＊＊の３種類となり前記第１および第２の
実施例における丸め機能付加算器を用いると、丸めモー
ドｋを３種サポートするため、初段の加算器や、キャリ
ー生成回路等が３つ必要となる。
いてのべる。第１および第２の入力として１．＊＊＊＊
…＊＊または０．＊＊＊＊…＊を考えると、乗算出力と
しては、１＊．＊＊＊…＊＊，０１．＊＊＊…＊＊，０
０．＊＊＊…＊＊の３種類となり前記第１および第２の
実施例における丸め機能付加算器を用いると、丸めモー
ドｋを３種サポートするため、初段の加算器や、キャリ
ー生成回路等が３つ必要となる。
【００４９】そこで、図１０に示すように、第１および
第２の乗算器の入力データの最上位ビット８０１，８０
２を丸め位置制御回路８０３に入力し、その出力８０
４，８０５を全加算器８１２，８１６にそれぞれ入力す
る。このような構成により、入力データ（部分積入力）
Ａ-2〜Ａ5 ，Ｂ-2〜Ｂ5 に対し、２入力加算器IIによっ
て、Ａ0 ビット目もしくはＡ2 ビット目に丸めビットを
加算でき、２入力加算器III によってＡ1 ビット目に丸
めビットを加算できる。つまり、最上位ビットと丸め位
置との関係は表６に示されるようになる（表中＊は０，
１どちらかを示し、１が立つ所に丸め用に“１”の追加
加算を行ったことを示す）。
第２の乗算器の入力データの最上位ビット８０１，８０
２を丸め位置制御回路８０３に入力し、その出力８０
４，８０５を全加算器８１２，８１６にそれぞれ入力す
る。このような構成により、入力データ（部分積入力）
Ａ-2〜Ａ5 ，Ｂ-2〜Ｂ5 に対し、２入力加算器IIによっ
て、Ａ0 ビット目もしくはＡ2 ビット目に丸めビットを
加算でき、２入力加算器III によってＡ1 ビット目に丸
めビットを加算できる。つまり、最上位ビットと丸め位
置との関係は表６に示されるようになる（表中＊は０，
１どちらかを示し、１が立つ所に丸め用に“１”の追加
加算を行ったことを示す）。
【００５０】
【表６】
【００５１】このため、丸め位置制御回路８０３によ
り、入力８０１，８０２の論理積をとることにより、丸
めモードは（Ａ2 ，Ａ1 ）および（Ａ1 ，Ａ0 ）の２組
のうちどちらであるかがわかるため、丸め機能付加算器
も２種の丸めのみの選択出力構成で実現でき、回路の縮
少が図れる。また、演算時間については入力８０１，８
０２は初期に決まっており、部分積出力等に時間がかか
るため、この発明による遅延時間の増加はない。
り、入力８０１，８０２の論理積をとることにより、丸
めモードは（Ａ2 ，Ａ1 ）および（Ａ1 ，Ａ0 ）の２組
のうちどちらであるかがわかるため、丸め機能付加算器
も２種の丸めのみの選択出力構成で実現でき、回路の縮
少が図れる。また、演算時間については入力８０１，８
０２は初期に決まっており、部分積出力等に時間がかか
るため、この発明による遅延時間の増加はない。
【００５２】なお、第１，第２および第３の実施例にお
いて、各種ゲートは、ＣＭＯＳトランジスタ構成でも、
ＴＴＬ構成でも、どのような論理ゲート構成でもよい。
また、第１の実施例において、キャリー生成回路１３０
〜１３５は正論理入力正論理出力で記述したが、正論理
入力負論理出力または負論理入力正論理出力でもかまわ
ない。
いて、各種ゲートは、ＣＭＯＳトランジスタ構成でも、
ＴＴＬ構成でも、どのような論理ゲート構成でもよい。
また、第１の実施例において、キャリー生成回路１３０
〜１３５は正論理入力正論理出力で記述したが、正論理
入力負論理出力または負論理入力正論理出力でもかまわ
ない。
【００５３】また、部分積の加算には、アレイ加算器を
用いて説明したが、繰り返し加算によって第１および第
２の部分積を求めてもよい。
用いて説明したが、繰り返し加算によって第１および第
２の部分積を求めてもよい。
【００５４】
【発明の効果】請求項１記載の丸め機能付加算器によれ
ば、丸め判定回路と区分キャリー生成回路を追加し、各
区分加算器の区分キャリー生成回路の出力を順次伝搬さ
せて丸め判定回路へ導き、丸め判定回路の出力によって
区分キャリー出力の選択および区分和出力の選択を行う
ので、一つの加算器で第１および第２の入力データの加
算を行うとともに丸め演算を行うことができ、第１およ
び第２の入力データの加算演算および丸め演算を高速に
実行する行うことができる。しかも、各区分加算器にも
う一つ別の区分キャリー生成回路を追加し、全体的には
数ビットの加算器とデータセレクタと丸め判定回路の追
加だけでよく、その構成も各区分加算器で同一構成であ
るので、トランジスタ数の増加が少なく、またレイアウ
トが容易である。
ば、丸め判定回路と区分キャリー生成回路を追加し、各
区分加算器の区分キャリー生成回路の出力を順次伝搬さ
せて丸め判定回路へ導き、丸め判定回路の出力によって
区分キャリー出力の選択および区分和出力の選択を行う
ので、一つの加算器で第１および第２の入力データの加
算を行うとともに丸め演算を行うことができ、第１およ
び第２の入力データの加算演算および丸め演算を高速に
実行する行うことができる。しかも、各区分加算器にも
う一つ別の区分キャリー生成回路を追加し、全体的には
数ビットの加算器とデータセレクタと丸め判定回路の追
加だけでよく、その構成も各区分加算器で同一構成であ
るので、トランジスタ数の増加が少なく、またレイアウ
トが容易である。
【００５５】請求項２記載の乗算器によれば、請求項１
と同様の丸め演算機能付加算器を用いることにより、加
算演算および丸め演算を要する乗算を高速に実行するこ
とが可能である。請求項３記載の乗算器によれば、丸め
判定回路に直下位の区分加算器のｍ個の区分キャリー出
力、第１および第２の加算器の上位出力に加えて第１お
よび第２の入力データの最上位ビットの論理積を入力す
ることにより、丸め位置を判定のための構成が簡単化さ
れる。 請求項４記載の乗算器によれば、丸め制御回路を
設けて、丸めモードを切り替えるので、丸め位置選択の
ための構成を簡単化することが可能となる。
と同様の丸め演算機能付加算器を用いることにより、加
算演算および丸め演算を要する乗算を高速に実行するこ
とが可能である。請求項３記載の乗算器によれば、丸め
判定回路に直下位の区分加算器のｍ個の区分キャリー出
力、第１および第２の加算器の上位出力に加えて第１お
よび第２の入力データの最上位ビットの論理積を入力す
ることにより、丸め位置を判定のための構成が簡単化さ
れる。 請求項４記載の乗算器によれば、丸め制御回路を
設けて、丸めモードを切り替えるので、丸め位置選択の
ための構成を簡単化することが可能となる。
【図１】この発明の第１の実施例の丸め機能付加算器の
構成を示す回路図である。
構成を示す回路図である。
【図２】図１における区分加算器およびその周辺回路の
詳細な構成を示す回路図である。
詳細な構成を示す回路図である。
【図３】図２における２入力加算器の第１の例の回路図
である。
である。
【図４】図２における２入力加算器の第２の例の回路図
である。
である。
【図５】キャリー生成回路の論理回路図である。
【図６】（ａ）はＩＥＥＥの丸め方式に対応したデータ
の形式を示す概略図、（ｂ）はＩＥＥＥの丸め方式をサ
ポートする場合の区分加算器の詳細な回路図である。
の形式を示す概略図、（ｂ）はＩＥＥＥの丸め方式をサ
ポートする場合の区分加算器の詳細な回路図である。
【図７】３種類の丸め位置（ｋ＝３）に対応した丸め機
能付加算器の実施例を示す回路である。
能付加算器の実施例を示す回路である。
【図８】この発明の第２の実施例の乗算器の構成を示す
回路図である。
回路図である。
【図９】図８の回路における丸め判定回路の構成を示す
回路図である。
回路図である。
【図１０】第３の実施例の乗算器の丸め加算器の構成を
示す回路図である。
示す回路図である。
【図１１】丸め機能付加算器の従来例を示す回路図であ
る。
る。
【図１２】図１１の加算器の具体構成を示す回路図であ
る。
る。
１０１〜１１０ 加算器 １１１〜１１５ データセレクタ １２０〜１２３ セレクタ １３０〜１３５ 区分キャリー生成回路 １４０ 丸め判定回路 ７０４ ブースデコーダ ７０５ アレイ加算器 Ｐ1 〜Ｐ5 区分加算器 Ａ24〜Ａ0 入力データ Ｂ24〜Ｂ0 入力データ
Claims (4)
- 【請求項１】 加数および被加数をそれぞれ複数の区分
に分割した区分加数および区分被加数を各々加算する複
数の区分加算器を備え、 前記複数の区分加算器の最下位および最上位を除く整数
ｎ位の区分加算器を、前記区分加数および区分被加数を
キャリー入力を０として加算する第１の加算器と、前記
区分加数および区分被加数をキャリー入力を１として加
算する第２の加算器と、前記第１および第２の加算器の
いずれか一方の出力を区分和として選択出力するデータ
セレクタと、２以上の整数ｍ個の区分キャリー生成回路
と、ｍ入力１出力のセレクタとで構成し、ｎ−１位の区
分加算器のｍ個の区分キャリー出力を前記ｍ個の区分キ
ャリー生成回路の各々と前記ｍ入力１出力のセレクタと
に入力し、前記ｍ入力１出力のセレクタの出力を前記デ
ータセレクタの選択信号とし、前記第１および第２の加
算器のキャリー出力を前記ｍ個の区分キャリー生成回路
のすべてに入力し、前記ｍ個の区分キャリー生成回路の
各々の出力を前記ｎ位の区分加算器の区分キャリー出力
とし、 最下位の区分加算器を、前記区分加数および区分被加数
を加算するとともにｋ種類の丸め（ｋ≧ｍ）に対応する
ビットに１をそれぞれさらに加算するｍ個の加算器と、
前記ｍ個の加算器の和出力のいずれか一つを区分和出力
として選択出力するデータセレクタとで構成し、前記ｍ
個の加算器のキャリー出力を直上位の区分加算器へのｍ
個の区分キャリー入力とし、 最上位の区分加算器を、前記区分加数および区分被加数
をキャリー入力を０として加算する第１の加算器と、前
記区分加数および区分被加数とをキャリー入力を１とし
て加算する第２の加算器と、前記第１および第２の加算
器のいずれか一方の出力を区分和として選択出力するデ
ータセレクタと、ｍ入力１出力のセレクタと、直下位の
区分加算器のｍ個の区分キャリー出力と前記第１および
第２の加算器の上位出力とを入力として丸め位置を判定
する丸め判定回路とで構成し、直下位の区分加算器のｍ
個の区分キャリー出力を前記セレクタに入力し、前記セ
レクタの出力を前記データセレクタの選択信号とし、前
記丸め判定回路の出力を最下位以外のすべての区分加算
器のすべてのセレクタに対して選択信号として与えると
ともに前記最下位の区分加算器のデータセレクタに対し
て選択信号として与え、前記複数の区分加算器の区分和
の合成値を解出力とした丸め機能付加算器。 - 【請求項２】 第１の入力データおよび第２の入力デー
タより複数個の部分積を発生し、前記複数個の部分積を
加算し、その加算結果である第１の部分積およびキャリ
ー群である第２の部分積をもとにして前記第１および第
２の入力データの積を生成する乗算器であって、 前記第１および第２の部分積をそれぞれ加数および被加
数とし、前記加数および被加数をそれぞれ複数の区分に
分割した区分加数および区分被加数を各々加算する複数
の区分加算器を備え、 前記複数の区分加算器の最下位および最上位を除く整数
ｎ位の区分加算器を、前記区分加数および区分被加数を
キャリー入力を０として加算する第１の加算器と、前記
区分加数および区分被加数をキャリー入力を１として加
算する第２の加算器と、前記第１および第２の加算器の
いずれか一方の出力を区分和として選択出力するデータ
セレクタと、２以上の整数ｍ個の区分キャリー生成回路
と、ｍ入力１出力のセレクタとで構成し、ｎ−１位の区
分加算器のｍ個の区分キャリー出力を前記ｍ個の区分キ
ャリー生成回路の各々と前記ｍ入力１出力のセレクタと
に入力し、前記ｍ入力１出力のセレクタの出力を前記デ
ータセレクタの選択信号とし、前記第１および第２の加
算器のキャリー出力を前記ｍ個の区分キャリー生成回路
のすべてに入力し、前記ｍ個の区分キャリー生成回路の
各々の出力を前記ｎ位の区分加算器の区分キャリー出力
とし、 最下位の区分加算器を、前記区分加数および区分被加数
を加算するとともにｋ種類の丸め（ｋ≧ｍ）に対応する
ビットに１をそれぞれさらに加算するｍ個の加算器と、
前記ｍ個の加算器の和出力のいずれか一つを区分和出力
として選択出力するデータセレクタとで構成し、前記ｍ
個の加算器のキャリー出力を直上位の区分加算器へのｍ
個の区分キャリー入力とし、 最上位の区分加算器を、前記区分加数および区分被加数
をキャリー入力を０として加算する第１の加算器と、前
記区分加数および区分被加数とをキャリー入力を１とし
て加算する第２の加算器と、前記第１および第２の加算
器のいずれか一方の出力を区分和として選択出力するデ
ータセレクタと、ｍ入力１出力のセレクタと、直下位の
区分加算器のｍ個の区分キャリー出力と前記第１および
第２の加算器の上位出力とを入力して丸め位置を判定す
る丸め判定回路とで構成し、直下位の区分加算器のｍ個
の区分キャリー出力を前記セレクタに入力し、前記セレ
クタの出力を前記データセレクタの選択信号とし、前記
丸め判定回路の出力を最下位以外のすべての区分加算器
のすべてのセレクタに対して選択信号として与えるとと
もに前記最下位の区分加算器のデータセレクタに対して
選択信号として与え、前記複数の区分加算器の区分和の
合成値を積出力とした乗算器。 - 【請求項３】 前記丸め判定回路に前記直下位の区分加
算器のｍ個の区分キャリー出力、前記第１および第２の
加算器の上位出力に加えて前記第１および第２の入力デ
ータの最上位ビットの論理積を入力して丸め位置を判定
することを特徴とした請求項２記載の乗算器。 - 【請求項４】 第１の入力データおよび第２の入力デー
タの最上位ビットを入力とする丸め制御回路を設け、こ
の丸め制御回路の出力により丸めモードを切り替えるよ
うにした請求項２または請求項３記載の乗算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3056890A JP2518973B2 (ja) | 1990-03-22 | 1991-03-20 | 丸め機能付加算器およびこれを用いた乗算器 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7417790 | 1990-03-22 | ||
| JP2-74177 | 1990-03-22 | ||
| JP3056890A JP2518973B2 (ja) | 1990-03-22 | 1991-03-20 | 丸め機能付加算器およびこれを用いた乗算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04211824A JPH04211824A (ja) | 1992-08-03 |
| JP2518973B2 true JP2518973B2 (ja) | 1996-07-31 |
Family
ID=26397887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3056890A Expired - Fee Related JP2518973B2 (ja) | 1990-03-22 | 1991-03-20 | 丸め機能付加算器およびこれを用いた乗算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2518973B2 (ja) |
-
1991
- 1991-03-20 JP JP3056890A patent/JP2518973B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04211824A (ja) | 1992-08-03 |
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