JPH076023A - 浮動小数点加算器のための仮数加算システム - Google Patents
浮動小数点加算器のための仮数加算システムInfo
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- JPH076023A JPH076023A JP6026047A JP2604794A JPH076023A JP H076023 A JPH076023 A JP H076023A JP 6026047 A JP6026047 A JP 6026047A JP 2604794 A JP2604794 A JP 2604794A JP H076023 A JPH076023 A JP H076023A
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Abstract
(57)【要約】
【目的】 非常に少ないハードウェアの追加で仮数加算
器の結果の高速度の正規化を可能にする。 【構成】 仮数加算システム（２）は仮数加算器（６）
とフラグ発生器を具備する。第１デコーダ（４６）はイ
ンアクティブ状態の最上位フラグを表す第１制御信号を
提供する。第１シフタ（４０）が第１制御信号に応じて
加算結果のビットグループをシフトし、最上位フラグに
対応するサブグループのビットを最上位グループとす
る。第２検出器（４８）がシフト結果の最上位サブグル
ープの非ゼロ最上位ビットを表す第２制御信号を提供す
る。第２シフタ（４２）が第２制御信号に応じてシフト
結果の複数のビットをシフトし最上位非ゼロビットを最
上位ビットとする。第２シフタの出力（８）は正規化さ
れた加算結果を表す。シフト情報（Ｎ）は第１および第
２制御信号から論理手段（５２，５４）によって発生さ
れる。
器の結果の高速度の正規化を可能にする。 【構成】 仮数加算システム（２）は仮数加算器（６）
とフラグ発生器を具備する。第１デコーダ（４６）はイ
ンアクティブ状態の最上位フラグを表す第１制御信号を
提供する。第１シフタ（４０）が第１制御信号に応じて
加算結果のビットグループをシフトし、最上位フラグに
対応するサブグループのビットを最上位グループとす
る。第２検出器（４８）がシフト結果の最上位サブグル
ープの非ゼロ最上位ビットを表す第２制御信号を提供す
る。第２シフタ（４２）が第２制御信号に応じてシフト
結果の複数のビットをシフトし最上位非ゼロビットを最
上位ビットとする。第２シフタの出力（８）は正規化さ
れた加算結果を表す。シフト情報（Ｎ）は第１および第
２制御信号から論理手段（５２，５４）によって発生さ
れる。
Description
【０００１】
【産業上の利用分野】この発明は浮動小数点加算器に関
し、かつより特定的には浮動小数点加算器の仮数加算シ
ステムに関する。
し、かつより特定的には浮動小数点加算器の仮数加算シ
ステムに関する。
【０００２】
【従来の技術】浮動小数点数は仮数（ｍａｎｔｉｓｓ
ａ）部および指数（ｅｘｐｏｎｅｎｔ）部を備えかつ通
常３２ビット（「単一精度」）または６４ビット（「倍
精度」）の大きさである。浮動小数点数のフォーマット
は実施されている標準にしたがっている。例えば、広く
実施されているＩＥＥＥ標準は１．ｆｆｆＸ２ｅのフォ
ーマットを有し、この場合１．ｆｆｆは正規化された仮
数でありかつｅは指数である。
ａ）部および指数（ｅｘｐｏｎｅｎｔ）部を備えかつ通
常３２ビット（「単一精度」）または６４ビット（「倍
精度」）の大きさである。浮動小数点数のフォーマット
は実施されている標準にしたがっている。例えば、広く
実施されているＩＥＥＥ標準は１．ｆｆｆＸ２ｅのフォ
ーマットを有し、この場合１．ｆｆｆは正規化された仮
数でありかつｅは指数である。
【０００３】２つの浮動小数点数に対する浮動小数点加
算演算または操作（これは前記浮動小数点数（単数また
は複数）の符号に応じて減算操作にもなり得る）は一般
に次のステップを有する。 １）２つの指数の間の差を計算する。 ２）より小さなオペランドの仮数を前記指数の差の絶対
値だけ右にシフトする。 ３）前記２つの仮数を加算する。 ４）前記加算結果を正規化する− ａ）前記仮数の加算結果（前記ステップ３の結果）の先
行する（ｌｅａｄｉｎｇ）“１”のビットを見つける。 ｂ）前記仮数の加算結果を左にシフトして前記先行する
“１”ビットが前記結果の最上位ビット（ＭＳＢ）とな
るまで全ての先行するゼロを捨てる（減算操作の場
合）。 ｃ）必要とされる左シフトの数を前記指数結果を更新す
るために２進値に符号化する。 ｄ）前記浮動小数点オペランドの結果を修正するために
前記指数値から前記２進値を減算する。 ５）結果の丸め−もし必要であれば、前記結果に１を加
算する。 ６）前記最終的な結果にしたがって例外フラグを計算す
る。
算演算または操作（これは前記浮動小数点数（単数また
は複数）の符号に応じて減算操作にもなり得る）は一般
に次のステップを有する。 １）２つの指数の間の差を計算する。 ２）より小さなオペランドの仮数を前記指数の差の絶対
値だけ右にシフトする。 ３）前記２つの仮数を加算する。 ４）前記加算結果を正規化する− ａ）前記仮数の加算結果（前記ステップ３の結果）の先
行する（ｌｅａｄｉｎｇ）“１”のビットを見つける。 ｂ）前記仮数の加算結果を左にシフトして前記先行する
“１”ビットが前記結果の最上位ビット（ＭＳＢ）とな
るまで全ての先行するゼロを捨てる（減算操作の場
合）。 ｃ）必要とされる左シフトの数を前記指数結果を更新す
るために２進値に符号化する。 ｄ）前記浮動小数点オペランドの結果を修正するために
前記指数値から前記２進値を減算する。 ５）結果の丸め−もし必要であれば、前記結果に１を加
算する。 ６）前記最終的な結果にしたがって例外フラグを計算す
る。
【０００４】
【発明が解決しようとする課題】このようなシーケンス
を加算器で実施する場合、該加算器の入力と出力との間
のクリティカルパス（ｃｒｉｔｉｃａｌ ｐａｔｈ）に
おける遅延が最小限に保たれることが重要である。一般
に、前記「先行する１を検出する」ステップは直列的に
行なわれる。「結果をシフトするステップ」と組合わさ
れたこの直列的な実行は前記クリティカルパスにおいて
かなりの時間を必要とし、これはいくつかの用途におい
ては受入れられないものとなり得る。
を加算器で実施する場合、該加算器の入力と出力との間
のクリティカルパス（ｃｒｉｔｉｃａｌ ｐａｔｈ）に
おける遅延が最小限に保たれることが重要である。一般
に、前記「先行する１を検出する」ステップは直列的に
行なわれる。「結果をシフトするステップ」と組合わさ
れたこの直列的な実行は前記クリティカルパスにおいて
かなりの時間を必要とし、これはいくつかの用途におい
ては受入れられないものとなり得る。
【０００５】したがって、仮数加算器の結果の高速度の
正規化を行なう改良された仮数加算システムを提供する
ことが必要である。
正規化を行なう改良された仮数加算システムを提供する
ことが必要である。
【０００６】
【課題を解決するための手段および作用】本発明によれ
ば、２つの仮数のための正規化された加算結果および該
正規化された加算結果を提供するのに必要なビットシフ
トの数を示す情報を提供するための仮数加算システムが
提供される。該システムは、
ば、２つの仮数のための正規化された加算結果および該
正規化された加算結果を提供するのに必要なビットシフ
トの数を示す情報を提供するための仮数加算システムが
提供される。該システムは、
【０００７】加算結果を提供するために２つの仮数を加
算するための仮数加算手段であって、前記加算結果は所
定の数のサブグループのビットに配列された複数のビッ
トを備えているもの、
算するための仮数加算手段であって、前記加算結果は所
定の数のサブグループのビットに配列された複数のビッ
トを備えているもの、
【０００８】各々のサブグループに対するフラグを発生
するためのフラグ発生手段であって、各々のフラグは前
記それぞれのサブグループにおける全てのビットがゼロ
である場合にアクティブ状態を有し、かつ前記それぞれ
のサブグループにおける少なくとも１つのビットがゼロ
でない場合にインアクティブ状態を有するもの、
するためのフラグ発生手段であって、各々のフラグは前
記それぞれのサブグループにおける全てのビットがゼロ
である場合にアクティブ状態を有し、かつ前記それぞれ
のサブグループにおける少なくとも１つのビットがゼロ
でない場合にインアクティブ状態を有するもの、
【０００９】前記仮数加算手段および前記フラグ発生手
段に結合された仮数正規化手段であって、該仮数正規化
手段は、
段に結合された仮数正規化手段であって、該仮数正規化
手段は、
【００１０】前記インアクティブ状態を有する最上位フ
ラグ（ｍｏｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｆｌａｇ）
を検出しかつ該検出された最上位フラグを表す第１の制
御信号を提供するための第１の検出手段、
ラグ（ｍｏｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｆｌａｇ）
を検出しかつ該検出された最上位フラグを表す第１の制
御信号を提供するための第１の検出手段、
【００１１】前記第１の制御信号に応答して前記加算結
果のビットのグループをシフトしそれによって前記検出
された最上位フラグに対応するビットのサブグループが
最上位グループとなるようにする第１のシフト手段であ
って、該第１のシフト手段は第１のシフトされた加算結
果を提供するもの、
果のビットのグループをシフトしそれによって前記検出
された最上位フラグに対応するビットのサブグループが
最上位グループとなるようにする第１のシフト手段であ
って、該第１のシフト手段は第１のシフトされた加算結
果を提供するもの、
【００１２】ゼロでない前記第１のシフトされた加算結
果の最上位サブグループの最上位ビットを検出しかつ該
検出された最上位ビットを表す第２の制御信号を提供す
るための第２の検出手段、
果の最上位サブグループの最上位ビットを検出しかつ該
検出された最上位ビットを表す第２の制御信号を提供す
るための第２の検出手段、
【００１３】前記第２の制御信号に応答して前記第１の
シフトされた加算結果の複数のビットをシフトしそれに
よって前記検出された最上位の非ゼロビットが最上位ビ
ットとなるようにする第２のシフト手段であって、該第
２のシフト手段は前記正規化された加算結果を表す第２
のシフトされた加算結果を提供するもの、そして
シフトされた加算結果の複数のビットをシフトしそれに
よって前記検出された最上位の非ゼロビットが最上位ビ
ットとなるようにする第２のシフト手段であって、該第
２のシフト手段は前記正規化された加算結果を表す第２
のシフトされた加算結果を提供するもの、そして
【００１４】前記第１および第２のシフト手段によって
行なわれるシフトの数に応じて前記シフト情報を提供す
るための論理手段、を備えていもの、を具備している。
行なわれるシフトの数に応じて前記シフト情報を提供す
るための論理手段、を備えていもの、を具備している。
【００１５】このような構成による利点は仮数を正規化
するために使用される制御が前記加算結果の発生と同時
に発生されることである。このことは浮動小数点加算器
のクリティカルパスにおける遅延が低減されることを保
証する。さらに、前記シフト情報に対する制御信号の符
号化は単純でありかつ高速である。
するために使用される制御が前記加算結果の発生と同時
に発生されることである。このことは浮動小数点加算器
のクリティカルパスにおける遅延が低減されることを保
証する。さらに、前記シフト情報に対する制御信号の符
号化は単純でありかつ高速である。
【００１６】
【実施例】本発明に係わる仮数加算システムを添付の図
面を参照して、実例のみによって説明する。
面を参照して、実例のみによって説明する。
【００１７】以後本発明はＩＥＥＥ倍精度フォーマット
を参照して説明される。しかしながら、本発明はこのフ
ォーマットに限定されるものではなくかつ本発明は、単
一精度のフォーマットのような、他の浮動小数点数のフ
ォーマットによっても実施できることが理解されるべき
である。
を参照して説明される。しかしながら、本発明はこのフ
ォーマットに限定されるものではなくかつ本発明は、単
一精度のフォーマットのような、他の浮動小数点数のフ
ォーマットによっても実施できることが理解されるべき
である。
【００１８】前記倍精度フォーマットは１つの符号ビッ
ト（１）、１１個の指数ビット（２：１２）および５２
の仮数（ｆｒａｃｔｉｏｎ）ビット（１３：６４）を有
する。
ト（１）、１１個の指数ビット（２：１２）および５２
の仮数（ｆｒａｃｔｉｏｎ）ビット（１３：６４）を有
する。
【００１９】まず図１を参照すると、本発明に係わる仮
数加算システムを使用する浮動小数点加算器１００は２
つの浮動小数点数ＦＰＡおよびＦＰＢを受けるための２
つの入力１０２および１０４を備えている。入力１０２
および１０４は回路１０６に結合されており、該回路１
０６は前記２つの浮動小数点数ＦＰＡおよびＦＰＢの内
のいずれがより小さいかを決定する。回路１０６は４つ
の出力を提供する。すなわち、より大きいおよびより小
さい浮動小数点数の各仮数、およびより大きいおよびよ
り小さい浮動小数点数の各指数である。２つの指数の間
の差は指数減算器１０８で計算され、かつその結果は小
仮数シフタ（ｓｍａｌｌｅｒ ｍａｎｔｉｓｓａ ｓｈ
ｉｆｔｅｒ）１１０にわたされる。小仮数シフタ１１０
は前記より小さな仮数を前記指数の差の絶対値だけ右に
シフトする。シフトされた結果は次に本発明に係わる仮
数加算システム１１２にわたされる。仮数加算システム
１１２の好ましい実施例は以下に図２および図３を参照
して説明する。
数加算システムを使用する浮動小数点加算器１００は２
つの浮動小数点数ＦＰＡおよびＦＰＢを受けるための２
つの入力１０２および１０４を備えている。入力１０２
および１０４は回路１０６に結合されており、該回路１
０６は前記２つの浮動小数点数ＦＰＡおよびＦＰＢの内
のいずれがより小さいかを決定する。回路１０６は４つ
の出力を提供する。すなわち、より大きいおよびより小
さい浮動小数点数の各仮数、およびより大きいおよびよ
り小さい浮動小数点数の各指数である。２つの指数の間
の差は指数減算器１０８で計算され、かつその結果は小
仮数シフタ（ｓｍａｌｌｅｒ ｍａｎｔｉｓｓａ ｓｈ
ｉｆｔｅｒ）１１０にわたされる。小仮数シフタ１１０
は前記より小さな仮数を前記指数の差の絶対値だけ右に
シフトする。シフトされた結果は次に本発明に係わる仮
数加算システム１１２にわたされる。仮数加算システム
１１２の好ましい実施例は以下に図２および図３を参照
して説明する。
【００２０】仮数加算システム１１２はより大きな仮数
を前記シフトされたより小さな仮数と加算しかつ正規化
された仮数を出力１１６に提供する。仮数加算システム
１１２はまた２進値Ｎの形式の指数シフト情報を指数シ
フタ１１８に提供する。前記指数シフタ１１８は前記２
進値Ｎにしたがってより大きな指数を左にシフトし、そ
れによって前記指数結果を更新する。該指数結果および
正規化された仮数は丸め論理１２２に結合される。丸め
論理１２２はもし前記正規化された仮数がオール“１”
を含んでいれば“１”を前記指数結果および正規化され
た仮数に加算し、かつ前記仮数（ｆｒａｃｔｉｏｎ）結
果および指数結果を浮動小数点加算器１００のそれぞれ
出力１１４および１２０に提供する。例外検出器１２４
が前記指数結果が所定の範囲内にあることを保証するた
め前記指数結果を調べ、もし前記指数結果が前記所定の
範囲内になければ、例外検出器１２４は浮動小数点加算
器１００の出力１２６に例外フラグを発生する。
を前記シフトされたより小さな仮数と加算しかつ正規化
された仮数を出力１１６に提供する。仮数加算システム
１１２はまた２進値Ｎの形式の指数シフト情報を指数シ
フタ１１８に提供する。前記指数シフタ１１８は前記２
進値Ｎにしたがってより大きな指数を左にシフトし、そ
れによって前記指数結果を更新する。該指数結果および
正規化された仮数は丸め論理１２２に結合される。丸め
論理１２２はもし前記正規化された仮数がオール“１”
を含んでいれば“１”を前記指数結果および正規化され
た仮数に加算し、かつ前記仮数（ｆｒａｃｔｉｏｎ）結
果および指数結果を浮動小数点加算器１００のそれぞれ
出力１１４および１２０に提供する。例外検出器１２４
が前記指数結果が所定の範囲内にあることを保証するた
め前記指数結果を調べ、もし前記指数結果が前記所定の
範囲内になければ、例外検出器１２４は浮動小数点加算
器１００の出力１２６に例外フラグを発生する。
【００２１】次に図２を参照すると、本発明の好ましい
実施例に係わる仮数加算システム２は、２つの仮数（Ａ
およびＢ）を一緒に加算する、加算部６、および前記加
算部６によって発生された加算結果を正規化し、それに
よって第１の出力８に正規化された結果を提供しかつ第
２の出力１０に６ビットの２進値Ｎ［１：６］を提供す
る、正規化部分４を具備する。前記２進値Ｎは次に図１
の指数シフタ１１８において得られた指数を修正するた
めに使用される。
実施例に係わる仮数加算システム２は、２つの仮数（Ａ
およびＢ）を一緒に加算する、加算部６、および前記加
算部６によって発生された加算結果を正規化し、それに
よって第１の出力８に正規化された結果を提供しかつ第
２の出力１０に６ビットの２進値Ｎ［１：６］を提供す
る、正規化部分４を具備する。前記２進値Ｎは次に図１
の指数シフタ１１８において得られた指数を修正するた
めに使用される。
【００２２】加算器部６はキャリー選択加算器として実
施されかつ４つの加算器ユニット１１，１３，１５およ
び１７とキャリー選択論理２８とを具備する。２つの仮
数Ａ（１：１６）およびＢ（１：１６）の最上位ビット
（ＭＳＢ）は第１の加算器ユニット１１に結合され、ビ
ットＡ（１７：３２）およびＢ（１７：３２）は第２の
加算器ユニット１３に結合され、ビットＡ（３３：４
８）およびＢ（３３：４８）は第３の加算器ユニットに
結合され、そしてビットＡ（４９：５３）およびＢ（４
９：５３）は第４の加算器ユニット１７に結合されてい
る。
施されかつ４つの加算器ユニット１１，１３，１５およ
び１７とキャリー選択論理２８とを具備する。２つの仮
数Ａ（１：１６）およびＢ（１：１６）の最上位ビット
（ＭＳＢ）は第１の加算器ユニット１１に結合され、ビ
ットＡ（１７：３２）およびＢ（１７：３２）は第２の
加算器ユニット１３に結合され、ビットＡ（３３：４
８）およびＢ（３３：４８）は第３の加算器ユニットに
結合され、そしてビットＡ（４９：５３）およびＢ（４
９：５３）は第４の加算器ユニット１７に結合されてい
る。
【００２３】前記第１の加算器ユニット１１は２つのキ
ャリー出力Ｃｏｕｔ０およびＣｏｕｔ１、第１および第
２の１６ビットのデータ出力データ＿０（ｄａｔａ＿
０）およびデータ＿１（ｄａｔａ＿１）、そして２つの
グループの４ビットのゼロフラグＺ４＿０（１：４）お
よびＺ４＿１（１：４）を有する１６ビットの加算器を
備えている。キャリー出力Ｃｏｕｔ０およびＣｏｕｔ１
は８ビットのバス２７を介してキャリー選択論理に結合
されている。前記第１および第２のデータ出力データ＿
０およびデータ＿１は最終加算器マルチプレクサ２０に
供給される。各グループの４ビットのゼロフラグＺ４＿
０（１：４）およびＺ４＿１（１：４）はそれぞれのデ
コーダ２３および２５に結合されている。デコーダ２３
および２５の出力Ｃ４＿０（１：４）およびＣ４＿１
（１：４）は前記最終加算器マルチプレクサ２０に結合
されている。さらに、４ビットのゼロフラグＺ４＿０
（１：４）およびＺ４＿１（１：４）の各グループはそ
れぞれのＡＮＤゲート１９および２１において一緒にＡ
ＮＤ演算される。前記ＡＮＤゲート１９および２１のぞ
れぞれ出力フラグＺ１６＿０およびＺ１６＿１も前記最
終加算器マルチプレクサ２０に供給されている。前記第
１の加算器ユニット１１の最終加算器マルチプレクサ２
０は１６ビットのデータ出力３０（以後第１のデータ出
力と称される）、４ビットの制御信号Ｃ１４（１：４）
出力（以後第１の制御信号出力と称される）およびフラ
グ出力Ｚ１１６（以後第１のフラグ出力と称される）を
有する。
ャリー出力Ｃｏｕｔ０およびＣｏｕｔ１、第１および第
２の１６ビットのデータ出力データ＿０（ｄａｔａ＿
０）およびデータ＿１（ｄａｔａ＿１）、そして２つの
グループの４ビットのゼロフラグＺ４＿０（１：４）お
よびＺ４＿１（１：４）を有する１６ビットの加算器を
備えている。キャリー出力Ｃｏｕｔ０およびＣｏｕｔ１
は８ビットのバス２７を介してキャリー選択論理に結合
されている。前記第１および第２のデータ出力データ＿
０およびデータ＿１は最終加算器マルチプレクサ２０に
供給される。各グループの４ビットのゼロフラグＺ４＿
０（１：４）およびＺ４＿１（１：４）はそれぞれのデ
コーダ２３および２５に結合されている。デコーダ２３
および２５の出力Ｃ４＿０（１：４）およびＣ４＿１
（１：４）は前記最終加算器マルチプレクサ２０に結合
されている。さらに、４ビットのゼロフラグＺ４＿０
（１：４）およびＺ４＿１（１：４）の各グループはそ
れぞれのＡＮＤゲート１９および２１において一緒にＡ
ＮＤ演算される。前記ＡＮＤゲート１９および２１のぞ
れぞれ出力フラグＺ１６＿０およびＺ１６＿１も前記最
終加算器マルチプレクサ２０に供給されている。前記第
１の加算器ユニット１１の最終加算器マルチプレクサ２
０は１６ビットのデータ出力３０（以後第１のデータ出
力と称される）、４ビットの制御信号Ｃ１４（１：４）
出力（以後第１の制御信号出力と称される）およびフラ
グ出力Ｚ１１６（以後第１のフラグ出力と称される）を
有する。
【００２４】第２および第３の加算器ユニット１３およ
び１５は加算器ユニット１１と同じであり、該加算器ユ
ニット１３および１５の各々は８ビットのバス２７に結
合されたキャリー出力Ｃｏｕｔ０およびＣｏｕｔ１を有
する１６ビットの加算器（それぞれ１４および１６）、
および１６ビットのデータ出力（以後、それぞれ、第２
のデータ出力３２および第３のデータ出力３４と称す
る）、４ビットの制御信号出力（以後、それぞれ、第２
の制御信号Ｃ２４（１：４）出力および第３の制御信号
Ｃ３４（１：４）出力と称する）およびフラグ出力（以
後、それぞれ、第２のフラグ出力Ｚ２１６および第３の
フラグ出力Ｚ３１６と称する）を有する最終加算器マル
チプレクサ（それぞれ２２および２４）を具備する。
び１５は加算器ユニット１１と同じであり、該加算器ユ
ニット１３および１５の各々は８ビットのバス２７に結
合されたキャリー出力Ｃｏｕｔ０およびＣｏｕｔ１を有
する１６ビットの加算器（それぞれ１４および１６）、
および１６ビットのデータ出力（以後、それぞれ、第２
のデータ出力３２および第３のデータ出力３４と称す
る）、４ビットの制御信号出力（以後、それぞれ、第２
の制御信号Ｃ２４（１：４）出力および第３の制御信号
Ｃ３４（１：４）出力と称する）およびフラグ出力（以
後、それぞれ、第２のフラグ出力Ｚ２１６および第３の
フラグ出力Ｚ３１６と称する）を有する最終加算器マル
チプレクサ（それぞれ２２および２４）を具備する。
【００２５】第４の加算器ユニット１７は前記８ビット
のバス２７に結合されたキャリー出力Ｃｏｕｔ０および
Ｃｏｕｔ１を有する５ビットの加算器１８および最終加
算器マルチプレクサ２６を具備する。この５ビットの加
算器１８はＣｉｎ＝０およびＣｉｎ＝１の２つの場合に
対し２つの５ビットの加算結果および２つのグループの
４ビットのゼロフラグＺ４＿０（１：２）およびＺ４＿
１（１：２）を発生し、これら全ては最終加算器マルチ
プレクサ２６にわたされる。前記最終加算器マルチプレ
クサ２６は５ビットのデータ出力３６（以後第４のデー
タ出力と称する）、２ビットの制御信号Ｃ４４（１：
４）出力およびフラグ出力Ｚ４１６を有する。
のバス２７に結合されたキャリー出力Ｃｏｕｔ０および
Ｃｏｕｔ１を有する５ビットの加算器１８および最終加
算器マルチプレクサ２６を具備する。この５ビットの加
算器１８はＣｉｎ＝０およびＣｉｎ＝１の２つの場合に
対し２つの５ビットの加算結果および２つのグループの
４ビットのゼロフラグＺ４＿０（１：２）およびＺ４＿
１（１：２）を発生し、これら全ては最終加算器マルチ
プレクサ２６にわたされる。前記最終加算器マルチプレ
クサ２６は５ビットのデータ出力３６（以後第４のデー
タ出力と称する）、２ビットの制御信号Ｃ４４（１：
４）出力およびフラグ出力Ｚ４１６を有する。
【００２６】キャリー選択論理２８はＣｉｎ信号を受信
しかつ第１の最終加算器マルチプレクサ２０に結合され
た第１の出力ｃｎｔ＿２０、前記第２の最終加算器マル
チプレクサ２２に結合された第２の出力ｃｎｔ＿２２、
前記第３の最終加算器マルチプレクサに結合された第３
の出力ｃｎｔ＿２４、および前記第４の最終加算器マル
チプレクサ２６に結合された第４の出力ｃｎｔ＿２６を
有する。
しかつ第１の最終加算器マルチプレクサ２０に結合され
た第１の出力ｃｎｔ＿２０、前記第２の最終加算器マル
チプレクサ２２に結合された第２の出力ｃｎｔ＿２２、
前記第３の最終加算器マルチプレクサに結合された第３
の出力ｃｎｔ＿２４、および前記第４の最終加算器マル
チプレクサ２６に結合された第４の出力ｃｎｔ＿２６を
有する。
【００２７】前記正規化部４はそれぞれ最終加算器マル
チプレクサ２０，２２，２４および２６から第１、第
２、第３および第４のデータ出力３０，３２，３４およ
び３６を受信するよう結合された第１のデータマルチプ
レクサ３８を具備する。該第１のデータマルチプレクサ
３８はそれが加算器部６から受信するデータを１６ビッ
トの選択可能な倍数だけシフトする。好ましい本実施例
においては前記シフトは０，１６，３２または４８ビッ
トである。この選択は前記加算器部６から受信される第
１のＺ１１６、第２のＺ２１６、および第３のＺ３１６
の出力フラグに応じて第１のデコーダ４４によって行な
われる。前記第１のデータマルチプレクサ３８の出力は
第２のデータマルチプレクサ４０に結合されている。
チプレクサ２０，２２，２４および２６から第１、第
２、第３および第４のデータ出力３０，３２，３４およ
び３６を受信するよう結合された第１のデータマルチプ
レクサ３８を具備する。該第１のデータマルチプレクサ
３８はそれが加算器部６から受信するデータを１６ビッ
トの選択可能な倍数だけシフトする。好ましい本実施例
においては前記シフトは０，１６，３２または４８ビッ
トである。この選択は前記加算器部６から受信される第
１のＺ１１６、第２のＺ２１６、および第３のＺ３１６
の出力フラグに応じて第１のデコーダ４４によって行な
われる。前記第１のデータマルチプレクサ３８の出力は
第２のデータマルチプレクサ４０に結合されている。
【００２８】第２のデータマルチプレクサ４０はそれが
第１のデータマルチプレクサ３８から受信するデータを
４ビットの選択可能な倍数だけシフトする。好ましい実
施例においては、該シフトは０，４，８または１２ビッ
トである。この選択は制御マルチプレクサ４６によって
かつ前記加算器部６から受信される第１のＣ１４（１：
４）、第２のＣ２４（１：４）、第３のＣ３４（１：
４）および第４のＣ４４（１：４）の制御信号にしたが
って行なわれる。第２のデータマルチプレクサ４０の出
力は第３のデータマルチプレクサ４２に結合されてい
る。
第１のデータマルチプレクサ３８から受信するデータを
４ビットの選択可能な倍数だけシフトする。好ましい実
施例においては、該シフトは０，４，８または１２ビッ
トである。この選択は制御マルチプレクサ４６によって
かつ前記加算器部６から受信される第１のＣ１４（１：
４）、第２のＣ２４（１：４）、第３のＣ３４（１：
４）および第４のＣ４４（１：４）の制御信号にしたが
って行なわれる。第２のデータマルチプレクサ４０の出
力は第３のデータマルチプレクサ４２に結合されてい
る。
【００２９】第３のデータマルチプレクサ４２はそれが
第２のデータマルチプレクサ４０から受信するデータを
選択可能な数のビットだけシフトし、好ましい実施例に
おいては該シフトは０，１，２または３ビットである。
この選択は第２のデコーダ４８を介しかつ第２のデータ
マルチプレクサ４０の出力の３つの最上位ビット（ＭＳ
Ｂ）の内の初めの“１”の場所に依存して行なわれる。
第３のデータマルチプレクサ４２の出力は、前記第１の
出力８を形成しかつしたがって正規化された結果を提供
する。
第２のデータマルチプレクサ４０から受信するデータを
選択可能な数のビットだけシフトし、好ましい実施例に
おいては該シフトは０，１，２または３ビットである。
この選択は第２のデコーダ４８を介しかつ第２のデータ
マルチプレクサ４０の出力の３つの最上位ビット（ＭＳ
Ｂ）の内の初めの“１”の場所に依存して行なわれる。
第３のデータマルチプレクサ４２の出力は、前記第１の
出力８を形成しかつしたがって正規化された結果を提供
する。
【００３０】前記第１のデコーダ４４、制御マルチプレ
クサ４６および第２のデコーダ４８のそれぞれの出力は
それぞれの指数論理５０，５２および５４に結合されて
いる。該指数論理５０，５２および５４の出力は前記指
数値の修正のための２進値Ｎを提供する。
クサ４６および第２のデコーダ４８のそれぞれの出力は
それぞれの指数論理５０，５２および５４に結合されて
いる。該指数論理５０，５２および５４の出力は前記指
数値の修正のための２進値Ｎを提供する。
【００３１】本発明に係わる仮数加算システム２の動作
につき第１の加算器ユニット１１を参照して説明する。
につき第１の加算器ユニット１１を参照して説明する。
【００３２】前記１６ビットの加算器１２は４ビットの
４つのサブグループに分割されている。前記４つのサブ
グループの各々に対し、２つの加算結果が準備され、す
なわち前記グループへのＣｉｎが“１”である場合に対
して１つの結果データ＿１および前記グループに対する
Ｃｉｎが“０”である場合に対し他の結果データ＿０で
ある。前記加算器１２はまた両方の結果に対する４つの
サブグループの各々に対し、ゼロフラグＺ４＿０（Ｃｉ
ｎ＝０）およびＺ４＿１（Ｃｉｎ＝１）を発生する。ゼ
ロフラグは１つのグループの４つのビット全てが“０”
であればアクティブ（“１”）であり、１つのグループ
の４つのビットの内のいずれか１つが“１”であればイ
ンアクティブ（“０”）である。ゼロフラグの前記２つ
のグループＺ４＿０（１：４）およびＺ４＿１（１：
４）はそれらのそれぞれのデコーダ２３または２５に供
給される。
４つのサブグループに分割されている。前記４つのサブ
グループの各々に対し、２つの加算結果が準備され、す
なわち前記グループへのＣｉｎが“１”である場合に対
して１つの結果データ＿１および前記グループに対する
Ｃｉｎが“０”である場合に対し他の結果データ＿０で
ある。前記加算器１２はまた両方の結果に対する４つの
サブグループの各々に対し、ゼロフラグＺ４＿０（Ｃｉ
ｎ＝０）およびＺ４＿１（Ｃｉｎ＝１）を発生する。ゼ
ロフラグは１つのグループの４つのビット全てが“０”
であればアクティブ（“１”）であり、１つのグループ
の４つのビットの内のいずれか１つが“１”であればイ
ンアクティブ（“０”）である。ゼロフラグの前記２つ
のグループＺ４＿０（１：４）およびＺ４＿１（１：
４）はそれらのそれぞれのデコーダ２３または２５に供
給される。
【００３３】デコーダ２３はゼロフラグＺ４＿０（１：
４）を符号化しかつ以下の表１にしたがって４ビットの
出力Ｃ４＿０（１：４）を提供する。
４）を符号化しかつ以下の表１にしたがって４ビットの
出力Ｃ４＿０（１：４）を提供する。
【００３４】
【表１】 Z4＿0(1) Z4＿0(2) Z4＿0(3) C4＿0(1) C4＿0(2) C4＿0(3) C4＿0(4) −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− ０ − − １ ０ ０ ０ １ ０ − ０ １ ０ ０ １ １ ０ ０ ０ １ ０ １ １ １ ０ ０ ０ １
【００３５】デコーダ２５はゼロフラグＺ４＿１（１：
４）を符号化しかつこれも表１にしたがって４ビットの
出力Ｃ４＿１（１：４）を提供する。
４）を符号化しかつこれも表１にしたがって４ビットの
出力Ｃ４＿１（１：４）を提供する。
【００３６】加算器１２は、前記２つの結果の各々に対
し、前記４つのビットの４つのサブグループを組合わせ
最終加算器マルチプレクサに出力される２つのグループ
の１６ビットのデータ＿０（１：１６）およびデータ＿
１（１：１６）を提供する。前記キャリー出力信号Ｃ
ｏｕｔ０は前記加算器結果データ＿０（１：１６）に対
するキャリー出力信号を表しかつ前記キャリー出力信号
Ｃｏｕｔ１は前記加算結果データ＿１（１：１６）に対
するキャリー出力である。
し、前記４つのビットの４つのサブグループを組合わせ
最終加算器マルチプレクサに出力される２つのグループ
の１６ビットのデータ＿０（１：１６）およびデータ＿
１（１：１６）を提供する。前記キャリー出力信号Ｃ
ｏｕｔ０は前記加算器結果データ＿０（１：１６）に対
するキャリー出力信号を表しかつ前記キャリー出力信号
Ｃｏｕｔ１は前記加算結果データ＿１（１：１６）に対
するキャリー出力である。
【００３７】図３は、第１の加算器ユニット１１のデー
タ出力データ＿０における１６ビットの結果を表し、か
つ対応するゼロフラグＺ４＿０（１），Ｚ４＿０
（２），Ｚ４＿０（３）およびＺ４＿０（４）を示す。
図示された例では、Ｚ４＿０（１）およびＺ４＿０
（２）はアクティブでありかつＺ４＿０（３）はインア
クティブである。
タ出力データ＿０における１６ビットの結果を表し、か
つ対応するゼロフラグＺ４＿０（１），Ｚ４＿０
（２），Ｚ４＿０（３）およびＺ４＿０（４）を示す。
図示された例では、Ｚ４＿０（１）およびＺ４＿０
（２）はアクティブでありかつＺ４＿０（３）はインア
クティブである。
【００３８】４つのゼロフラグの２つのグループの各々
Ｚ４＿０（１：４）およびＺ４＿１（１：４）はそれぞ
れＡＮＤゲート１９および２１に供給される。各々のグ
ループにおける４つのゼロフラグをＡＮＤ演算すること
により生じる２つの出力フラグＺ１６＿０およびＺ１６
＿１は最終加算器マルチプレクサ２０に出力される。も
しそれぞれのグループの全てのゼロフラグがアクティブ
（“１”）であれば、出力フラグＺ１６＿０またはＺ１
６＿１はアクティブ（“１”）である。したがって、図
３に示された例に対しては、Ｚ１６＿０はインアクティ
ブ（“０”）である。
Ｚ４＿０（１：４）およびＺ４＿１（１：４）はそれぞ
れＡＮＤゲート１９および２１に供給される。各々のグ
ループにおける４つのゼロフラグをＡＮＤ演算すること
により生じる２つの出力フラグＺ１６＿０およびＺ１６
＿１は最終加算器マルチプレクサ２０に出力される。も
しそれぞれのグループの全てのゼロフラグがアクティブ
（“１”）であれば、出力フラグＺ１６＿０またはＺ１
６＿１はアクティブ（“１”）である。したがって、図
３に示された例に対しては、Ｚ１６＿０はインアクティ
ブ（“０”）である。
【００３９】したがって、最終加算器マルチプレクサ２
０は２つのグループのデータおよびフラグを受信し、す
なわちデータ＿０，Ｃ４＿０（１：４）およびＺ１６＿
０；およびデータ＿１，Ｃ４＿１（１：４）およびＺ１
６＿１である。
０は２つのグループのデータおよびフラグを受信し、す
なわちデータ＿０，Ｃ４＿０（１：４）およびＺ１６＿
０；およびデータ＿１，Ｃ４＿１（１：４）およびＺ１
６＿１である。
【００４０】キャリー選択論理２８は加算器部６のＣ
ｉｎ信号および前記４つの加算器ユニット１１，１３，
１５および１７の各々からの２つのキャリー出力信号Ｃ
ｏｕｔ０およびＣｏｕｔ１を受信する。Ｃｏｕｔ０＿
１２は加算器１２へのＣｉｎが“０”である場合の１６
ビット加算器１２のキャリー出力Ｃｏｕｔである。Ｃ
ｏｕｔ１＿１２は加算器１２へのＣｉｎが“１”である
場合の１６ビット加算器１２のキャリー出力Ｃｏｕｔで
ある。
ｉｎ信号および前記４つの加算器ユニット１１，１３，
１５および１７の各々からの２つのキャリー出力信号Ｃ
ｏｕｔ０およびＣｏｕｔ１を受信する。Ｃｏｕｔ０＿
１２は加算器１２へのＣｉｎが“０”である場合の１６
ビット加算器１２のキャリー出力Ｃｏｕｔである。Ｃ
ｏｕｔ１＿１２は加算器１２へのＣｉｎが“１”である
場合の１６ビット加算器１２のキャリー出力Ｃｏｕｔで
ある。
【００４１】前記加算器ユニットから受信したＣｉｎお
よびキャリー出力信号にしたがって、キャリー選択論理
２８は４つの出力信号ｃｎｔ＿２０，ｃｎｔ＿２２，ｃ
ｎｔ＿２４，およびｃｎｔ＿２６を発生し、これらは前
記２つのグループのデータおよびフラグの１つを選択す
るために最終加算器マルチプレクサ２０，２２，２４お
よび２６の内のそれぞれの１つに結合される。
よびキャリー出力信号にしたがって、キャリー選択論理
２８は４つの出力信号ｃｎｔ＿２０，ｃｎｔ＿２２，ｃ
ｎｔ＿２４，およびｃｎｔ＿２６を発生し、これらは前
記２つのグループのデータおよびフラグの１つを選択す
るために最終加算器マルチプレクサ２０，２２，２４お
よび２６の内のそれぞれの１つに結合される。
【００４２】前記キャリー選択論理２８の出力信号は次
の通りである。 ｃｎｔ＿２６＝Ｃｉｎ ｃｎｔ＿２４＝Ｃｏｕｔ０＿１８＋（Ｃｏｕｔ１＿１８ＸＣｉｎ） ｃｎｔ＿２２＝Ｃｏｕｔ０＿１６＋（Ｃｏｕｔ１＿１６ＸＣｏｕｔ０＿１８） ＋（Ｃｏｕｔ１＿１６ＸＣｏｕｔ１＿１８ＸＣｉｎ） ｃｎｔ＿２０＝Ｃｏｕｔ０＿１４＋（Ｃｏｕｔ１＿１４ＸＣｏｕｔ０＿１６） ＋（Ｃｏｕｔ１＿１４ＸＣｏｕｔ１＿１６ＸＣｏｕｔ０＿１８） ＋（Ｃｏｕｔ１＿１４ＸＣｏｕｔ１＿１６ＸＣｏｕｔ１＿１８ＸＣｉｎ）
の通りである。 ｃｎｔ＿２６＝Ｃｉｎ ｃｎｔ＿２４＝Ｃｏｕｔ０＿１８＋（Ｃｏｕｔ１＿１８ＸＣｉｎ） ｃｎｔ＿２２＝Ｃｏｕｔ０＿１６＋（Ｃｏｕｔ１＿１６ＸＣｏｕｔ０＿１８） ＋（Ｃｏｕｔ１＿１６ＸＣｏｕｔ１＿１８ＸＣｉｎ） ｃｎｔ＿２０＝Ｃｏｕｔ０＿１４＋（Ｃｏｕｔ１＿１４ＸＣｏｕｔ０＿１６） ＋（Ｃｏｕｔ１＿１４ＸＣｏｕｔ１＿１６ＸＣｏｕｔ０＿１８） ＋（Ｃｏｕｔ１＿１４ＸＣｏｕｔ１＿１６ＸＣｏｕｔ１＿１８ＸＣｉｎ）
【００４３】したがって、第１のデータ出力３０におい
て第１の加算器ユニット１１から駆動される１６ビット
のデータ結果の１つ（データ＿０またはデータ＿１）に
加えて、前記第１の出力信号ｃｎｔ＿２０に応じて、対
応するフラグが駆動され、すなわち１つの出力フラグＺ
１１６および４つの制御信号Ｃ１４（１：４）である。
て第１の加算器ユニット１１から駆動される１６ビット
のデータ結果の１つ（データ＿０またはデータ＿１）に
加えて、前記第１の出力信号ｃｎｔ＿２０に応じて、対
応するフラグが駆動され、すなわち１つの出力フラグＺ
１１６および４つの制御信号Ｃ１４（１：４）である。
【００４４】前記第２、第３および第４の加算器ユニッ
ト１３，１５および１７の動作は前記第１の加算器ユニ
ット１１に関して上に説明したのと同じであることが理
解される。したがって、各々のグループが前記４つの加
算器ユニット１１，１３，１５および１７に対応する、
４つのグループのデータおよびフラグＺ１１６，Ｚ２１
６，……およびＣ１４（１：４），Ｃ２４（１：４），
……は加算器部６から正規化部４に駆動される。
ト１３，１５および１７の動作は前記第１の加算器ユニ
ット１１に関して上に説明したのと同じであることが理
解される。したがって、各々のグループが前記４つの加
算器ユニット１１，１３，１５および１７に対応する、
４つのグループのデータおよびフラグＺ１１６，Ｚ２１
６，……およびＣ１４（１：４），Ｃ２４（１：４），
……は加算器部６から正規化部４に駆動される。
【００４５】加算器部６からドライブされる結果の正規
化は３つのデータマルチプレクサ３８，４０，４２を使
用して行なわれる。
化は３つのデータマルチプレクサ３８，４０，４２を使
用して行なわれる。
【００４６】第１のデータマルチプレクサ３８は加算器
部６から受信したデータを１６ビットの倍数で次のよう
にシフトする。第１のデコーダ４４は３つの受信された
出力フラグＺ１１６，Ｚ２１６，およびＺ３１６をデコ
ードしかつ出力信号Ｃ１６（１：４）を発生し、これは
以下の表２に示されるように適切な数の１６ビットのシ
フトを示す。
部６から受信したデータを１６ビットの倍数で次のよう
にシフトする。第１のデコーダ４４は３つの受信された
出力フラグＺ１１６，Ｚ２１６，およびＺ３１６をデコ
ードしかつ出力信号Ｃ１６（１：４）を発生し、これは
以下の表２に示されるように適切な数の１６ビットのシ
フトを示す。
【００４７】
【表２】 第１ｍｕｘ での左シフ 選択された Ｚ１１６ Ｚ２１６ Ｚ３１６ トの数 Ｃｉ４（１：４） Ｎ（１：２） −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− ０ − − ０ Ｃ１４（１：４） ００ １ ０ − １６ Ｃ２４（１：４） ０１ １ １ ０ ３２ Ｃ３４（１：４） １０ １ １ １ ４８ Ｃ４４（１：４） １１
【００４８】出力信号Ｃ１６（１：４）は第１のデータ
マルチプレクサ３８に結合される。受信されたデータは
次に１６ビットシフトの適切な数だけシフトされ、それ
によって決定されたインアクティブな出力フラグに対応
する、１６ビットのデータグループが最上位データグル
ープとなるようにされる。例えば、第１の加算器ユニッ
ト１１の第１の出力フラグＺ１１６がインアクティブで
あれば、１６ビットのシフトは必要とされないが、それ
は対応する１６ビットのデータはすでに最上位データグ
ループであるからである。もし第３の加算器ユニット１
５の出力フラグＺ３１６がインアクティブであれば、第
１のデータマルチプレクサ３８は３２ビットのシフトを
行なう（すなわち、１６×２）。
マルチプレクサ３８に結合される。受信されたデータは
次に１６ビットシフトの適切な数だけシフトされ、それ
によって決定されたインアクティブな出力フラグに対応
する、１６ビットのデータグループが最上位データグル
ープとなるようにされる。例えば、第１の加算器ユニッ
ト１１の第１の出力フラグＺ１１６がインアクティブで
あれば、１６ビットのシフトは必要とされないが、それ
は対応する１６ビットのデータはすでに最上位データグ
ループであるからである。もし第３の加算器ユニット１
５の出力フラグＺ３１６がインアクティブであれば、第
１のデータマルチプレクサ３８は３２ビットのシフトを
行なう（すなわち、１６×２）。
【００４９】前記第１のデコーダ４４の出力信号Ｃ１６
（１：４）はまたオールゼロでない前記第１の１６ビッ
トのグループに対応するグループの制御信号、すなわ
ち、Ｃ１４（１：４），Ｃ２４（１：４），Ｃ３４
（１：４），またはＣ４４（１：４）を選択するために
制御マルチプレクサ４６に供給される。
（１：４）はまたオールゼロでない前記第１の１６ビッ
トのグループに対応するグループの制御信号、すなわ
ち、Ｃ１４（１：４），Ｃ２４（１：４），Ｃ３４
（１：４），またはＣ４４（１：４）を選択するために
制御マルチプレクサ４６に供給される。
【００５０】第２のデータマルチプレクサ４０はそれが
前記第１のデータマルチプレクサ３８から受信したデー
タを次のようにして４ビットの選択された倍数だけシフ
トする。制御マルチプレクサ４６は前記選択されたグル
ープの制御信号Ｃｉ４（１：４）をデコードしかつ表３
に示されるように、適切な数の４ビットシフトを示す出
力信号Ｃ４（１：４）を発生する。
前記第１のデータマルチプレクサ３８から受信したデー
タを次のようにして４ビットの選択された倍数だけシフ
トする。制御マルチプレクサ４６は前記選択されたグル
ープの制御信号Ｃｉ４（１：４）をデコードしかつ表３
に示されるように、適切な数の４ビットシフトを示す出
力信号Ｃ４（１：４）を発生する。
【００５１】
【表３】 第２ｍｕｘ での左シフ C ｉ4(1) C ｉ4(2) C ｉ4(3) C ｉ4(4) トの数 Ｎ（３：４） −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− １ ０ ０ ０ ０ ００ ０ １ ０ ０ ４ ０１ ０ ０ １ ０ ８ １０ ０ ０ ０ １ １２ １１
【００５２】出力信号Ｃ４（１：４）は第２のデータマ
ルチプレクサ４０に結合される。第２のデータマルチプ
レクサ４０は次に受信されたデータを出力信号Ｃ４
（１：４）にしたがって適切な４ビットシフト数だけシ
フトする。
ルチプレクサ４０に結合される。第２のデータマルチプ
レクサ４０は次に受信されたデータを出力信号Ｃ４
（１：４）にしたがって適切な４ビットシフト数だけシ
フトする。
【００５３】前記第２のデータマルチプレクサ４０のシ
フトされたデータは次に第３のデータマルチプレクサ４
２にわたされ、該第３のデータマルチプレクサ４２は受
信されたデータを次のようにして選択された数のビット
だけシフトする。前記最上位サブグループの３つのＭＳ
Ｂ（ｄ１，ｄ２およびｄ３）はデコーダ４８によってデ
コードされる。デコーダ４８は先行する（ｌｅａｄｉｎ
ｇ）“１”の位置を検出しかつその先行する“１”の位
置を表す信号を第３のデータマルチプレクサ４２に送
る。第３のデータマルチプレクサ４２は次に受信された
データを前記先行する“１”が表４に示されるようにＭ
ＳＢとなるよう適切な数のビットだけシフトする。
フトされたデータは次に第３のデータマルチプレクサ４
２にわたされ、該第３のデータマルチプレクサ４２は受
信されたデータを次のようにして選択された数のビット
だけシフトする。前記最上位サブグループの３つのＭＳ
Ｂ（ｄ１，ｄ２およびｄ３）はデコーダ４８によってデ
コードされる。デコーダ４８は先行する（ｌｅａｄｉｎ
ｇ）“１”の位置を検出しかつその先行する“１”の位
置を表す信号を第３のデータマルチプレクサ４２に送
る。第３のデータマルチプレクサ４２は次に受信された
データを前記先行する“１”が表４に示されるようにＭ
ＳＢとなるよう適切な数のビットだけシフトする。
【００５４】
【表４】 第３ｍｕｘでの ｄ１ ｄ２ ｄ３ 左シフトの数 Ｎ（５：６） −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− １ − − ０ ００ ０ １ − １ ０１ ０ ０ １ ２ １０ ０ ０ ０ ３ １１
【００５５】第３のデータマルチプレクサ４２の出力８
はしたがって加算器部６によって２つの浮動小数点数の
２つの仮数に対して行なわれる加算操作の正規化された
結果を提供する。
はしたがって加算器部６によって２つの浮動小数点数の
２つの仮数に対して行なわれる加算操作の正規化された
結果を提供する。
【００５６】仮数の加算結果を正規化するのに必要な全
体のシフトの数はＮ（１：６）２進値で符号化されこの
値はそれぞれ指数論理５０，５２および５４を使用して
３つのデータマルチプレクサ３８，４０および４２の各
々によって行なわれるシフトの数を符号化することによ
り得られる。前記Ｎ（１：６）ビットの各対はデコーダ
４４、制御マルチプレクサ４６およびデコーダ４８から
の対応する出力の単純な論理である（表２，表３および
表４を参照）。前記第１の対のビットＮ（１：２）は第
１のデータマルチプレクサ３８によって行なわれる１６
ビットシフトの数に対応し、前記第２の対のビットＮ
（３：４）は第２のデータマルチプレクサ４０で行なわ
れる４ビットシフトの数に対応し、そして第３の対のビ
ットＮ（５：６）は第３のデータマルチプレクサ４２で
行なわれるビットシフトの数に対応する。
体のシフトの数はＮ（１：６）２進値で符号化されこの
値はそれぞれ指数論理５０，５２および５４を使用して
３つのデータマルチプレクサ３８，４０および４２の各
々によって行なわれるシフトの数を符号化することによ
り得られる。前記Ｎ（１：６）ビットの各対はデコーダ
４４、制御マルチプレクサ４６およびデコーダ４８から
の対応する出力の単純な論理である（表２，表３および
表４を参照）。前記第１の対のビットＮ（１：２）は第
１のデータマルチプレクサ３８によって行なわれる１６
ビットシフトの数に対応し、前記第２の対のビットＮ
（３：４）は第２のデータマルチプレクサ４０で行なわ
れる４ビットシフトの数に対応し、そして第３の対のビ
ットＮ（５：６）は第３のデータマルチプレクサ４２で
行なわれるビットシフトの数に対応する。
【００５７】
【発明の効果】本発明による仮数加算システムは２つの
仮数に対する加算操作を行ないかつ正規化された結果、
ならびに結果を正規化するのに必要なシフトの数の２進
値を提供する。知られた正規化シーケンスとは異なり、
本発明はゼロフラグを発生することにより加算器部にお
ける加算操作と並列に「先行する１を検出する」ステッ
プの部分を行なう。したがって、加算器の結果が発生さ
れた時、前記正規化シフトについての部分的情報がすで
に得られている。これは仮数加算システムの入力と出力
との間の遅延を大幅に低減する。
仮数に対する加算操作を行ないかつ正規化された結果、
ならびに結果を正規化するのに必要なシフトの数の２進
値を提供する。知られた正規化シーケンスとは異なり、
本発明はゼロフラグを発生することにより加算器部にお
ける加算操作と並列に「先行する１を検出する」ステッ
プの部分を行なう。したがって、加算器の結果が発生さ
れた時、前記正規化シフトについての部分的情報がすで
に得られている。これは仮数加算システムの入力と出力
との間の遅延を大幅に低減する。
【００５８】前記ゼロフラグ発生は加算器の結果の発生
を遅らせず、かつ実施するのに非常に少しの領域しか必
要としない。ゼロフラグＺ４＿０（１：４），Ｚ４＿１
（１：４）、および制御信号Ｃ４（１：４）および出力
フラグＺ１６の発生はデータマルチプレクサのシフト制
御の発生が非常に単純化されかつ迅速になることを保証
する。さらに、３つのデータマルチプレクサのみが結果
を正規化するのに必要であるにすぎないから、正規化の
ために小さな領域が必要とされるのみである。
を遅らせず、かつ実施するのに非常に少しの領域しか必
要としない。ゼロフラグＺ４＿０（１：４），Ｚ４＿１
（１：４）、および制御信号Ｃ４（１：４）および出力
フラグＺ１６の発生はデータマルチプレクサのシフト制
御の発生が非常に単純化されかつ迅速になることを保証
する。さらに、３つのデータマルチプレクサのみが結果
を正規化するのに必要であるにすぎないから、正規化の
ために小さな領域が必要とされるのみである。
【００５９】本発明に係わる仮数加算システムのさらに
他の利点は指数を修正するのに必要なシフトの数の符号
化が非常に簡単であり、迅速でありかつ実施するのに小
さな領域または面積を必要とするのみであり、それは前
記情報が容易にフラグ出力Ｚ１１６，Ｚ２１６，……お
よび制御信号Ｃ１４（１：４），Ｃ２４（１：４）……
から得られるからである。
他の利点は指数を修正するのに必要なシフトの数の符号
化が非常に簡単であり、迅速でありかつ実施するのに小
さな領域または面積を必要とするのみであり、それは前
記情報が容易にフラグ出力Ｚ１１６，Ｚ２１６，……お
よび制御信号Ｃ１４（１：４），Ｃ２４（１：４）……
から得られるからである。
【００６０】したがって、本発明は仮数加算器の結果の
高速度の正規化を可能にししかもそれを実施するのに非
常に少しの付加的な面積を必要とするのみである。
高速度の正規化を可能にししかもそれを実施するのに非
常に少しの付加的な面積を必要とするのみである。
【図１】本発明に係わる仮数加算システムを導入した浮
動小数点加算器の単純化したブロック回路図である。
動小数点加算器の単純化したブロック回路図である。
【図２】本発明に係わる仮数加算システムのブロック回
路図である。
路図である。
【図３】図１の１６ビット加算器の１つによって発生さ
れる１６ビットのデータ結果を示すフォーマット図であ
る。
れる１６ビットのデータ結果を示すフォーマット図であ
る。
１００ 浮動小数点加算器 １０２，１０４ 入力 １０６ 大小判定回路 １０８ 指数減算器 １１０ 小仮数シフタ １１２ 仮数加算システム １１６ 出力 １１８ 指数シフタ １２２ 丸め論理 １２４ 例外検出器 １２６ 例外フラグ出力 １２０ 例外結果出力 １１４ フラクション結果出力 ２ 仮数加算システム ６ 加算器部 １１ 第１の加算器ユニット １３ 第２の加算器ユニット １５ 第３の加算器ユニット １７ 第４の加算器ユニット １２，１４，１６ １６ビット加算器 １８ ５ビット加算器 ２０，２２，２４，２６ 最終加算器マルチプレクサ ２７ バス ２８ キャリー選択論理 ３８，４０，４２ データマルチプレクサ ４４ デコーダ ４６ 制御マルチプレクサ ４８ デコーダ ５０，５２，５４ 指数論理
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アリック・エイナブ イスラエル国、ナサンヤ、ウェイツマン 38／17
Claims (9)
- 【請求項１】 ２つの仮数に対する正規化された加算結
果および該正規化された加算結果を提供するために必要
なビットシフトの数を示す情報を提供するための仮数加
算システムであって、 加算結果を提供するために２つの仮数を加算するための
仮数加算手段であって、前記加算結果は所定の数のサブ
グループのビットで構成された複数のビットを有するも
の、 各々のサブグループに対してフラグを発生するためのフ
ラグ発生手段であって、各々のフラグは前記それぞれの
サブグループにおける全てのビットがゼロである場合に
アクティブ状態を有しかつ前記それぞれサブグループの
少なくとも１つのビットがゼロでない場合にインアクテ
ィブ状態を有するもの、 前記仮数加算器手段およびフラグ発生手段に結合された
仮数正規化手段であって、 前記インアクティブ状態を有する最上位フラグを検出
し、かつ前記検出された最上位フラグを表わす第１の制
御信号を提供するための第１の検出手段、 前記第１の制御信号に応答して前記加算結果のビットの
グループをシフトしそれによって前記検出された最上位
フラグに対応するサブグループのビットが最上位グルー
プとなるようにし、かつ第１のシフトされた加算結果を
提供する第１のシフト手段、 ゼロでない前記第１のシフトされた加算結果の最上位サ
ブグループの最上位ビットを検出し、かつ前記検出され
た最上位ビットを表わす第２の制御信号を提供するため
の第２の検出手段、 前記第２の制御信号に応答して前記第１のシフトされた
加算結果の複数のビットをシフトし、それによって前記
検出された最上位非ゼロビットが最上位ビットとなるよ
うにし、かつ前記正規化された加算結果を表わす第２の
シフトされた加算結果を提供する第２のシフト手段、そ
して前記第１および第２のシフト手段によって行われる
シフトの数に基づき前記シフト情報を提供するための論
理手段、 を具備する前記仮数正規化手段、 を具備することを特徴とする仮数加算システム。 - 【請求項２】 前記第１および第２の検出手段は前記第
１および第２の制御信号を提供するため前記論理手段に
結合され、かつ前記論理手段は、 前記第１の制御信号に応答して前記第１のシフト手段に
よって行われるシフトの数を示す第１の２進値を発生す
るための第１の論理手段、 前記第２の制御信号に応答して前記第２のシフト手段に
よって行われるシフトの数を示す第２の２進値を発生す
るための第２の論理手段、そして前記第１および第２の
２進値を組合わせて前記シフト情報を提供するための組
合わせ手段、 を具備することを特徴とする請求項１に記載の仮数加算
システム。 - 【請求項３】 前記所定の数のサブグループのビットは
複数のグループに配列され、各グループは少なくとも１
つのサブグループのビットを備え、かつ前記仮数加算シ
ステムはさらに、 各々のグループに対するフラグ論理手段であって、各フ
ラグ論理手段は前記それぞれのグループにおける各サブ
グループのフラグを受信するよう結合されており、各フ
ラグ論理手段は前記それぞれのグループのフラグを論理
的に組合わせそれによって前記仮数正規化手段に前記そ
れぞれのグループにおける全てのフラグがアクティブ状
態を有するときにアクティブ状態を有しかつ前記それぞ
れのグループにおけるフラグの少なくとも１つがインア
クティブ状態を有するときにインアクティブ状態を有す
るフラグ出力信号を提供するもの、 を具備し、そして前記仮数正規化手段はさらに、 前記インアクティブを有する最上位フラグ出力信号を検
出しかつ該検出された最上位フラグ出力信号を表わす第
３の制御信号を提供するための第３の検出手段、 前記仮数加算器手段からの加算結果を受信するよう結合
され前記第３の制御信号に応答して前記加算結果のサブ
グループのグループをシフトし、それによって前記検出
された最上位フラグ出力信号に対応するグループが最上
位グループとなるようする第３のシフト手段であって、
該第３のシフト手段はシフトされた加算結果をその中に
シフトされるべき前記第１のシフト手段に提供し、それ
によって前記第１のシフトされた加算結果を提供し、か
つ前記論理手段は前記第１、第２および第３のシフト手
段によって行われるシフトの数に基づきシフト情報を提
供するもの、 をさらに具備することを特徴とする請求項１に記載の仮
数加算システム。 - 【請求項４】 前記所定の数のサブグループのビットは
複数のグループに配列され、各グループは少なくとも１
つのサブグループのビットを有し、かつ前記仮数加算シ
ステムはさらに、 各グループに対するフラグ論理手段であって、各フラグ
論理手段は前記それぞれのグループの各サブグループの
フラグを受信するよう結合されており、各フラグ論理手
段は前記それぞれのグループにおけるフラグを論理的に
組合わせ、それによって前記それぞれのグループにおけ
る全てのフラグがアクティブ状態を有するときにアクテ
ィブ状態を有しかつ前記それぞれのグループにおけるフ
ラグのうちの少なくとも１つがインアクティブ状態を有
するときにインアクティブ状態を有するフラグ出力信号
を前記仮数正規化手段に提供するもの、 を具備し、かつ前記仮数正規化手段はさらに、 前記インアクティブ状態を有する最上位フラグ出力信号
を検出しかつ検出された最上位フラグ出力信号を表わす
第３の制御信号を提供するための第３の検出手段、 前記仮数加算器手段からの加算結果を受信するよう結合
され前記第３の制御信号に応答して前記加算結果のサブ
グループのグループをシフトし、それによって前記検出
された最上位フラグ出力信号に対応するグループが最上
位グループとなるようにする第３のシフト手段であっ
て、該第３のシフト手段はシフトされた加算結果をその
中にシフトされるべき第１のシフト手段に提供するため
の出力を有し、それによって第１のシフトされた加算結
果を提供し、かつ前記論理手段は前記第１、第２および
第３のシフト手段によって行われるシフトの数に基づき
前記シフト情報を提供し、かつ前記第３の検出手段は前
記第３の制御信号を提供するために前記論理手段に結合
され、前記論理手段はさらに前記第３の制御信号に応答
して前記第３のシフト手段によって行われるシフトの数
を示す第３の２進値を発生するための第３の論理手段を
有し、かつ前記組合わせ手段は前記第１、第２および第
３の２進値を組合わせて前記シフトされた情報を提供す
るもの、 をさらに具備することを特徴とする請求２に記載の仮数
加算システム。 - 【請求項５】 前記第３の検出手段は前記第３の制御信
号を提供するために前記第１の検出手段に結合され、か
つ前記第１の検出手段は、前記第３の制御信号に応答し
て、前記検出された最上位フラグ出力信号に対応するグ
ループのフラグを選択しかつインアクティブ状態を有す
る前記選択されたフラグの最上位フラグを検出しかつそ
れに応じて前記第１の制御信号を提供することを特徴と
する請求項３に記載の仮数加算システム。 - 【請求項６】 前記仮数加算器手段は、 第１および第２の加算結果を発生するための少なくとも
１つのキャリー選択加算器であって、前記第１および第
２の加算結果の各々は所定の数のサブグループのビット
に配列された複数のビット、およびゼロキャリー出力信
号に対応する前記第１の結果および非ゼロキャリー信号
に対応する前記第２の結果を備え、かつ前記フラグ発生
手段は前記第１の加算結果の各サブグループに対する第
１の組のフラグおよび前記第２の加算結果の各サブグル
ープに対する第２の組のフラグを発生するもの、そして
前記少なくとも１つのキャリー選択加算器からキャリー
出力信号を受信するよう結合されかつ選択信号を前記少
なくとも１つのキャリー選択加算器へかつ前記フラグ発
生手段へ提供するための出力を有する選択論理手段であ
って、前記選択信号は前記キャリー出力信号に依存する
値を有し、それによって前記第１および第２の加算結果
のうちの１つの加算結果および前記それぞれの第１また
は第２の組のフラグが前記選択信号の値に応じて選択さ
れるもの、 を具備することを特徴とする請求項１に記載の仮数加算
システム。 - 【請求項７】 ２つの仮数に対する加算操作の正規化さ
れた結果および前記正規化された加算結果を提供するの
に必要なビットシフトの数を示す情報を提供する方法で
あって、該方法は、 ２つの仮数を加算して所定の数のサブグループのビット
に配列された複数のビットを備えた加算結果を提供する
段階、 各サブグループに対するフラグを発生する段階であっ
て、各フラグはそれぞれのサブグループにおける全ての
ビットがゼロである場合にアクティブ状態を有しかつ前
記それぞれのサブグループにおけるビットの少なくとも
１つがゼロでない場合にインアクティブ状態を有するも
の、 インアクティブ状態を有する最上位フラグを検出しかつ
前記検出された最上位フラグを表わす第１の制御信号を
提供する段階、 前記第１の制御信号に応じて前記加算結果のグループの
ビットをシフトして第１のシフトされた加算結果を提供
する段階であって、前記検出された最上位フラグに対応
する前記サブグループのビットは最上位グループである
もの、 ゼロでない前記第１のシフトされた加算結果の最上位サ
ブグループの最上位ビットを検出しかつ前記検出された
最上位ビットを表わす第２の制御信号を提供する段階、 前記第２の制御信号に応答して前記第１のシフトされた
加算結果の複数のビットをシフトして正規化された加算
結果を表わす第２のシフトされた加算結果を提供する段
階であって、前記検出された最上位非ゼロビットは最上
位ビットであるもの、そして前記シフト段階によって行
われるシフトの数に基づき前記シフト情報を提供する段
階、 を具備することを特徴とする２つの仮数に対する加算操
作の正規化された結果および該正規化された加算結果を
提供するのに必要なビットシフトの数を示す情報を提供
する方法。 - 【請求項８】 前記所定の数のサブグループのビットは
複数のグループに配列され、各グループは少なくとも１
つのサブグループのビットを備え、かつ前記方法はさら
に、前記最上位フラグを検出する段階の前に、 前記それぞれのグループの各サブグループのフラグを論
理的に組合わせそれによって前記それぞれのグループの
全てのフラグがアクティブ状態を有するときにアクティ
ブ状態を有しかつ前記それぞれのグループのフラグの少
なくとも１つがインアクティブ状態を有するときにイン
アクティブ状態を有するフラグ出力信号を提供する段
階、そしてインアクティブ状態を有する最上位フラグ出
力信号を検出しかつ該検出された最上位フラグ出力信号
を表わす第３の制御信号を提供する段階、 前記第３の制御信号に応答して前記加算結果のサブグル
ープのグループをシフトしそれによって前記検出された
最上位フラグ出力信号に対応するグループが最上位グル
ープとなるようにする段階、 前記第１の制御信号に応答してシフトされるシフトされ
た加算結果を提供する段階、そして前記グループシフト
段階によって行われるシフトの数を前記シフト情報に加
える段階、 を具備し、かつ前記最上位フラグを検出する段階は前記
検出された最上位フラグ出力信号に対応するグループの
最上位フラグを検出する段階を具備することを特徴とす
る請求項７に記載の方法。 - 【請求項９】 ２つの浮動少数点数に対し加算操作を行
うための浮動小数点加算器であって、各々の数は仮数お
よび指数を有し、前記浮動小数点加算器は、 前記２つの浮動小数点数の指数の間の差を計算しかつそ
の差の結果をその出力に提供するための手段、 どの浮動小数点数がより小さいかを決定しかつより小さ
い浮動小数点数の仮数を前記差の結果だけ右にシフトす
るための仮数シフト手段、 正規化された加算結果およびシフト情報を提供するよう
に前記シフトされたより小さな仮数により大きな仮数を
加算するための仮数加算システム、 前記仮数加算システムによって発生されたシフト情報を
受信するよう結合され該シフト情報にしたがってより大
きな仮数の指数をシフトするための指数シフト手段、そ
して前記正規化された加算結果およびシフトされた指数
を出力するための出力手段、 を具備することを特徴とする浮動小数点加算器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9301863.8 | 1993-01-30 | ||
| GB9301863A GB2274730B (en) | 1993-01-30 | 1993-01-30 | A mantissa addition system for a floating point adder |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH076023A true JPH076023A (ja) | 1995-01-10 |
| JP3514502B2 JP3514502B2 (ja) | 2004-03-31 |
Family
ID=10729579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02604794A Expired - Fee Related JP3514502B2 (ja) | 1993-01-30 | 1994-01-28 | 浮動小数点加算器のための仮数加算システム |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5483476A (ja) |
| EP (1) | EP0609673B1 (ja) |
| JP (1) | JP3514502B2 (ja) |
| DE (1) | DE69420989T2 (ja) |
| GB (1) | GB2274730B (ja) |
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| JPH0659858A (ja) * | 1992-08-10 | 1994-03-04 | Mitsubishi Electric Corp | 浮動小数点演算装置 |
-
1993
- 1993-01-30 GB GB9301863A patent/GB2274730B/en not_active Expired - Fee Related
-
1994
- 1994-01-13 EP EP94100418A patent/EP0609673B1/en not_active Expired - Lifetime
- 1994-01-13 DE DE69420989T patent/DE69420989T2/de not_active Expired - Fee Related
- 1994-01-26 US US08/186,724 patent/US5483476A/en not_active Expired - Fee Related
- 1994-01-28 JP JP02604794A patent/JP3514502B2/ja not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| DE69420989D1 (de) | 1999-11-11 |
| EP0609673B1 (en) | 1999-10-06 |
| JP3514502B2 (ja) | 2004-03-31 |
| US5483476A (en) | 1996-01-09 |
| GB2274730A (en) | 1994-08-03 |
| DE69420989T2 (de) | 2000-04-20 |
| GB9301863D0 (en) | 1993-03-17 |
| GB2274730B (en) | 1997-05-28 |
| EP0609673A1 (en) | 1994-08-10 |
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| R350 | Written notification of registration of transfer |
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| R250 | Receipt of annual fees |
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