JPH0659858A - 浮動小数点演算装置 - Google Patents
浮動小数点演算装置Info
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- JPH0659858A JPH0659858A JP4212785A JP21278592A JPH0659858A JP H0659858 A JPH0659858 A JP H0659858A JP 4212785 A JP4212785 A JP 4212785A JP 21278592 A JP21278592 A JP 21278592A JP H0659858 A JPH0659858 A JP H0659858A
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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- G06F2207/3808—Details concerning the type of numbers or the way they are handled
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- G06F7/49947—Rounding
- G06F7/49963—Rounding to nearest
Abstract
(57)【要約】
【構成】 ５４ビットの演算結果の０の数を３ビット単
位のプライオリティ・エンコーダ２により計数する。５
４×１８正規化シフタ３は計数結果に応答して演算結果
を正規化する。ＬＳＢは判定論理４は演算結果の上位３
ビットの論理状態がオーバフローおよびアンダーフロー
によりシフトするＬＳＢの位置を判定し、インクリメン
ト信号生成部５および３ビット入力インクリメンタ６は
シフトしたＬＳＢに対応させて１を加算し切上信号を発
生する。５４×３正規化シフタ９は情報落ち処理部Ｂの
処理結果または丸め処理部Ａの処理結果を選択的に正規
化する。 【効果】 情報落ち処理部の正規化シフタを２段構成と
し、最終段正規化シフタを丸め処理部と共用することに
加えて、算術演算部の直後の正規化シフタを省略してい
る。それにより、速度を低下させることなく、ハードウ
ェア量を減少させた浮動小数点演算装置を提供すること
ができる。
位のプライオリティ・エンコーダ２により計数する。５
４×１８正規化シフタ３は計数結果に応答して演算結果
を正規化する。ＬＳＢは判定論理４は演算結果の上位３
ビットの論理状態がオーバフローおよびアンダーフロー
によりシフトするＬＳＢの位置を判定し、インクリメン
ト信号生成部５および３ビット入力インクリメンタ６は
シフトしたＬＳＢに対応させて１を加算し切上信号を発
生する。５４×３正規化シフタ９は情報落ち処理部Ｂの
処理結果または丸め処理部Ａの処理結果を選択的に正規
化する。 【効果】 情報落ち処理部の正規化シフタを２段構成と
し、最終段正規化シフタを丸め処理部と共用することに
加えて、算術演算部の直後の正規化シフタを省略してい
る。それにより、速度を低下させることなく、ハードウ
ェア量を減少させた浮動小数点演算装置を提供すること
ができる。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、丸め処理機能を有す
る浮動小数点演算装置に関し、特に浮動小数点演算装置
のハードウェア量を低減するための構成とそのために必
要な回路に関するものである。
る浮動小数点演算装置に関し、特に浮動小数点演算装置
のハードウェア量を低減するための構成とそのために必
要な回路に関するものである。
【０００２】
【従来の技術】丸め処理機能を有する浮動小数点演算装
置では、算術演算後に丸め処理と減算によって情報落ち
した場合の２種類の処理を取扱わなければならない。情
報落ちした演算結果は、最上位に３ビット以上連続して
「０」が並ぶため、演算処理結果を正規化する（左へシ
フトする）と下位ビットに「０」が並ぶことになる。し
たがって、情報落ちが生じた場合には丸め処理モードに
関わらず切捨となり丸め処理と情報落ち処理とが競合し
ない。このため、従来の浮動小数点演算装置では、各処
理系が独立に配置されている。
置では、算術演算後に丸め処理と減算によって情報落ち
した場合の２種類の処理を取扱わなければならない。情
報落ちした演算結果は、最上位に３ビット以上連続して
「０」が並ぶため、演算処理結果を正規化する（左へシ
フトする）と下位ビットに「０」が並ぶことになる。し
たがって、情報落ちが生じた場合には丸め処理モードに
関わらず切捨となり丸め処理と情報落ち処理とが競合し
ない。このため、従来の浮動小数点演算装置では、各処
理系が独立に配置されている。
【０００３】図５は、このような浮動小数点演算装置の
仮数部の演算処理ブロックを示す図である。
仮数部の演算処理ブロックを示す図である。
【０００４】ここでは、浮動小数点演算プロセッサにお
ける代表的な規格であるＩＥＥＥ浮動小数点演算規格の
倍精度フォーマット（基本形式）の演算を一例をして説
明する。ＩＥＥＥ規格では、仮数部の精度が５４ビット
に定められている。
ける代表的な規格であるＩＥＥＥ浮動小数点演算規格の
倍精度フォーマット（基本形式）の演算を一例をして説
明する。ＩＥＥＥ規格では、仮数部の精度が５４ビット
に定められている。
【０００５】図５に示す浮動小数点演算装置は、算術演
算部１３、丸め処理部Ａ、情報落ち処理部Ｂを備える。
算術演算部１３は、浮動小数点データの仮数部について
算術演算を行なう。算術演算結果は、バス２１を通して
丸め処理部Ａおよび情報落ち処理部Ｂに伝えられる。
算部１３、丸め処理部Ａ、情報落ち処理部Ｂを備える。
算術演算部１３は、浮動小数点データの仮数部について
算術演算を行なう。算術演算結果は、バス２１を通して
丸め処理部Ａおよび情報落ち処理部Ｂに伝えられる。
【０００６】丸め処理部Ａは、５４×３正規化シフタ１
６、インクリメンタ１７、５４×２正規化シフタ１８、
丸め・情報落ち判定論理１９、およびセレクタ２０を含
む。５４×３正規化シフタ１６は、算術演算部１３の演
算結果を左にシフトして正規化する。すなわち、小数点
の次に「１」がくるようにシフトする。インクリメンタ
１７は、５４×３正規化シフタ１６により正規化された
演算結果に「１」を加算し、切上信号を発生する。５４
×２正規化シフタ１８は、インクリメンタ１７からの切
上信号をそのまままたは１ビットシフトして正規化す
る。５４×２正規化シフタ１８により正規化された演算
結果はデータバス２４を通してセレクタ２０に与えられ
る。丸め・情報落ち判定論理１９は、丸めモード時にバ
ス２３またはバス２４を通して入力される切上信号また
は切捨信号を選択するための制御信号をセレクタ２０に
出力する。セレクタ２０は、その入力部がバス２２〜２
４に接続され、丸め情報落ち判定論理１９からの制御信
号に応答していずれかのバスを選択する。
６、インクリメンタ１７、５４×２正規化シフタ１８、
丸め・情報落ち判定論理１９、およびセレクタ２０を含
む。５４×３正規化シフタ１６は、算術演算部１３の演
算結果を左にシフトして正規化する。すなわち、小数点
の次に「１」がくるようにシフトする。インクリメンタ
１７は、５４×３正規化シフタ１６により正規化された
演算結果に「１」を加算し、切上信号を発生する。５４
×２正規化シフタ１８は、インクリメンタ１７からの切
上信号をそのまままたは１ビットシフトして正規化す
る。５４×２正規化シフタ１８により正規化された演算
結果はデータバス２４を通してセレクタ２０に与えられ
る。丸め・情報落ち判定論理１９は、丸めモード時にバ
ス２３またはバス２４を通して入力される切上信号また
は切捨信号を選択するための制御信号をセレクタ２０に
出力する。セレクタ２０は、その入力部がバス２２〜２
４に接続され、丸め情報落ち判定論理１９からの制御信
号に応答していずれかのバスを選択する。
【０００７】情報落ち処理部Ｂは１ビット単位のプライ
オリティ・エンコーダ１４および５４×５４ビット正規
化シフタ１５を含む。プライオリティ・エンコーダ１４
は、算術演算部１３における演算結果の「０」の数が上
位ビットから順番にいくつ並んでいるかを計数する。５
４×５４ビット正規化シフタ１５は、プライオリティ・
エンコーダ１４の計数結果に応答して、算術演算部１３
の演算結果を左へシフトして正規化する。
オリティ・エンコーダ１４および５４×５４ビット正規
化シフタ１５を含む。プライオリティ・エンコーダ１４
は、算術演算部１３における演算結果の「０」の数が上
位ビットから順番にいくつ並んでいるかを計数する。５
４×５４ビット正規化シフタ１５は、プライオリティ・
エンコーダ１４の計数結果に応答して、算術演算部１３
の演算結果を左へシフトして正規化する。
【０００８】なお、図５に示した従来例は、Ｄａｖｉｄ
Ａ．Ｐａｔｔｅｒｓｏｎ Ｊｏｈｎ Ｌ． Ｈｅｎｎ
ｅｓｙ 著 Ｃｏｍｐｕｔｅｒ Ａｒｃｈｉｔｅｃｔｕ
ｒｅ：Ａ Ｑｕａｎｔｉｔａｔｉｖｅ Ａｐｐｒｏａｃ
ｈ のＡ１８〜１９頁に記載されているアルゴリズムを
ハードウェアに置換えたものであり、仮数部の丸め演算
処理を中心に抜粋している。
Ａ．Ｐａｔｔｅｒｓｏｎ Ｊｏｈｎ Ｌ． Ｈｅｎｎ
ｅｓｙ 著 Ｃｏｍｐｕｔｅｒ Ａｒｃｈｉｔｅｃｔｕ
ｒｅ：Ａ Ｑｕａｎｔｉｔａｔｉｖｅ Ａｐｐｒｏａｃ
ｈ のＡ１８〜１９頁に記載されているアルゴリズムを
ハードウェアに置換えたものであり、仮数部の丸め演算
処理を中心に抜粋している。
【０００９】図５に示した演算処理ブロックの動作を、
丸め処理と情報落ち処理に分けて説明する。まず丸め処
理において、算術演算部１３の演算結果にはオーバフロ
ーやアンダーフローを生じている場合がある。このた
め、まず最初に５４×３正規化シフタ１６により、正規
化した後に丸め処理を行なう。この正規化後のデータを
切捨信号とし、さらにインクリメンタ１７によって切上
信号を計算する。このインクリメンタ１７は、半加算器
で構成されており、入力データに「１」を加算した結果
を出力する。この切上演算によって、オーバフローする
場合があるため、５４×２正規化シフタ１８により再度
正規化して切上信号を得る。そして、最後に切捨信号に
相当する５４×３正規化シフタ１６の出力信号と５４×
２正規化シフタ１８により出力される切上信号とのいず
れか一方を選択することにより、丸め処理を実現するこ
とができる。
丸め処理と情報落ち処理に分けて説明する。まず丸め処
理において、算術演算部１３の演算結果にはオーバフロ
ーやアンダーフローを生じている場合がある。このた
め、まず最初に５４×３正規化シフタ１６により、正規
化した後に丸め処理を行なう。この正規化後のデータを
切捨信号とし、さらにインクリメンタ１７によって切上
信号を計算する。このインクリメンタ１７は、半加算器
で構成されており、入力データに「１」を加算した結果
を出力する。この切上演算によって、オーバフローする
場合があるため、５４×２正規化シフタ１８により再度
正規化して切上信号を得る。そして、最後に切捨信号に
相当する５４×３正規化シフタ１６の出力信号と５４×
２正規化シフタ１８により出力される切上信号とのいず
れか一方を選択することにより、丸め処理を実現するこ
とができる。
【００１０】続いて、情報落ち処理について説明する。
情報落ち処理のためのパスは前述の丸め処理とは完全に
独立しており、最終段のセレクタ２０により丸め処理と
区別し信号を選択している。ここでの処理はプライオリ
ティ・エンコーダ１４によって上位ビットの「０」の数
を計数し、その分だけ次段の５４×５４正規化シフタ１
５により算術演算部１３の演算結果をシフトしている。
このシフトにより、算術演算部１３の演算結果は、小数
点の左側に「１」が配置される。
情報落ち処理のためのパスは前述の丸め処理とは完全に
独立しており、最終段のセレクタ２０により丸め処理と
区別し信号を選択している。ここでの処理はプライオリ
ティ・エンコーダ１４によって上位ビットの「０」の数
を計数し、その分だけ次段の５４×５４正規化シフタ１
５により算術演算部１３の演算結果をシフトしている。
このシフトにより、算術演算部１３の演算結果は、小数
点の左側に「１」が配置される。
【００１１】以上のように、従来の構成では、合計５４
×５９ビット分の３個の正規化シフタと１ビット単位で
０を計数するためのプライオリティ・エンコーダが必要
となる。
×５９ビット分の３個の正規化シフタと１ビット単位で
０を計数するためのプライオリティ・エンコーダが必要
となる。
【００１２】図６は図５に示したプライオリティ・エン
コーダ１４の詳細を示す回路図である。図６に示すプラ
イオリティ・エンコーダ１４は、たとえば米国特許４，
７８５，４２１号の第２図に示されている。図６におい
て、このプライオリティ・エンコーダ１４は、仮数部の
５４ビットに対応して設けられ、直列的に接続されるエ
ンコーダ回路Ｃ０〜Ｃ５３を備える。エンコーダ回路Ｃ
５３は、最上位ビット（ＭＳＢ）の入力データＩ５３を
受けるインバータ３０と、ＮＭＯＳトランジスタ２８お
よび２９と、ＭＳＢのエンコード結果を出力するＡＮＤ
２７を含む。インバータ３０は、その出力ノードがＮＭ
ＯＳトランジスタ２８のゲート電極に接続される。ＮＭ
ＯＳトランジスタ２８は、その一方電極が電源端子３１
に接続され、その他方端子が入力データＩ５３を受ける
ように接続される。ＮＭＯＳトランジスタ２９は、その
ゲート電極および一方電極が入力データＩ５３を受ける
ように接続され、その他方電極が接地電位３２に接続さ
れる。ＡＮＤゲート２７は、その一方の入力ノードが電
源端子３１に接続され、その他方の入力ノードが入力デ
ータＩ５３を受けるように接続される。エンコーダ回路
Ｃ０は、最下位ビット（ＬＳＢ）の入力データＩ０とエ
ンコーダ回路Ｃ１の入力データＩ１を受けるＡＮＤゲー
ト３３を備える。エンコーダ回路Ｃ１〜Ｃ５２は、エン
コーダ回路Ｃ５３と同様な構成である。
コーダ１４の詳細を示す回路図である。図６に示すプラ
イオリティ・エンコーダ１４は、たとえば米国特許４，
７８５，４２１号の第２図に示されている。図６におい
て、このプライオリティ・エンコーダ１４は、仮数部の
５４ビットに対応して設けられ、直列的に接続されるエ
ンコーダ回路Ｃ０〜Ｃ５３を備える。エンコーダ回路Ｃ
５３は、最上位ビット（ＭＳＢ）の入力データＩ５３を
受けるインバータ３０と、ＮＭＯＳトランジスタ２８お
よび２９と、ＭＳＢのエンコード結果を出力するＡＮＤ
２７を含む。インバータ３０は、その出力ノードがＮＭ
ＯＳトランジスタ２８のゲート電極に接続される。ＮＭ
ＯＳトランジスタ２８は、その一方電極が電源端子３１
に接続され、その他方端子が入力データＩ５３を受ける
ように接続される。ＮＭＯＳトランジスタ２９は、その
ゲート電極および一方電極が入力データＩ５３を受ける
ように接続され、その他方電極が接地電位３２に接続さ
れる。ＡＮＤゲート２７は、その一方の入力ノードが電
源端子３１に接続され、その他方の入力ノードが入力デ
ータＩ５３を受けるように接続される。エンコーダ回路
Ｃ０は、最下位ビット（ＬＳＢ）の入力データＩ０とエ
ンコーダ回路Ｃ１の入力データＩ１を受けるＡＮＤゲー
ト３３を備える。エンコーダ回路Ｃ１〜Ｃ５２は、エン
コーダ回路Ｃ５３と同様な構成である。
【００１３】動作において、ＭＳＢの入力データＩ５３
が「０」の場合には、ＮＭＯＳトランジスタ２８がオン
し、ＮＭＯＳトランジスタ２９がオフする。ＡＮＤゲー
ト２７の入力ノードに電源電圧３１が供給されるので、
出力ノードＯ５３は、高レベルになる。一方、入力デー
タＩ５３が「１」の場合には、ＮＭＯＳトランジスタ２
８がオフし、ＮＭＯＳトランジスタ２９がオンする。出
力ノードＯ５３は低レベルとなるとともに、隣接のエン
コーダ回路Ｃ５２の出力ノードＯ５２も低レベルにな
る。
が「０」の場合には、ＮＭＯＳトランジスタ２８がオン
し、ＮＭＯＳトランジスタ２９がオフする。ＡＮＤゲー
ト２７の入力ノードに電源電圧３１が供給されるので、
出力ノードＯ５３は、高レベルになる。一方、入力デー
タＩ５３が「１」の場合には、ＮＭＯＳトランジスタ２
８がオフし、ＮＭＯＳトランジスタ２９がオンする。出
力ノードＯ５３は低レベルとなるとともに、隣接のエン
コーダ回路Ｃ５２の出力ノードＯ５２も低レベルにな
る。
【００１４】プライオリティ・エンコーダ回路１４は、
以上のように構成されかつ動作するので、最上位ビット
から順に「０」が入力されている場合には、順次に高レ
ベルを出力し、「１」が入力されると下位のエンコーダ
回路が低レベルを出力する。
以上のように構成されかつ動作するので、最上位ビット
から順に「０」が入力されている場合には、順次に高レ
ベルを出力し、「１」が入力されると下位のエンコーダ
回路が低レベルを出力する。
【００１５】
【発明が解決しようとする課題】以上説明したように、
従来の仮数部の演算ブロックでは、演算処理に伴うオー
バフローとアンダーフローとが丸め処理部のハードウェ
ア構成を複雑しており、正規化シフタのハードウェア量
が特に多くなってしまう。この問題を解消するために
は、プライオリティ・エンコーダおよび正規化シフタの
数を減らし、算術演算部の演算結果を複数ビット毎に分
割して処理することが考えられる。しかし、そうした場
合には演算処理速度が遅くなってしまうという問題があ
る。
従来の仮数部の演算ブロックでは、演算処理に伴うオー
バフローとアンダーフローとが丸め処理部のハードウェ
ア構成を複雑しており、正規化シフタのハードウェア量
が特に多くなってしまう。この問題を解消するために
は、プライオリティ・エンコーダおよび正規化シフタの
数を減らし、算術演算部の演算結果を複数ビット毎に分
割して処理することが考えられる。しかし、そうした場
合には演算処理速度が遅くなってしまうという問題があ
る。
【００１６】すなわちこの発明は、上記の問題点を解消
するためになされたものであり、ハードウェア量の少な
い丸め処理および情報落ち処理機能を有しかつ処理速度
を犠牲にすることのない浮動小数点演算装置を提供する
ことを目的とする。
するためになされたものであり、ハードウェア量の少な
い丸め処理および情報落ち処理機能を有しかつ処理速度
を犠牲にすることのない浮動小数点演算装置を提供する
ことを目的とする。
【００１７】
【課題を解決するための手段】請求項１の発明に係る浮
動小数点演算装置は、算術演算によって情報落ちが生じ
た演算結果に対して上位ビットの「０」を、複数ビット
の部分データ毎に計数するための計数手段と、計数手段
の計数結果に応答して情報落ちが生じた演算結果を正規
化するための第１の正規化手段と、算術演算部の算術演
算結果のオーバフローとアンダーフローとを考慮して演
算結果の丸め処理を行なう丸め処理手段と、第１の正規
化手段により正規化された演算結果または丸め処理手段
により丸め処理された演算結果を正規化する第２の正規
化手段とを備えたことを特徴とする。
動小数点演算装置は、算術演算によって情報落ちが生じ
た演算結果に対して上位ビットの「０」を、複数ビット
の部分データ毎に計数するための計数手段と、計数手段
の計数結果に応答して情報落ちが生じた演算結果を正規
化するための第１の正規化手段と、算術演算部の算術演
算結果のオーバフローとアンダーフローとを考慮して演
算結果の丸め処理を行なう丸め処理手段と、第１の正規
化手段により正規化された演算結果または丸め処理手段
により丸め処理された演算結果を正規化する第２の正規
化手段とを備えたことを特徴とする。
【００１８】請求項２の発明に係る浮動小数点演算装置
は、請求項１と同様な計数手段および第１の正規化手段
を含み、さらに演算結果を上位３ビットの論理状態を判
定して算術演算でのオーバフローまたはアンダーフロー
により最下位ビットの変動を検出する手段と、検出され
た最下位ビットの変動に対応して「１」を加算し、丸め
処理のための切上データを発生する切上データ発生手段
と、第１の正規化手段により正規化された演算結果また
は切上データ発生手段により発生された切上データを選
択するためのセレクタ手段と、セレクタ手段により選択
されたデータを正規化する第２の正規化手段とを含むこ
とを特徴とする。
は、請求項１と同様な計数手段および第１の正規化手段
を含み、さらに演算結果を上位３ビットの論理状態を判
定して算術演算でのオーバフローまたはアンダーフロー
により最下位ビットの変動を検出する手段と、検出され
た最下位ビットの変動に対応して「１」を加算し、丸め
処理のための切上データを発生する切上データ発生手段
と、第１の正規化手段により正規化された演算結果また
は切上データ発生手段により発生された切上データを選
択するためのセレクタ手段と、セレクタ手段により選択
されたデータを正規化する第２の正規化手段とを含むこ
とを特徴とする。
【００１９】
【作用】請求項１および請求項２の発明では、情報落ち
が生じた演算結果の処理は、第１の正規化手段および第
２の正規化手段により行なうことができ、第２の正規化
手段は、丸め処理部と共用されている。さらに算術演算
後に正規化を実行せずに丸め処理を行なった演算結果を
第２の正規化手段により正規化を行なうことにより、正
規化シフタを従来例よりも１つ省略することができる。
これにより、ハードウェア量を大幅に低減できる。ま
た、情報落ちの処理においては、計数手段により情報落
ちが生じた演算結果に対して上位ビットの「０」を複数
ビットの部分データ毎に計数するため、１ビット単位で
計数するプライオリティ・エンコーダよりも小さいもの
で実現することができる。
が生じた演算結果の処理は、第１の正規化手段および第
２の正規化手段により行なうことができ、第２の正規化
手段は、丸め処理部と共用されている。さらに算術演算
後に正規化を実行せずに丸め処理を行なった演算結果を
第２の正規化手段により正規化を行なうことにより、正
規化シフタを従来例よりも１つ省略することができる。
これにより、ハードウェア量を大幅に低減できる。ま
た、情報落ちの処理においては、計数手段により情報落
ちが生じた演算結果に対して上位ビットの「０」を複数
ビットの部分データ毎に計数するため、１ビット単位で
計数するプライオリティ・エンコーダよりも小さいもの
で実現することができる。
【００２０】
実施例１ 図１は、この発明の一実施例を示す浮動小数点演算装置
のブロック図である。ここでは、ＩＥＥＥ浮動小数点演
算規格の倍精度フォーマットの演算を一例として説明す
る。図１において、この浮動小数点演算装置は算術演算
部１、丸め処理部Ａおよび情報落ち処理部Ｂを含む。算
術演算部１は、図５に示した算術演算部１３と同様な構
成であり、同様な動作を行なう。情報落ち処理部Ｂは、
３ビット単位のプライオリティ・エンコーダ２、および
５４×１８ビット正規化シフタ２３を含む。丸め処理部
Ａは、上位３ビットの「０」チェックによるＬＳＢ判定
論理４、インクリメント信号生成部５、３ビット入力の
インクリメンタ６、丸め・情報落ち判定論理７、および
セレクタ８を含む。５４×３正規化シフタ９は、丸め処
理部Ａおよび情報落ち処理部Ｂにより共用されている。
なお、１０は算術演算の演算結果が出力されるバスであ
り、１１は情報落ち処理結果の出力と丸め処理部Ａの切
捨信号出力で共用しているバスであり、１２は丸め処理
部Ａのうちで切上信号が出力されるバスである。
のブロック図である。ここでは、ＩＥＥＥ浮動小数点演
算規格の倍精度フォーマットの演算を一例として説明す
る。図１において、この浮動小数点演算装置は算術演算
部１、丸め処理部Ａおよび情報落ち処理部Ｂを含む。算
術演算部１は、図５に示した算術演算部１３と同様な構
成であり、同様な動作を行なう。情報落ち処理部Ｂは、
３ビット単位のプライオリティ・エンコーダ２、および
５４×１８ビット正規化シフタ２３を含む。丸め処理部
Ａは、上位３ビットの「０」チェックによるＬＳＢ判定
論理４、インクリメント信号生成部５、３ビット入力の
インクリメンタ６、丸め・情報落ち判定論理７、および
セレクタ８を含む。５４×３正規化シフタ９は、丸め処
理部Ａおよび情報落ち処理部Ｂにより共用されている。
なお、１０は算術演算の演算結果が出力されるバスであ
り、１１は情報落ち処理結果の出力と丸め処理部Ａの切
捨信号出力で共用しているバスであり、１２は丸め処理
部Ａのうちで切上信号が出力されるバスである。
【００２１】この発明は主に半導体集積回路装置で利用
されるものであり、ハードウェアの効率的な利用によっ
て速度性能を低下させることなく、レイアウト面積の低
減を図っている。まず第１に情報落ち処理部Ｂの正規化
シフタを２段構成としたことにより、１段構成の場合に
は５４×５４の正規化シフタが必要であったものが、５
４×１８の正規化シフタ３と５４×３の正規化シフタ９
とで済む。この場合において、正規化シフタの数は増え
るが、各正規化シフタのサイズが小さくなるため、結果
としてハードウェア量が減少することに加えて、２段目
の５４×３正規化シフタ２０を丸め処理後の正規化シフ
タと共用しているため、ハードウェア量は５４×５４の
正規化シフタから５４×１８の正規化シフタに減る。
されるものであり、ハードウェアの効率的な利用によっ
て速度性能を低下させることなく、レイアウト面積の低
減を図っている。まず第１に情報落ち処理部Ｂの正規化
シフタを２段構成としたことにより、１段構成の場合に
は５４×５４の正規化シフタが必要であったものが、５
４×１８の正規化シフタ３と５４×３の正規化シフタ９
とで済む。この場合において、正規化シフタの数は増え
るが、各正規化シフタのサイズが小さくなるため、結果
としてハードウェア量が減少することに加えて、２段目
の５４×３正規化シフタ２０を丸め処理後の正規化シフ
タと共用しているため、ハードウェア量は５４×５４の
正規化シフタから５４×１８の正規化シフタに減る。
【００２２】さらに、プライオリティ・エンコーダ２で
「０」を計数するときの精度が３ビット単位でよいた
め、１ビット単位の場合よりもハードウェア量が少な
い。
「０」を計数するときの精度が３ビット単位でよいた
め、１ビット単位の場合よりもハードウェア量が少な
い。
【００２３】この３ビット単位のプライオリティ・エン
コーダは、たとえば図２に示すような回路で実現でき
る。
コーダは、たとえば図２に示すような回路で実現でき
る。
【００２４】図２に示すプライオリティ・エンコーダ４
と図６に示すプライオリティ・エンコーダ１４とが異な
るところは、５４段のエンコーダ回路に代えて１８段の
エンコーダ回路Ｃ０〜Ｃ１７が設けられ、かつ各段に３
入力ＯＲゲートが追加されていることである。なお、図
２では、表示を簡単化するために４つのＯＲゲート３
４、３５、３６、３７のみを示す。
と図６に示すプライオリティ・エンコーダ１４とが異な
るところは、５４段のエンコーダ回路に代えて１８段の
エンコーダ回路Ｃ０〜Ｃ１７が設けられ、かつ各段に３
入力ＯＲゲートが追加されていることである。なお、図
２では、表示を簡単化するために４つのＯＲゲート３
４、３５、３６、３７のみを示す。
【００２５】図２に示すプライオリティ・エンコーダ４
であれば３入力ＯＲゲートが挿入されているもののエン
コーダ回路は１８ビット分でよくハードウェア量が少な
くなるとともにクリティカルパスのゲート段数が少なく
なるため、エンコードに要する時間も短くなる。したが
って、正規化シフタの段数が増加しても演算装置全体と
しては速度低下につながらない。
であれば３入力ＯＲゲートが挿入されているもののエン
コーダ回路は１８ビット分でよくハードウェア量が少な
くなるとともにクリティカルパスのゲート段数が少なく
なるため、エンコードに要する時間も短くなる。したが
って、正規化シフタの段数が増加しても演算装置全体と
しては速度低下につながらない。
【００２６】再び図１を参照して、ＬＳＢ判定論理４
は、オーバフローとアンダーフローによる最下位ビット
（ＬＳＢ）のシフトを演算結果の上位３ビットの「０」
のチェックにより割出して、ＬＳＢに位置を判定してい
る。そして、インクリメント信号生成部５がＬＳＢ判定
論理４の判定結果を基にして、ＬＳＢに「１」を加えた
インクリメント信号を生成し、丸め判定論理に必要なＬ
ＳＢより下位のビットを切出している。これにより、図
５に示した５４×２正規化シフタを省略しかつ５４×３
正規化シフタ１６を省略することができ、従来よりもハ
ードウェア量を減少することができる。
は、オーバフローとアンダーフローによる最下位ビット
（ＬＳＢ）のシフトを演算結果の上位３ビットの「０」
のチェックにより割出して、ＬＳＢに位置を判定してい
る。そして、インクリメント信号生成部５がＬＳＢ判定
論理４の判定結果を基にして、ＬＳＢに「１」を加えた
インクリメント信号を生成し、丸め判定論理に必要なＬ
ＳＢより下位のビットを切出している。これにより、図
５に示した５４×２正規化シフタを省略しかつ５４×３
正規化シフタ１６を省略することができ、従来よりもハ
ードウェア量を減少することができる。
【００２７】３ビット入力インクリメンタ６は、ＬＳＢ
がシフトした場合の切上信号の生成を容易にすることが
できる。この３ビット入力インクリメンタ６の詳細を図
３に示す。
がシフトした場合の切上信号の生成を容易にすることが
できる。この３ビット入力インクリメンタ６の詳細を図
３に示す。
【００２８】図３を参照して、このインクリメンタ６は
下位の２ビットを全加算器２６としており、最下位の半
加算器２５の１入力と合わせて３ビットのインクリメン
ト信号を外部から与えられる構成にしている。このイン
クリメント信号として、「００１」、「０１０」、「１
００」を与えてオーバフローとアンダーフローによるＬ
ＳＢシフトに対応させている。一例として仮数部が８ビ
ットの場合について示すと、図４のような計算になる。
下位の２ビットを全加算器２６としており、最下位の半
加算器２５の１入力と合わせて３ビットのインクリメン
ト信号を外部から与えられる構成にしている。このイン
クリメント信号として、「００１」、「０１０」、「１
００」を与えてオーバフローとアンダーフローによるＬ
ＳＢシフトに対応させている。一例として仮数部が８ビ
ットの場合について示すと、図４のような計算になる。
【００２９】実施例２ 図１に示したインクリメンタ６において、最下位ビット
だけでなく中間ビットにもインクリメント信号入力用の
全加算器を設けることにより、単精度と倍精度などのよ
うな異なる精度モードのデータを同じ演算器で扱えるも
のが容易に得られる。また、この構成によるとビット数
の少ない単精度データの方が高速に演算できる。
だけでなく中間ビットにもインクリメント信号入力用の
全加算器を設けることにより、単精度と倍精度などのよ
うな異なる精度モードのデータを同じ演算器で扱えるも
のが容易に得られる。また、この構成によるとビット数
の少ない単精度データの方が高速に演算できる。
【００３０】実施例３ この発明はＩＥＥＥ浮動小数点演算規格の倍精度フォー
マットにのみならず全ての丸め演算に対して用いること
ができる。ビット数の変化に対してはＩＥＥＥ浮動小数
点演算規格の倍精度の仮数部が丸めのためのビットを含
めて５４ビットであるのを任意のビット数に置換えれば
よい。
マットにのみならず全ての丸め演算に対して用いること
ができる。ビット数の変化に対してはＩＥＥＥ浮動小数
点演算規格の倍精度の仮数部が丸めのためのビットを含
めて５４ビットであるのを任意のビット数に置換えれば
よい。
【００３１】実施例４ 実施例１では、正規化シフタを５４×１８正規化シフタ
３と５４×３正規化シフタ９との２段構成としたが、３
ビット以上であれば基本的には何ビットでもよい。たと
えば、多入力ゲートの入力数はｎ（ｎは正の整数）入力
まで許されているとする。この場合にはプライオリティ
・エンコーダの初段のＯＲ論理にｎ入力ゲートを用いて
ｎビット単位プライオリティ・エンコーダとすることに
より、ハードウェア量が小さくなり、エンコーダ回路の
クリティカルパスも短くなる。また、次段の正規化シフ
タ９も５４×ｍと５４×ｎの２段構成となり、ｎが２７
ビットを超えない限りはｎが大きいほどシフタのハード
ウェア量は小さくなる。ここで、ｍは（５４／ｎ−１）
＞ｍ≧（５４／ｎ）の範囲の整数である。たとえば、ｎ
＝５とすると、１１個の５入力ＯＲゲートと１１ビット
分のエンコーダ回路によりプライオリティ・エンコーダ
・エンコーダを構成することができ、正規化シフタ３お
よび９は、５４×１１と５４×５の２段構成となる。
３と５４×３正規化シフタ９との２段構成としたが、３
ビット以上であれば基本的には何ビットでもよい。たと
えば、多入力ゲートの入力数はｎ（ｎは正の整数）入力
まで許されているとする。この場合にはプライオリティ
・エンコーダの初段のＯＲ論理にｎ入力ゲートを用いて
ｎビット単位プライオリティ・エンコーダとすることに
より、ハードウェア量が小さくなり、エンコーダ回路の
クリティカルパスも短くなる。また、次段の正規化シフ
タ９も５４×ｍと５４×ｎの２段構成となり、ｎが２７
ビットを超えない限りはｎが大きいほどシフタのハード
ウェア量は小さくなる。ここで、ｍは（５４／ｎ−１）
＞ｍ≧（５４／ｎ）の範囲の整数である。たとえば、ｎ
＝５とすると、１１個の５入力ＯＲゲートと１１ビット
分のエンコーダ回路によりプライオリティ・エンコーダ
・エンコーダを構成することができ、正規化シフタ３お
よび９は、５４×１１と５４×５の２段構成となる。
【００３２】実施例５ 実施例１では情報落ち処理部Ｂの正規化シフタを５４×
１８正規化シフタ３および５４×３正規化シフタ９から
なる２段構成としたが、段数は任意でよく、最終段の正
規化シフタを丸め処理部Ａと共用すればよい。
１８正規化シフタ３および５４×３正規化シフタ９から
なる２段構成としたが、段数は任意でよく、最終段の正
規化シフタを丸め処理部Ａと共用すればよい。
【００３３】
【発明の効果】以上のように、この発明の浮動小数点演
算装置の構成によれば、速度低下を生じることなく、ハ
ードウェア量を減少することができる。また、請求項２
の切上データ発生手段では、オーバフローとアンダーフ
ローによるＬＳＢのシフトに対応させることが可能にな
る。
算装置の構成によれば、速度低下を生じることなく、ハ
ードウェア量を減少することができる。また、請求項２
の切上データ発生手段では、オーバフローとアンダーフ
ローによるＬＳＢのシフトに対応させることが可能にな
る。
【図１】この発明の一実施例を示す浮動小数点演算の仮
数部の処理ブロックを示す図である。
数部の処理ブロックを示す図である。
【図２】図１に示したプライオリティ・エンコーダの詳
細を示す回路図である。
細を示す回路図である。
【図３】図１に示した３ビット入力インクリメンタの回
路図である。
路図である。
【図４】図３に示した３ビット入力インクリメンタの演
算イメージを説明するための図である。
算イメージを説明するための図である。
【図５】従来の浮動小数点演算装置の仮数部の演算処理
ブロックを示す図である。
ブロックを示す図である。
【図６】図５に示した１ビット単位のプライオリティ・
エンコーダの詳細を示す回路図である。
エンコーダの詳細を示す回路図である。
１ 算術演算部 ２ ３ビット単位のプライオリティ・エンコーダ ３ ５４×１８ビット正規化シフタ ４ 上位３ビットの０チェックによるＬＳＢ判定論理 ５ インクリメント信号生成部 ６ ３ビット入力のインクリメンタ ７ 丸め・情報落ち判定論理回路 ８ セレクタ ９ ５４×３ビット正規化シフタ Ａ 丸め処理部 Ｂ 情報落ち処理部 Ｃ０〜Ｃ１７ エンコーダ回路 ２５ 半加算器 ２６ 全加算器 ２７，３３ ＡＮＤゲート ２８，２９ ＮＭＯＳトランジスタ ３０ インバータ ３４〜３７ ３入力ＯＲゲート
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年８月１７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】ここでは、浮動小数点演算プロセッサにお
ける代表的な規格であるＩＥＥＥ浮動小数点演算規格の
倍精度フォーマット（基本形式）の演算を一例をして説
明する。ＩＥＥＥ規格では、仮数部の精度が５３ビット
に定められており、オーバーフロービットを含めると５
４ビットになる。
ける代表的な規格であるＩＥＥＥ浮動小数点演算規格の
倍精度フォーマット（基本形式）の演算を一例をして説
明する。ＩＥＥＥ規格では、仮数部の精度が５３ビット
に定められており、オーバーフロービットを含めると５
４ビットになる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】丸め処理部Ａは、５４×３正規化シフタ１
６、インクリメンタ１７、５４×２正規化シフタ１８、
丸め・情報落ち判定論理１９、およびセレクタ２０を含
む。５４×３正規化シフタ１６は、算術演算部１３の演
算結果を左にシフトして正規化する。すなわち、仮数の
最上位ビットに「１」がくるようにシフトする。インク
リメンタ１７は、５４×３正規化シフタ１６により正規
化された演算結果の最下位ビットに「１」を加算し、切
上信号を発生する。５４×２正規化シフタ１８は、イン
クリメンタ１７からの切上信号をそのまままたは１ビッ
トシフトして正規化する。５４×２正規化シフタ１８に
より正規化された演算結果はデータバス２４を通してセ
レクタ２０に与えられる。丸め・情報落ち判定論理１９
は、丸めモード時にバス２３またはバス２４を通して入
力される切上信号または切捨信号を選択するための制御
信号をセレクタ２０に出力する。セレクタ２０は、その
入力部がバス２２〜２４に接続され、丸め情報落ち判定
論理１９からの制御信号に応答していずれかのバスを選
択する。
６、インクリメンタ１７、５４×２正規化シフタ１８、
丸め・情報落ち判定論理１９、およびセレクタ２０を含
む。５４×３正規化シフタ１６は、算術演算部１３の演
算結果を左にシフトして正規化する。すなわち、仮数の
最上位ビットに「１」がくるようにシフトする。インク
リメンタ１７は、５４×３正規化シフタ１６により正規
化された演算結果の最下位ビットに「１」を加算し、切
上信号を発生する。５４×２正規化シフタ１８は、イン
クリメンタ１７からの切上信号をそのまままたは１ビッ
トシフトして正規化する。５４×２正規化シフタ１８に
より正規化された演算結果はデータバス２４を通してセ
レクタ２０に与えられる。丸め・情報落ち判定論理１９
は、丸めモード時にバス２３またはバス２４を通して入
力される切上信号または切捨信号を選択するための制御
信号をセレクタ２０に出力する。セレクタ２０は、その
入力部がバス２２〜２４に接続され、丸め情報落ち判定
論理１９からの制御信号に応答していずれかのバスを選
択する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】続いて、情報落ち処理について説明する。
情報落ち処理のためのパスは前述の丸め処理とは完全に
独立しており、最終段のセレクタ２０により丸め処理と
区別し信号を選択している。ここでの処理はプライオリ
ティ・エンコーダ１４によって上位ビットの「０」の数
を計数し、その分だけ次段の５４×５４正規化シフタ１
５により算術演算部１３の演算結果をシフトしている。
このシフトにより、算術演算部１３の演算結果は、仮数
の最上位に「１」が配置される。
情報落ち処理のためのパスは前述の丸め処理とは完全に
独立しており、最終段のセレクタ２０により丸め処理と
区別し信号を選択している。ここでの処理はプライオリ
ティ・エンコーダ１４によって上位ビットの「０」の数
を計数し、その分だけ次段の５４×５４正規化シフタ１
５により算術演算部１３の演算結果をシフトしている。
このシフトにより、算術演算部１３の演算結果は、仮数
の最上位に「１」が配置される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】図６は図５に示したプライオリティ・エン
コーダ１４の詳細を示す回路図である。図６に示すプラ
イオリティ・エンコーダ１４は、たとえば米国特許４，
７８５，４２１号の第２図に示されている。図６におい
て、このプライオリティ・エンコーダ１４は、仮数部の
５４ビットに対応して設けられ、直列的に接続されるエ
ンコーダ回路Ｃ０〜Ｃ５３を備える。エンコーダ回路Ｃ
５３は、最上位ビット（ＭＳＢ）の入力データＩ５３を
受けるインバータ３０と、ＮＭＯＳトランジスタ２８お
よび２９と、ＭＳＢのエンコード結果を出力するＡＮＤ
２７を含む。インバータ３０は、その出力ノードがＮＭ
ＯＳトランジスタ２８のゲート電極に接続される。ＮＭ
ＯＳトランジスタ２８は、その一方電極が電源端子３１
に接続され、その他方電極は次段回路Ｃ５２のＮＭＯＳ
トランジスタ２８の一方電極に接続される。ＮＭＯＳト
ランジスタ２９は、そのゲート電極が入力データＩ５３
を受けるように接続され、その一方電極は接地電位３２
に、他方電極は次段回路Ｃ５２のＮＭＯＳトランジスタ
２８の一方電極に接続される。ＡＮＤゲート２７は、そ
の一方の入力ノードが電源端子３１に接続され、その他
方の入力ノードが入力データＩ５３を受けるように接続
される。エンコーダ回路Ｃ０は、最下位ビット（ＬＳ
Ｂ）の入力データＩ０とエンコーダ回路Ｃ１の入力デー
タＩ１を受けるＡＮＤゲート３３を備える。エンコーダ
回路Ｃ１〜Ｃ５２は、エンコーダ回路Ｃ５３と同様な構
成であり、電源端子３１からの信号のかわりに前段から
の信号を受けるように、すなわちエンコーダ回路Ｃ１〜
Ｃ５３のＮＭＯＳトランジスタ２８が直列に接続され
る。
コーダ１４の詳細を示す回路図である。図６に示すプラ
イオリティ・エンコーダ１４は、たとえば米国特許４，
７８５，４２１号の第２図に示されている。図６におい
て、このプライオリティ・エンコーダ１４は、仮数部の
５４ビットに対応して設けられ、直列的に接続されるエ
ンコーダ回路Ｃ０〜Ｃ５３を備える。エンコーダ回路Ｃ
５３は、最上位ビット（ＭＳＢ）の入力データＩ５３を
受けるインバータ３０と、ＮＭＯＳトランジスタ２８お
よび２９と、ＭＳＢのエンコード結果を出力するＡＮＤ
２７を含む。インバータ３０は、その出力ノードがＮＭ
ＯＳトランジスタ２８のゲート電極に接続される。ＮＭ
ＯＳトランジスタ２８は、その一方電極が電源端子３１
に接続され、その他方電極は次段回路Ｃ５２のＮＭＯＳ
トランジスタ２８の一方電極に接続される。ＮＭＯＳト
ランジスタ２９は、そのゲート電極が入力データＩ５３
を受けるように接続され、その一方電極は接地電位３２
に、他方電極は次段回路Ｃ５２のＮＭＯＳトランジスタ
２８の一方電極に接続される。ＡＮＤゲート２７は、そ
の一方の入力ノードが電源端子３１に接続され、その他
方の入力ノードが入力データＩ５３を受けるように接続
される。エンコーダ回路Ｃ０は、最下位ビット（ＬＳ
Ｂ）の入力データＩ０とエンコーダ回路Ｃ１の入力デー
タＩ１を受けるＡＮＤゲート３３を備える。エンコーダ
回路Ｃ１〜Ｃ５２は、エンコーダ回路Ｃ５３と同様な構
成であり、電源端子３１からの信号のかわりに前段から
の信号を受けるように、すなわちエンコーダ回路Ｃ１〜
Ｃ５３のＮＭＯＳトランジスタ２８が直列に接続され
る。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】動作において、ＭＳＢの入力データＩ５３
が「０」の場合には、ＮＭＯＳトランジスタ２８がオン
し、ＮＭＯＳトランジスタ２９がオフする。ＡＮＤゲー
ト２７の入力ノードに電源電圧３１が供給されるので、
出力ノードＯ５３は、高レベルになり、さらにその高レ
ベルの信号はＮＭＯＳトランジスタ２８を介して次段に
伝播される。一方、入力データＩ５３が「１」の場合に
は、ＮＭＯＳトランジスタ２８がオフし、ＮＭＯＳトラ
ンジスタ２９がオンする。出力ノードＯ５３は低レベル
となるとともに、隣接のエンコーダ回路Ｃ５２の出力ノ
ードＯ５２も低レベルになる。
が「０」の場合には、ＮＭＯＳトランジスタ２８がオン
し、ＮＭＯＳトランジスタ２９がオフする。ＡＮＤゲー
ト２７の入力ノードに電源電圧３１が供給されるので、
出力ノードＯ５３は、高レベルになり、さらにその高レ
ベルの信号はＮＭＯＳトランジスタ２８を介して次段に
伝播される。一方、入力データＩ５３が「１」の場合に
は、ＮＭＯＳトランジスタ２８がオフし、ＮＭＯＳトラ
ンジスタ２９がオンする。出力ノードＯ５３は低レベル
となるとともに、隣接のエンコーダ回路Ｃ５２の出力ノ
ードＯ５２も低レベルになる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】
【発明が解決しようとする課題】以上説明したように、
従来の仮数部の演算ブロックでは、演算処理に伴うオー
バフローとアンダーフローとが丸め処理部のハードウェ
ア構成を複雑にしており、正規化シフタのハードウェア
量が特に多くなってしまう。この問題を解消するために
は、プライオリティ・エンコーダおよび正規化シフタの
数を減らし、算術演算部の演算結果を複数ビット毎に分
割して処理することが考えられる。しかし、そうした場
合には演算処理速度が遅くなってしまうという問題があ
る。
従来の仮数部の演算ブロックでは、演算処理に伴うオー
バフローとアンダーフローとが丸め処理部のハードウェ
ア構成を複雑にしており、正規化シフタのハードウェア
量が特に多くなってしまう。この問題を解消するために
は、プライオリティ・エンコーダおよび正規化シフタの
数を減らし、算術演算部の演算結果を複数ビット毎に分
割して処理することが考えられる。しかし、そうした場
合には演算処理速度が遅くなってしまうという問題があ
る。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正内容】
【００２０】
【実施例】 実施例１ 図１は、この発明の一実施例を示す浮動小数点演算装置
の仮数部の演算処理ブロックを示す図である。ここで
は、ＩＥＥＥ浮動小数点演算規格の倍精度フォーマット
の演算を一例として説明する。図１において、この浮動
小数点演算装置は算術演算部１、丸め処理部Ａおよび情
報落ち処理部Ｂを含む。算術演算部１は、図５に示した
算術演算部１３と同様な構成であり、同様な動作を行な
う。情報落ち処理部Ｂは、３ビット単位のプライオリテ
ィ・エンコーダ２、および５４×１８ビット正規化シフ
タ３を含む。丸め処理部Ａは、上位３ビットの「０」チ
ェックによるＬＳＢ判定論理４、インクリメント信号生
成部５、３ビット入力のインクリメンタ６、丸め・情報
落ち判定論理７、およびセレクタ８を含む。５４×３正
規化シフタ９は、丸め処理部Ａおよび情報落ち処理部Ｂ
により共用されている。なお、１０は算術演算の演算結
果が出力されるバスであり、１１は情報落ち処理結果の
出力と丸め処理部Ａの切捨信号出力で共用しているバス
であり、１２は丸め処理部Ａのうちで切上信号が出力さ
れるバスである。
の仮数部の演算処理ブロックを示す図である。ここで
は、ＩＥＥＥ浮動小数点演算規格の倍精度フォーマット
の演算を一例として説明する。図１において、この浮動
小数点演算装置は算術演算部１、丸め処理部Ａおよび情
報落ち処理部Ｂを含む。算術演算部１は、図５に示した
算術演算部１３と同様な構成であり、同様な動作を行な
う。情報落ち処理部Ｂは、３ビット単位のプライオリテ
ィ・エンコーダ２、および５４×１８ビット正規化シフ
タ３を含む。丸め処理部Ａは、上位３ビットの「０」チ
ェックによるＬＳＢ判定論理４、インクリメント信号生
成部５、３ビット入力のインクリメンタ６、丸め・情報
落ち判定論理７、およびセレクタ８を含む。５４×３正
規化シフタ９は、丸め処理部Ａおよび情報落ち処理部Ｂ
により共用されている。なお、１０は算術演算の演算結
果が出力されるバスであり、１１は情報落ち処理結果の
出力と丸め処理部Ａの切捨信号出力で共用しているバス
であり、１２は丸め処理部Ａのうちで切上信号が出力さ
れるバスである。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正内容】
【００２６】再び図１を参照して、ＬＳＢ判定論理４
は、オーバフローとアンダーフローによる最下位ビット
（ＬＳＢ）のシフトを演算結果の上位３ビットの「０」
のチェックにより割出して、ＬＳＢの位置を判定してい
る。そして、インクリメント信号生成部５がＬＳＢ判定
論理４の判定結果を基にして、ＬＳＢに「１」を加えた
インクリメント信号を生成し、丸め判定論理に必要なＬ
ＳＢより下位のビットを切出している。これにより、図
５に示した５４×２正規化シフタを省略しかつ５４×３
正規化シフタ１６を省略することができ、従来よりもハ
ードウェア量を減少することができる。
は、オーバフローとアンダーフローによる最下位ビット
（ＬＳＢ）のシフトを演算結果の上位３ビットの「０」
のチェックにより割出して、ＬＳＢの位置を判定してい
る。そして、インクリメント信号生成部５がＬＳＢ判定
論理４の判定結果を基にして、ＬＳＢに「１」を加えた
インクリメント信号を生成し、丸め判定論理に必要なＬ
ＳＢより下位のビットを切出している。これにより、図
５に示した５４×２正規化シフタを省略しかつ５４×３
正規化シフタ１６を省略することができ、従来よりもハ
ードウェア量を減少することができる。
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】
Claims (4)
- 【請求項１】 浮動小数点データの仮数部の算術演算を
行なう算術演算部を備えた浮動小数点演算装置であっ
て、 前記算術演算によって情報落ちが生じた演算結果に対し
て上位ビットの「０」を、複数ビットの部分データ毎に
計数するための計数手段と、 前記計数手段の計数結果に応答して前記情報落ちが生じ
た演算結果を正規化するための第１の正規化手段と、 前記算術演算部による算術演算結果のオーバフローとア
ンダーフローとを考慮して、演算結果の丸め処理を行な
うための丸め処理手段と、 前記第１の正規化手段により正規化された演算結果また
は前記丸め処理手段により丸め処理された演算結果を正
規化するための第２の正規化手段と、 を備えたことを特徴とする浮動小数点演算装置。 - 【請求項２】 浮動小数点データの仮数部の算術演算を
行なう算術演算部を備えた浮動小数点演算装置であっ
て、 前記算術演算によって情報落ちが生じた演算結果に対し
て上位ビットの「０」を、複数ビットの部分データ毎に
計数するための計数手段と、 前記計数手段の計数結果に応答して前記情報落ちが生じ
た演算結果を正規化するための第１の正規化手段と、 前記算術演算部による算術演算結果の上位３ビットの論
理状態を判定して前記算術演算でのオーバフローまたは
アンダーフローによる最下位ビットの変動を検出するた
めの手段と、 前記検出された最下位ビットの変動に対応して「１」を
加算し、丸め処理のための切上データを発生するための
切上データ発生手段と、 前記第１の正規化手段により正規化された演算結果また
は前記切上データ発生手段により発生された切上データ
を選択するためのセレクタ手段と、 前記セレクタ手段により選択されたデータを正規化する
ための第２の正規化手段と、 を含むことを特徴とする浮動小数点演算装置。 - 【請求項３】 前記切上データ発生手段は、ｎビットの
仮数部と丸め処理におけるガードビットを含めて（ｎ＋
１）ビットからなるデータ形式の演算に対して、最上位
から（ｎ−２）までの最下位ビットに設けられる半加算
器と、下位の（ｎ−１）ビットとｎビットに設けられる
全加算器とを含むことを特徴とする、前記請求項２記載
の浮動小数点演算装置。 - 【請求項４】 前記切上データ発生手段は、仮数部がｊ
ビット（ｊ＜ｎからなる単精度モード）のデータ形式に
対応して中位の（ｎ−１）ビットとｊビットの半加算器
を全加算器に置換えた回路構成を備えることを特徴とす
る、前記請求項３記載の浮動小数点演算装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4212785A JPH0659858A (ja) | 1992-08-10 | 1992-08-10 | 浮動小数点演算装置 |
| US08/098,984 US5303175A (en) | 1992-08-10 | 1993-07-29 | Floating point arithmetic unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4212785A JPH0659858A (ja) | 1992-08-10 | 1992-08-10 | 浮動小数点演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0659858A true JPH0659858A (ja) | 1994-03-04 |
Family
ID=16628347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4212785A Pending JPH0659858A (ja) | 1992-08-10 | 1992-08-10 | 浮動小数点演算装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5303175A (ja) |
| JP (1) | JPH0659858A (ja) |
Cited By (1)
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- 1992-08-10 JP JP4212785A patent/JPH0659858A/ja active Pending
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- 1993-07-29 US US08/098,984 patent/US5303175A/en not_active Expired - Lifetime
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| US5303175A (en) | 1994-04-12 |
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