JP2000347832A - 浮動小数点演算方式ならびに浮動小数点演算装置およびそれを備える半導体集積回路装置 - Google Patents

浮動小数点演算方式ならびに浮動小数点演算装置およびそれを備える半導体集積回路装置

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JP2000347832A
JP2000347832A JP11162056A JP16205699A JP2000347832A JP 2000347832 A JP2000347832 A JP 2000347832A JP 11162056 A JP11162056 A JP 11162056A JP 16205699 A JP16205699 A JP 16205699A JP 2000347832 A JP2000347832 A JP 2000347832A
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Shuji Fukagawa
周二 深川
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Abstract

(57)【要約】 【課題】 浮動小数点データについて小数点以下部分の
切捨てや切上げによる整数化を高速かつ効率的に行なう
ことが可能な浮動小数点演算方式および浮動小数点装置
を提供する。 【解決手段】 本発明の浮動小数点演算方式は、入力デ
ータを受けるデータ入力ステップ１０と、入力データＦ
ｒの指数部ビットデータに対して判定演算を実行して判
定演算値Ｘを出力するステップ３０と、判定演算値Ｘの
結果に応じて場合分けを行ない、整数化を切上げおよび
切捨てのいずれによって実行するかを指示する指定信号
Ｃと、データＦｒの符号ビットＳとの組合わせに応じ
て、出力データの各ビットの値を設定するステップ４０
と、出力データＦｉを出力するステップ２０とを備え
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、浮動小数点デー
タの演算方式に関し、より特定的には、浮動小数点デー
タの小数点以下部分を切上げあるいは切捨てることによ
る整数化を効率的に行なうことが可能な浮動小数点演算
方式ならびに浮動小数点演算装置および当該装置を具備
する半導体集積回路装置に関するものである。
【０００２】
【従来の技術】計算機内では、数値を一定個数のビット
を有するディジタルデータとして表現する必要があるた
め、実数データは、一般的に浮動小数点データによって
表現される。
【０００３】浮動小数点データの形式については、３２
ビット長のＩＥＥＥ規格が一般的に採用されている。図
２９は、ＩＥＥＥ規格の単精度浮動小数点データの構成
を示す概念図である。
【０００４】図２９を参照して、ＩＥＥＥ規格の単精度
浮動小数点データは、１ビットの符号ビットと、８ビッ
トの指数部と、２３ビットの仮数部とを含む。一般に、
浮動小数点データで表現される実数Ｚは、下記（１）式
で示される。
【０００５】 Ｚ＝（−１）s×（１＋Ｆ）×２(e-b)…（１） （１）式中、Ｆは、８ビットの仮数部ビットによって表
わされる小数点以下部分である。Ｓは、符号ビットのデ
ータに対応し、ｅは、８ビットの指数部の１０進数表示
に対応する。ｂは、指数を表わす場合におけるバイアス
値であり、規格ごとに予め定められた値が用いられる。
たとえば、単精度のＩＥＥＥ規格浮動小数点データにお
いては、ｂ＝１２７であり、倍精度の浮動小数点データ
においては、ｂ＝１０２３に設定される。
【０００６】すなわち、仮数部の各ビットについて先頭
ビットから順にｓ１，ｓ２，ｓ３，…，と番号を付ける
と、（１）式は下記（２）式のように展開される。
【０００７】 （−１）s×（１＋（ｓ１×２-1）＋（ｓ２×２-2）＋（ｓ３×２-3）＋…） × ２(e-b)…（２） このように、浮動小数点データを用いることによって、
指数部と仮数部との組合せによって、広範囲の実数デー
タを、精度よく表現することが可能となる。
【０００８】
【発明が解決しようとする課題】計算機における幾何学
的な計算や図形の描画計算の実行等において、得られた
実数データに対して小数点以下のデータを切捨てあるい
は切上げることによって整数化する処置を高速かつ高頻
度に行なう必要が生じる場合がある。
【０００９】このような場合において、浮動小数点デー
タは、指数部と仮数部との組合せで広範囲の実数値を表
現するためのものであるから、両者の組合せによって、
実数データに含まれる小数点以下のデータの桁数はまち
まちである。よって、浮動小数点データの整数化を効率
的に行なうためには、特別な方法を考える必要がある。
【００１０】この発明の目的は、浮動小数点データにつ
いて小数点以下の切捨てや切上げを効率的に行ない整数
化することが可能な浮動小数点演算方式ならびに浮動小
数点演算装置および当該装置を具備した半導体集積回路
装置の構成を提供することである。
【００１１】
【課題を解決するための手段】請求項１記載の浮動小数
点演算方式は、符号ビットと、Ｍビットの指数部（Ｍ：
自然数）と、Ｎビットの仮数部（Ｎ：自然数）とを有す
る２進数の浮動小数点データの整数化を行なう浮動小数
点演算方式であって、入力データの指数部に対応する１
０進数値から所定のバイアス値を差し引いた演算結果Ｘ
（Ｘ：整数）を出力するステップと、演算結果Ｘと、入
力データの正負と、整数化を切上げおよび切捨てのいず
れによって実行するかを指示するための整数化指定信号
との組み合わせに応じて、出力整数データの各ビットを
設定するステップとを備える。
【００１２】請求項２記載の浮動小数点演算方式は、請
求項１記載の浮動小数点演算方式であって、出力整数デ
ータの各ビットを設定するステップは、演算結果ＸがＭ
より大きい場合に、出力整数データの各ビットを入力デ
ータの各ビットと同一の値に設定するステップと、演算
結果Ｘが０より小さい場合に、入力データの正負と整数
化指定信号との組み合わせに応じて、出力整数データの
各ビットを設定するステップと、演算結果Ｘが０以上か
つＭ以下である場合に、入力データの正負と整数化指定
信号との組み合わせに応じて、出力整数データの各ビッ
トを設定するステップとを含む。
【００１３】請求項３記載の浮動小数点演算方式は、請
求項２記載の浮動小数点演算方式であって、演算結果Ｘ
が０より小さい場合に出力整数データの各ビットを設定
するステップは、１０進数値の０に対応する浮動小数点
データの指数部および仮数部のビット列を有する（Ｍ＋
Ｎ）ビットの第１固定値データと、１０進数値の１に対
応する浮動小数点データの指数部および仮数部のビット
列を有する（Ｍ＋Ｎ）ビットの第２固定値データとを発
生するステップと、正の入力データに対して切上げによ
る整数化が指示された場合および、負の入力データに対
して切捨てによる整数化が指示された場合において、出
力整数データの指数部および仮数部の各ビットに第１固
定値データを設定するステップと、負の入力データに対
して切上げによる整数化が指示された場合および、正の
入力データに対して切捨てによる整数化が指示された場
合において、出力整数データの指数部および仮数部の各
ビットに第２固定値データを設定するステップと、出力
整数データの符号ビットを、入力データの符号ビットと
同一の値に設定するステップとを有する。
【００１４】請求項４記載の浮動小数点演算方式は、請
求項２記載の浮動小数点演算方式であって、演算結果Ｘ
が０以上かつＭ以下である場合に出力整数データの各ビ
ットを設定するステップは、負の入力データに対して切
上げによる整数化が指示された場合および、正の入力デ
ータに対して切捨てによる整数化が指示された場合にお
いて、第１ビットから第（Ｍ＋Ｘ）ビットは入力データ
の対応するビットと同一の値を有し、かつ、第（Ｍ＋Ｘ
＋１）ビット以降は０の値を有する（Ｍ＋Ｎ）ビットの
切捨てデータの各ビットを出力整数データの指数部およ
び仮数部の各ビットに設定するステップと、正の入力デ
ータに対して切上げによる整数化が指示された場合およ
び、負の入力データに対して切捨てによる整数化が指示
された場合において、第（Ｍ＋Ｘ）ビットについてのみ
１の値を有するとともに、他の各ビットについては０の
値を有する（Ｍ＋Ｎ）ビットのインクリメントデータ
と、切捨てデータとの加算によって得られる切上げデー
タの各ビットを、出力整数データの指数部および仮数部
の各ビットに設定するステップと、出力整数データの符
号ビットを、入力データの符号ビットと同一の値に設定
するステップとを有する。
【００１５】請求項５記載の浮動小数点演算装置は、符
号ビットと、Ｍビットの指数部（Ｍ：自然数）と、Ｎビ
ットの仮数部（Ｎ：自然数）とを有する２進数の浮動小
数点データの整数化を行なう浮動小数点演算装置であっ
て、入力データを受ける入力回路と、入力データの指数
部に対応する１０進数値から所定のバイアス値を差し引
いた演算結果Ｘ（Ｘ：整数）を出力する指数部演算回路
と、演算結果Ｘと、入力データの正負と、整数化を切上
げおよび切捨てのいずれによって実行するかを指示する
ための整数化指定信号との組み合わせに応じて、出力整
数データの各ビットを設定する整数化データ設定回路
と、出力整数データを出力する出力回路とを備える。
【００１６】請求項６記載の浮動小数点演算装置は、請
求項５記載の浮動小数点演算装置であって、整数化デー
タ設定回路は、入力回路から入力データの指数部および
仮数部の各ビットを受けて、演算結果Ｘに応じて、入力
されたビット列のうちの小数点以下データを表わすビッ
トを０にクリアすることによって得られる（Ｍ＋Ｎ）ビ
ットの切捨てデータを発生する小数部切捨て回路と、切
捨てデータを受けて、切捨てデータで表される１０進数
値を１だけインクリメントして得られる整数値に対応す
る浮動小数点データの指数部および仮数部のビット列を
有する（Ｍ＋Ｎ）ビットの切上げデータを発生する小数
部切上げ回路と、１０進数値の０に対応する浮動小数点
データの指数部および仮数部のビット列を有する（Ｍ＋
Ｎ）ビットの第１固定値データおよび、１０進数値の１
に対応する浮動小数点データの指数部および仮数部のビ
ット列を有する（Ｍ＋Ｎ）ビットの第２固定値データを
発生する固定値出力回路と、演算結果Ｘと、入力データ
の正負と、整数化を切上げおよび切捨てのいずれによっ
て実行するかを指示するための整数化指定信号との組み
合わせに応じて、切捨てデータと、切上げデータと、第
１固定値データと、第２固定値データとのうちのいずれ
か１つを選択して、出力整数データの指数部および仮数
部の各ビットのデータを設定するとともに、出力整数デ
ータの符号ビットを、入力データの符号ビットと同一の
値に設定する出力データ選択回路とを含む。
【００１７】請求項７記載の浮動小数点演算装置は、請
求項６記載の浮動小数点演算装置であって、小数部切捨
て回路は、入力データの指数部および仮数部に相当する
（Ｍ＋Ｎ）ビットの補助データと演算結果Ｘとを受け
て、切捨てデータの第１ビットから第（Ｍ＋Ｘ）ビット
については補助データの対応する各ビットと同一の値を
設定するとともに、切捨てデータの第（Ｍ＋Ｘ＋１）ビ
ット以降については０の値を設定し、小数部切上げ回路
は、第Ｘビットのみが１に設定されるとともに、他の各
ビットについては０が設定される（Ｍ＋Ｎ）ビットのイ
ンクリメントデータを発生するインクリメントデータ発
生回路と、切捨てデータとインクリメントデータとを加
算して切上げデータを出力するための加算回路とを有す
る。
【００１８】請求項８記載の浮動小数点演算装置は、請
求項６記載の浮動小数点演算装置であって、出力データ
選択回路は、切上げデータと切捨てデータとを受けて、
入力データの正負と整数化指定信号との組み合わせに応
じて、いずれか一方を出力する第１のセレクタ回路と、
第１固定値データと第２固定値データとを受けて、入力
データの正負と整数化指定信号との組み合わせに応じ
て、いずれか一方を出力する第２のセレクタ回路と、第
１のセレクタ回路の出力データおよび第２のセレクタ回
路の出力データを受けて、出力整数データの指数部およ
び仮数部の各ビットに設定するためにいずれか一方を出
力する第３のセレクタ回路とを含み、第３のセレクタ回
路は、演算結果Ｘが０以上である場合には、第１のセレ
クタ回路の出力データを出力し、演算結果Ｘが０より小
さい場合には、第２のセレクタ回路の出力データを出力
し、出力データ選択回路は、出力整数データの符号ビッ
トを入力データの符号ビットと同一の値に設定する第４
のセレクタ回路をさらに含む。
【００１９】請求項９記載の浮動小数点演算装置は、請
求項７記載の浮動小数点演算装置であって、出力データ
選択回路は、第３のセレクタ回路の出力データと、入力
データの指数部および仮数部のビット列を有するサブ入
力データとを受けて、演算結果ＸがＭ以上である場合に
は、サブ入力データの各ビットの値を出力整数データの
指数部および仮数部の各ビットに設定し、演算結果Ｘが
Ｍより小さい場合には、第３のセレクタ回路の出力デー
タを出力整数データの指数部および仮数部の各ビットに
設定する第５のセレクタ回路をさらに含む。
【００２０】請求項１０記載の浮動小数点演算装置は、
請求項７記載の浮動小数点演算装置であって、出力デー
タ選択回路は、切捨てデータ発生回路と加算回路との間
に設けられる、第６のセレクタ回路を含み、第６のセレ
クタ回路は、第１固定値データと第２固定値データと切
捨てデータとを受けて、演算結果Ｘが０以上である場合
には、切捨てデータを出力し、演算結果Ｘが０より小さ
い場合においては、入力データの正負と整数化指定信号
との組み合わせに応じて、第１固定値データおよび第２
固定値データのいずれか一方を出力し、出力データ選択
回路は、第６のセレクタ回路の出力データと加算回路の
出力データとを受けて、入力データの正負と整数化指定
信号との組み合わせに応じて、いずれか一方を出力整数
データの指数部および仮数部の各ビットに設定するため
に出力するセレクタ回路と、出力整数データの符号ビッ
トを入力データの符号ビットと同一の値に設定するセレ
クタ回路とをさらに含む。
【００２１】請求項１１記載の浮動小数点演算装置は、
請求項７記載の浮動小数点演算装置であって、出力デー
タ選択回路は、入力回路と切捨てデータ発生回路との間
に設けられる、第６のセレクタ回路を含み、第６のセレ
クタ回路は、第１固定値データと第２固定値データと入
力データの指数部および仮数部のビット列を有するサブ
入力データとを受けて、演算結果Ｘが０以上である場合
には、サブ入力データを出力し、演算結果Ｘが０より小
さい場合においては、入力データの正負と整数化指定信
号との組み合わせに応じて、第１固定値データおよび第
２固定値データのいずれか一方を出力し、小数部切捨て
回路は、第６のセレクタ回路の出力データを入力とし
て、切捨てデータを発生し、出力データ選択回路は、切
捨てデータと加算回路の出力データとを受けて、入力デ
ータの正負と整数化指定信号との組み合わせに応じて、
いずれか一方を出力整数データの指数部および仮数部の
各ビットに設定するために出力するセレクタ回路と、出
力整数データの符号ビットを入力データの符号ビットと
同一の値に設定するセレクタ回路とをさらに含む。
【００２２】請求項１２記載の浮動小数点演算装置は、
請求項７記載の浮動小数点演算装置であって、インクリ
メントデータ発生回路は、入力データの正負と整数化指
定信号との組み合わせに応じて、インクリメントデータ
および全ビットの値が０である（Ｍ＋Ｎ）ビットのダミ
ー加算データのいずれか一方を出力する。
【００２３】請求項１３記載の浮動小数点演算装置は、
請求項１２記載の浮動小数点演算装置であって、出力デ
ータ選択回路は、第１固定値データと第２固定値データ
とを受けて、入力データの正負と整数化指定信号との組
み合わせに応じて、いずれか一方を出力する第２のセレ
クタ回路と、加算回路の出力データおよび第２のセレク
タ回路の出力データを受けて、いずれか一方を出力整数
データの指数部および仮数部の各ビットに設定するため
に出力する第３のセレクタ回路とを含み、第３のセレク
タ回路は、演算結果Ｘが０以上である場合には、加算回
路の出力データを出力し、演算結果Ｘが０より小さい場
合には、第２のセレクタ回路の出力データを出力し、出
力データ選択回路は、出力整数データの符号ビットを入
力データの符号ビットと同一の値に設定する第４のセレ
クタ回路をさらに含む。
【００２４】請求項１４記載の半導体集積回路装置は、
外部からの命令信号に応じて、所定のデータ処理を実行
する半導体集積回路装置であって、外部との間で信号の
授受を行なう入出力回路と、命令信号を実行するために
内部制御信号を発生するコントロール回路と、データを
記憶するためのメモリ回路と、半導体集積回路装置内の
各回路との間で、命令信号およびデータを伝達するため
のシステムバスと、２進数の浮動小数点データの整数化
を実行する機能を有する専用演算回路とを備え、専用演
算回路は、内部制御信号に応じて、専用演算回路の動作
を制御するロジック回路と、ロジック回路の指示に応じ
て、データを記憶する補助メモリ回路と、ロジック回路
の指示に応じて、浮動小数点データを整数化する浮動小
数点演算回路とを含み、浮動小数点データは、符号ビッ
トと、Ｍビットの指数部（Ｍ：自然数）と、Ｎビットの
仮数部（Ｎ：自然数）とを有し、浮動小数点演算回路
は、入力データを受ける入力回路と、入力データの指数
部に対応する１０進数値から所定のバイアス値を差し引
いた演算結果Ｘ（Ｘ：整数）を出力する指数部演算回路
と、演算結果Ｘと、入力データの正負と、整数化を切上
げおよび切捨てのいずれによって実行するかを指示する
ための整数化指定信号との組み合わせに応じて、出力整
数データの各ビットを設定する整数化データ設定回路
と、出力整数データを出力する出力回路とを有する。
【００２５】
【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
において同一符号は同一または相当部分を示す。
【００２６】［データ形式の変換を伴った整数化］図１
は実施の形態１を説明するための浮動小数点演算方式の
フローチャートである。
【００２７】図１に示した浮動小数点演算方式は、入力
データである浮動小数点データを、一旦固定小数点デー
タに変換し、小数点以下を表わすビット数が一定である
固定小数点データについて小数点以下部分の切上げもし
くは切捨て処置を行なって、得られた整数値データを再
び浮動小数点データに変換するものである。
【００２８】図１の浮動小数点演算方式は、浮動小数点
データＦｒを入力する入力ステップ１０と、入力データ
Ｆｒを固定小数点形式データＤｒに変換するステップ１
２と、実数の固定小数点データＤｒを小数点以下部分の
切捨てもしくは切上げ処置によって整数データＤｉに変
換するステップ１５とを含む。
【００２９】ステップ１５は、固定小数点データＤｒの
小数点以下部分を切捨てて中間データＤｎを出力するス
テップ１６と、切捨てによる整数化が指示されている場
合において、中間データＤｎを整数化データＤｉとして
出力するステップ１７と、切上げによる整数化が指示さ
れている場合に、中間データＤｎに１を加えて整数デー
タＤｉとして出力するステップ１８とを有する。
【００３０】ステップ１７もしくはステップ１８によっ
て得られた整数化データＤｉは、ステップ１９によって
再び浮動小数点データに変換される。この結果、整数化
された浮動小数点データＦｉが得られ、ステップ２０に
おいて出力整数データとして得られる。
【００３１】図２は、図１の浮動小数点演算方式を実現
するための浮動小数点演算装置１０００の構成を示すブ
ロック図である。
【００３２】図２を参照して、浮動小数点演算装置１０
００は、浮動小数点データＦｒを入力データとして受け
て、固定小数点形式データＤｒに変換するデータ形式変
換回路１０１０と、固定小数点形式データＤｒを受けて
小数点以下部分を切捨てもしくは切上げることにより整
数化データＤｉを得る整数化回路１０２０と、整数化デ
ータＤｉを再び浮動小数点データに変換して出力整数デ
ータＦｉを出力するデータ形式変換回路１０３０とを備
える。
【００３３】データ形式変換回路１０１０の機能は、図
１中のステップ１２に相当する。同様に、整数化回路１
０２０は、ステップ１５に対応し、データ形式変換回路
１０３０は、ステップ１９に対応する。
【００３４】このように、浮動小数点データを一旦固定
小数点形式データに変換すれば、小数点以下部分の切上
げおよび切捨てについては、対象となるビット数を一定
にできるため、統一化された回路によって浮動小数点デ
ータの整数化を行なうことができる。
【００３５】［実施の形態１］しかしながら、図１およ
び図２で説明した浮動小数点演算方式による整数化にお
いては、図１のステップ１２およびステップ１９に相当
するデータ形式の変換を２回実行するために、データ形
式変換回路１０１０，１０３０に相当する回路を設ける
必要があるとともに、動作の高速化を図ることが困難で
ある。
【００３６】さらに、広範囲の実数データに対応して整
数化を行なうためには、中間的に取扱う固定小数点形式
データのビット幅を多く取る必要がある。このため、整
数化回路１０２０のゲート規模は大きなものとなってし
まう。
【００３７】本発明の実施の形態１の浮動小数点演算方
式においては、浮動小数点データのの指数部に着目し、
指数部の値に応じて、適切な処理ステップを設けること
によって浮動小数点データの整数化を効率的に実行す
る。
【００３８】なお、以下本発明の実施の形態において
は、浮動小数点データとして３２ビット長のＩＥＥＥ規
格データの単精度データを取扱うが、後の説明で明らか
になるとおり、本発明の適用はこのような場合に限定さ
れるものではない。すなわち、他の拡張された浮動小数
点データについても、ビット数やバイアス値の変更等を
適切に行なうことによって、同様に適用することが可能
となる。
【００３９】図３は、本発明の実施の形態１の浮動小数
点演算方式を示すフローチャートである。
【００４０】実施の形態１の浮動小数点演算方式は、整
数化を切上げおよび切捨てのいずれによって実行するか
を指示するための指定信号Ｃに応じて、浮動小数点形式
の入力データＦｒの整数化を行なって、出力整数データ
Ｆｉの各ビットのデータを設定する。指定信号Ｃは、切
上げによる整数化が指示されている場合には「１」が設
定され、切捨てによる整数化が指示されている場合には
「０」が設定される。
【００４１】実施の形態１の浮動小数点演算方式は、入
力データＦｒを受けるデータ入力ステップ１０と、入力
データＦｒの指数部データに対して判定演算を実行する
ステップ３０と、ステップ３０で得られた指数部判定演
算値Ｘと、指定信号Ｃと、データＦｒの符号ビットＳと
の値に応じて、出力整数データＦｉの符号ビット、指数
部および仮数部の各ビットの値を設定するステップ４０
と、出力整数データＦｉを出力するステップ２０とを備
える。
【００４２】図３で述べたように、実施の形態１の浮動
小数点演算方式においては、まず入力データの指数部に
対して判定演算を実行する。この判定演算式は、下式
（３）で与えられる簡単な整数の演算である。
【００４３】Ｘ＝ｅ−１２７…（３） （３）式において、ｅは、入力データＦｉの指数部の８
ビットデータの１０進数表示値である。指数部判定演算
値Ｘはｅからバイアス値を引いた値である。本実施の形
態においては、単精度の浮動小数点データを考えている
ので、バイアス値は（３）式に示したように１２７で与
えられる。
【００４４】この指数部判定演算値Ｘに応じて３つの場
合分けを行なうことにより、浮動小数点データの小数点
以下の切捨ておよび切上げによる整数化を効率的に実行
することが可能となる。
【００４５】図４は、指数部判定演算値Ｘに対する整数
化方法の場合分けを説明するための図である。
【００４６】図４を参照して、演算結果Ｘに対して、Ｘ
＜０、０≦Ｘ≦２３、およびＸ＞２３の３つのケースに
ついての場合分けを考える。それぞれの場合において、
入力データの符号ビットおよび指定信号Ｃの値の組合せ
によって異なる出力整数データが設定される。上記の場
合分けの基準となる数のうち、「２３」は、浮動小数点
データの仮数部のビット数に対応するものである。
【００４７】まず、Ｘ＜０の場合においては、入力され
た浮動小数点データＦｒが表わすデータの１０進数表示
は、−１＜Ｆｒ＜１である。つまり、この場合において
は、切捨ておよび切上げのいずれの場合においても出力
される整数データは固定的なものとなる。すなわち、入
力データの符号ビットおよび切捨て／切上げ信号の組合
せに応じて、１０進数表示の−１，０，１のいずれか１
つに対応する浮動小数点データが出力整数データＦｉと
して設定される。
【００４８】また、Ｘ＞２３の場合、すなわちＸの値が
仮数部のビット数を超えている場合においては、仮数部
のデータには既に小数点以下のデータが含まれていない
ことを示す。このため、この場合には、小数点以下部分
の切捨てもしくは切上げ動作を行なう必要はなく、入力
データの各ビットをそのまま出力整数データＦｉの各ビ
ットに設定することで、整数化された浮動小数点データ
を得ることができる。
【００４９】０≦Ｘ≦２３の場合においては、まず、入
力データの小数点以下を切捨てたデータに相当する切捨
てデータを、符号ビットＳと仮数部ビットのすべてと、
仮数部ビットＦの上位Ｘビット上までの値をそのまま残
し、Ｘ＋１ビット目以降の仮数部データの値を０に設定
することによって得る。
【００５０】図５は、切捨てデータの設定方法を説明す
る図である。図５には、指数部判定演算値Ｘ＝３の場合
が示される。この場合においては、切捨てデータの符号
ビット、指数部の８ビットおよび仮数部の上位３ビット
については、入力データの各ビットがそれぞれそのまま
入力される。一方、切捨てデータの仮数部の４〜２３ビ
ットについては、強制的に０が設定される。これによ
り、切捨てデータは、入力データが表現する実数データ
のうち、小数点以下に対応するデータを切捨てた状態と
なって設定される。
【００５１】また、切捨てデータで表現された整数値に
「１」を加算することにより、入力データの小数点以下
を切上げたデータに相当する切上げデータを、上記切捨
てデータと指数部判定演算値Ｘに応じて設定されるイン
クリメントデータとの加算によって得ることができる。
【００５２】図６は、インクリメントデータの設定方法
を説明するための図である。図６においても、指数部判
定演算値Ｘ＝３の場合が示される。この場合において
は、インクリメントデータの仮数部の第３ビットのみに
１が設定され、その他のビットについてはすべて０が設
定される。これにより、指数部判定演算値Ｘに対応する
仮数部のビットにのみ１が設定され他のビットはすべて
０であるインクリメントデータが得られる。図５で説明
した切捨てデータとインクリメントデータとを加えるこ
とによって、切捨てデータで表現される整数値に１を加
えた値すなわち切上げデータを得ることが可能となる。
【００５３】０≦Ｘ≦２３の場合においては、入力デー
タの符号ビットＳと指定信号Ｃとの組合せによって、上
記切上げデータおよび切捨てデータのいずれか一方を選
択して、出力整数データの設定を行なう。
【００５４】まず、入力データＦｒが正の値（すなわち
符号ビットＳ＝０）のときにおいては、指定信号Ｃによ
って切捨てによる整数化が指示されているときには、切
捨てデータをそのまま出力整数データＦｉの指数部およ
び仮数部として設定すればよい（図４中（Ａ））。一
方、指定信号Ｃによって、切上げによる整数化が指定さ
れているときには、切捨てデータとインクリメントデー
タとを加算して得られる切上げデータを、出力整数デー
タＦｉの指数部および仮数部として設定する。（図４中
（Ｂ））。出力整数データの符号ビットについては、入
力データの符号ビットＳと同一に設定すればよい。
【００５５】一方、入力データＦｒが負の数（Ｓ＝１）
であるときにおいては、切上げ時と切捨て時における処
置を入力データが正の数である場合と入れ換えて実行す
ればよい。すなわち、指定信号Ｃによって切捨てによる
小数化が指定されているときには、指数部および仮数部
のデータに図４中（Ｂ）と同様に切上げデータを設定
し、符号ビットＳを１のままとして設定すればよい。ま
た、指定信号Ｃによって切上げによる整数化が指示され
ているときには、指数部および仮数部の各ビットについ
ては図４中（Ａ）と同様に切捨てデータを設定し、符号
ビットＳについては１を設定して出力整数データとすれ
ばよい。
【００５６】このように、指数部判定演算値Ｘの結果に
応じて場合分けを行ない、符号ビットＳおよび指定信号
Ｃの組合せに応じて、出力整数データの符号ビットと指
数部および仮数部の各ビットとを設定することによっ
て、固定小数点形式データへの変換を伴うことなく、入
力された浮動小数点データの整数化を実行することが可
能となる。
【００５７】図７は、図４で説明した実施の形態１の浮
動小数点演算方式を詳細に説明するためのフローチャー
トである。
【００５８】図７を参照して、実施の形態１の浮動小数
点演算方式は、浮動小数点データを入力するステップ１
０と、指数部データの判定演算を実行するステップ３０
と、指数部判定演算値Ｘの値に応じて、出力整数データ
Ｆｉの各ビットを設定するためのステップ４１，４２，
４３を備える。
【００５９】ステップ３０は、上記（３）式の指数部判
定演算を実行するステップ３２と、指数部判定演算値Ｘ
の結果について、Ｘ＜０、０≦Ｘ≦２３および２３＜Ｘ
の３通りについて場合分けを行なうためのステップ３４
および３６とを含む。
【００６０】ステップ４１は、Ｘ＞２３の場合に、出力
整数データＦｉの各ビットを設定するためのステップ５
０を含む。ステップ５０は、出力整数データＦｉの各ビ
ットを、入力データＦｒの各ビットと等しい値に設定す
る。
【００６１】ステップ４３はＸ＜０の場合に、出力整数
データＦｉの各ビットを設定する。ステップ４３は、１
０進数表示の１および０に対応する浮動小数点データの
指数部および仮数部データを設定するためのステップ７
０と、指定信号Ｃと入力データの符号ビットＳとの一致
比較を判定するステップ７２とを含む。
【００６２】図８は、ステップ４３における、入力デー
タ符号ビットＳと指定信号Ｃとの組合せに対応した出力
整数データＦｉの設定方法を説明する図である。
【００６３】図８を参照して、既に図４でも説明したよ
うに、入力データが負であり切上げによる整数化が指示
されている場合、および入力データが負であり切捨てに
よる整数化が指示されている場合には、１０進数表示の
０に対応する浮動小数点データを出力整数データすれば
よい。これらの場合には、符号ビットＳと指定信号Ｃと
が一致する。
【００６４】一方、入力データが負であり切捨てによる
整数化が指示されている場合、および入力データが正で
あり切上げによる整数化が指示されている場合において
は、出力整数データの指数部および仮数部のデータとし
て、１０進数表示の１に対応する浮動小数点データを固
定データとして与え、出力整数データの符号ビットを入
力データの正負に応じて設定すればよい。これらの場合
には、符号ビットＳと指定信号Ｃとは、不一致である。
【００６５】再び図７を参照して、ステップ４３は、符
号ビットＳと指定信号Ｃとが一致した場合に、出力整数
データに固定データ「０」を設定するステップ７４と、
符号ビットＳと指定信号Ｃとが不一致の場合に、出力整
数データの指数部および仮数部の各ビットに固定データ
「１」に対応するデータを設定するステップ７６と、入
力データの符号に応じて出力整数データＦｉの符号ビッ
トを設定するステップ７８とを含む。
【００６６】ステップ４２は、０≦Ｘ≦２３である場合
に、出力整数データを設定する。図９は、ステップ４２
における符号データＳと指定信号Ｃとの組合せに対応し
た出力整数データの設定方法を説明するための図であ
る。
【００６７】図９を参照して、入力データが負であり切
上げによる整数化が指定されている場合、および入力デ
ータが正で切捨てによる整数化が指示されている場合に
おいては、出力整数データの指数部および仮数部の各ビ
ットには、図４中（Ａ）で説明した切捨てデータを設定
するとともに、符号ビットについては入力データの符号
ビットに応じて決定すればよい。一方、入力データが負
で切捨てによる整数化が指示されている場合、および入
力データが正で切上げによる整数化が指示されている場
合においては、出力整数データの指数部および仮数部に
ついては図４中（Ｂ）で説明した切上げデータを設定
し、符号ビットについては、入力データの符号ビットに
応じて決定すればよい。
【００６８】前者は、符号ビットＳと指定信号Ｃとが一
致する場合に対応し、後者は、符号ビットＳと指定信号
Ｃとが不一致の場合に対応する。
【００６９】ステップ４２は、指定信号Ｃと入力データ
の符号ビットＳとの一致比較を判定するステップ６０
と、符号ビットＳと指定信号Ｃとが一致する場合に、出
力整数データＦｉの指数部および仮数部の各ビットに切
捨てデータを設定するステップ６２と、入力データの正
負に応じて、出力整数データＦｉの符号ビットを設定す
るステップ６４とを含む。
【００７０】ステップ４２は、さらに、指定信号Ｃと符
号ビットＳが不一致である場合に、出力整数データＦｉ
の仮数部および指数部の各ビットを、切上げデータに対
応して設定するステップ６６と、出力整数データＦｉの
符号ビットを入力データの正負に応じて決定するステッ
プ６８とを含む。
【００７１】図７のフローチャートに基づいて、浮動小
数点データの整数化を行なうことにより、図４で説明し
た指数部判定演算値Ｘの値に応じた場合分けに従って、
出力整数データＦｉの各ビットを設定することができ、
固定小数点形式データの変換を伴うことなく、高速に浮
動小数点データの整数化を実行することが可能となる。
【００７２】［実施の形態２］実施の形態２において
は、実施の形態１で説明した浮動小数点演算方式を実行
するための浮動小数点演算装置の構成について説明す
る。
【００７３】図１０は、本発明の実施の形態２の浮動小
数点演算装置１００の構成を示す概略ブロック図であ
る。
【００７４】図１０を参照して、浮動小数点演算装置１
００は、浮動小数点データの入力データを受ける入力回
路１１０と、入力データの指数部の８ビットに対して判
定演算を実行し、指数部判定演算値Ｘを出力する指数部
データ判定回路１２０と、指数部判定演算値Ｘ、入力デ
ータの符号ビットＳおよび指定信号Ｃとに応じて、出力
整数データＦｉの各ビットデータを設定する整数化回路
１２５と、出力整数データＦｉ出力する出力回路１９０
とをさらに備える。
【００７５】整数化回路１２５は、入力データの指数部
および仮数部のデータと指数部判定演算値Ｘとに応じて
切捨てデータを出力する切捨てデータ発生回路１３０
と、切捨てデータを１だけインクリメントした値に相当
する切上げデータを発生する切上げデータ発生回路１５
０とを含む。
【００７６】切上げデータ発生回路１５０は、指数部判
定演算値Ｘに応じてインクリメントデータを発生するイ
ンクリメントデータ発生回路１４０と、切捨てデータと
インクリメントデータとを加算する加算回路１４５とを
有する。
【００７７】整数化回路１２５は、さらに、１０進数表
示の「０」および「１」に対応する浮動小数点形式の固
定データを発生する固定値データ発生回路１６０を含
む。固定値データ発生回路１６０は、１０進数表示の
「０」に対応する指数部および仮数部の各ビットを有す
る固定値データを発生する固定値データ発生補助回路１
６２と、１０進数表示の「１」に対応する指数部および
仮数部の各ビットを有する固定値データを発生する固定
値データ発生補助回路１６４とを有する。
【００７８】整数化回路１２５は、指数部判定演算値
Ｘ、入力データの符号ビットＳおよび指定信号Ｃとに応
じて、切捨てデータ、切上げデータ、および固定値デー
タのいずれか１つを出力整数データの指数部および仮数
部の各ビットに設定するとともに、出力整数データの符
号ビットを設定するデータ選択回路１７０を含む。
【００７９】データ選択回路１７０は、出力整数データ
の指数部および仮数部ビットを設定するために切捨てデ
ータ、切上げデータおよび固定値データのうちの１つを
選択するセレクタＳＬ１〜ＳＬ３と、出力整数データの
符号ビットを設定するためのセレクタＳＬ４と、セレク
タＳＬ１〜ＳＬ４を、指数部判定演算値Ｘ、符号ビット
Ｓおよび指定信号Ｃに応じて制御するセレクタ制御回路
１７５とを有する。
【００８０】次に、図１０に示した各回路の構成を、実
施の形態１で説明したフローチャートと対応付けて詳細
に説明する。
【００８１】図１１は、指数部データ判定回路１２０の
構成を説明するブロック図である。指数部データ判定回
路１２０は、図７のフローチャート中では、指数部演算
を実行するステップ３２に相当する。指数部データ判定
回路１２０は、（３）式の指数演算（Ｘ＝ｅ−１２７）
を実行する指数部演算回路１２２と、指数部判定演算値
Ｘを切上げデータ発生回路、インクリメントデータ発生
回路およびセレクタ制御回路１７５にそれぞれ伝達する
ための切上げデータ発生回路コントロールロジック１２
４、インクリメントデータ発生回路コントロールロジッ
ク１２６およびデータ選択回路コントロールロジック１
２８を有する。浮動小数点データについても、指数部の
ビット数については、規格に応じて予め定められている
ので、指数部演算回路１２２における演算は、固定小数
点データ形式のもとで実行することができ、比較的簡単
な回路によって実行することができる。
【００８２】図１２は、切捨てデータ発生回路１３０の
構成を示すブロック図である。図１２を参照して、切捨
てデータ発生回路１３０は、指数部判定演算値Ｘに応じ
て、切捨てデータの仮数部の各ビットを設定するための
マルチプレクサ１３１−１〜１３１−２３を有する。各
マルチプレクサは、「０」のデータと、対応する入力デ
ータの仮数部のそれぞれのビットのデータとを受け、指
数部判定演算値Ｘに応じていずれか一方を出力する。具
体的には、図５で説明したように切捨てデータは設定さ
れるので、指数部判定演算値Ｘがたとえば３であった場
合においては、１３１−１〜１３１−３のマルチプレク
サは、入力データの仮数部の対応するビットデータを出
力し、１３１−４〜１３１−２３の各マルチプレクサ
は、０のデータを出力し、切捨てデータの仮数部の各ビ
ットを設定する。また、切捨てデータの指数部について
は、入力データの指数部の各ビットのデータがそのまま
設定される。
【００８３】図１３は、インクリメントデータ発生回路
１４０の構成を示すブロック図である。
【００８４】図１３を参照して、インクリメントデータ
発生回路１４０は、インクリメントデータの仮数部の各
ビットを設定するためのマルチプレクサ１４１−１〜１
４１−２３を有する。各マルチプレクサは、０および１
のデータを受けて、指数部判定演算値Ｘに応じていずれ
か一方を出力する。具体的には、インクリメントデータ
は、図６で説明したように設定されるので、指数部判定
演算値Ｘに対応するマルチプレクサのみが「１」を出力
し、その他のマルチプレクサは、「０」を出力する。た
とえば、指数部判定演算値Ｘ＝３である場合には、マル
チプレクサ１４１−３のみがデータ１を出力し、その他
のマルチプレクサ１４１−１，２，４〜２３は、データ
０を出力する。
【００８５】図１４は、加算回路１４５の入出力データ
を示す図である。図１４を参照して、加算回路１４５
は、切捨てデータ発生回路１３０から切捨てデータを受
け、さらにインクリメントデータ発生回路１４０からイ
ンクリメントデータを受けて、両者を加算して切上げデ
ータを出力する。切上げデータは、データ選択回路１０
のセレクタＳＬ１に伝達される。
【００８６】図１５は、データ選択回路１７０の構成を
示すブロック図である。図１５を参照して、データ選択
回路１７０は、出力整数データの指数部および仮数部を
設定するためのセレクタＳＬ１〜ＳＬ３と、出力整数デ
ータの符号ビットを設定するためのセレクタＳＬ４とを
有する。データ選択回路１７０は、さらに指数部判定演
算値Ｘ、符号ビットＳおよび指定信号Ｃに応じて、セレ
クタＳＬ１〜ＳＬ４を制御するセレクタ制御信号ＳＳ１
〜ＳＳ４を発生するセレクタ制御回路１７５を有する。
【００８７】セレクタＳＬ１は、図５において指定信号
Ｃと符号ビットＳとの一致比較を行なうステップ６０に
相当し、セレクタ制御信号ＳＳ１に応じて切捨てデータ
および切上げデータのいずれか一方を出力する。セレク
タ制御回路１７５は、図９で説明した符号ビットＳおよ
び指定信号Ｃの組合せに対応して、切捨てデータおよび
切上げデータの一方がセレクタＳＬ１から出力されるよ
うにセレクタ制御信号ＳＳ１を設定する。
【００８８】セレクタＳＬ２は、図７中のステップ７２
に対応し、セレクタ制御信号ＳＳ２に応じて、浮動小数
点形式の「０」に対応する固定データおよび浮動小数点
形式の「１」に対応する固定データのいずれか一方を出
力する。セレクタ制御回路１７５は、図８で説明した符
号ビットＳと指定信号Ｃとの組合せに対応する固定デー
タの一方がセレクタＳＬ２から出力されるようにセレク
タ制御信号ＳＳ２を設定する。
【００８９】セレクタＳＬ３は、セレクタＳＬ１および
セレクタＳＬ２の出力を受けて、セレクタ制御信号ＳＳ
３に応じていずれか一方を出力整数データの指数部およ
び仮数部データとして出力する。セレクタＳＬ３は、図
７のフローチャート中においては、指数部判定演算値Ｘ
の場合分けを行なうステップ３４に相当し、Ｘ＜０の場
合には、ＳＬ２の出力を出力整数データの指数部および
仮数部として設定し、Ｘ≧０の場合には、セレクタＳＬ
１の出力を、出力整数データの指数部および仮数部デー
タとして設定する。
【００９０】セレクタＳＬ４は、セレクタ制御信号ＳＳ
４に応じて出力整数データの符号ビットを設定する。セ
レクタ制御回路１７５は、入力データの符号ビットと出
力整数データの符号ビットとが同一になるようにセレク
タ制御信号ＳＳ４を設定する。
【００９１】なお、Ｘが仮数部のビット数よりも大きい
場合、すなわちＸ≧２３の場合には、入力データが既に
小数点以下を表わすデータを含んでいないため、入力デ
ータをそのまま出力整数データとして設定すればよいこ
とは既に説明したとおりである。Ｘ≧２３の場合におい
ては、切捨てデータの各ビットは、入力データの各ビッ
トと同一に設定され、インクリメントデータは、すべて
のビットが０となるように設定される。これにより、得
られる切上げデータおよび切捨てデータの各ビットは、
いずれも入力データの各ビットと同一となる。よって、
Ｘ≧２３の場合においても、０≧Ｘ≧２３と同様の経路
によって出力整数データを設定することによって、所望
の出力整数データを得ることが可能である。
【００９２】次に、浮動小数点演算装置１００の動作
を、実際の数値例を用いて説明する。図１６では、−１
３．６２５（１０進数）の浮動小数点型入力データＦｒ
を、切捨てによって整数化する場合について考える。
【００９３】図１６を参照して、入力データＦｒは、−
１３．６２５（１０進数）を、浮動小数点形式で表わし
たデータである。この場合、符号ビットＳ＝１であり、
切捨てによる整数化が指示されているので指定信号Ｃ＝
０となる。
【００９４】まず、指数部データ判定回路１２０によっ
て指数部演算が実行される。指数部演算は、入力データ
の指数部８ビットで示されるｅ（１０進数）とバイアス
値１２７との減算によって、下式（４）のように求めら
れる。
【００９５】 Ｘ＝ｅ−１２７＝１０００００１０−０１１１１１１１＝００００００１１＝ ３（１０進数）…（４） これにより、指数部判定演算値ＸとしてＸ＝３が得られ
る。
【００９６】入力データＦｒおよび指数部判定演算値Ｘ
に応じて、対応する切捨てデータＤｄｗが切捨てデータ
発生回路１３０によって生成される。切捨てデータＤｄ
ｗは、指数部の８ビットについては入力データと同一で
あり、仮数部については上位３ビットは入力データＦｒ
と同一であるとともに、９ビット目以降についてはすべ
て０が設定されている。
【００９７】指数部判定演算値Ｘに応じて、インクリメ
ントデータ発生回路１４０によってインクリメントデー
タＤｉｃが生成される。Ｘ＝３であるため、インクリメ
ントデータＤｉｃは、仮数部の第３ビット目のみに
「１」が設定され、他のビットについてはすべて「０」
に設定されている。
【００９８】加算回路１４５は、切捨てデータＤｄｗと
インクリメントデータＤｉｃとを加算した切上げデータ
Ｄｕｐを生成する。セレクタＳＬ１は、切捨てデータＤ
ｄｗおよび切上げデータＤｕｐを受ける。この場合にお
いては、符号ビットＳは１であり、かつ指定信号Ｃ＝０
であるので、既に図９で説明したように、切上げデータ
ＤｕｐがＳＬ１の出力として選択される。さらに、Ｘ≧
０であるため、セレクタＳＬ１の出力である切上げデー
タＤｕｐは、そのまま出力整数データＦｉの仮数部およ
び指数部の各ビットについて設定される。一方、セレク
タＳＬ４によって出力整数データＦｉの出力ビットが設
定される。入力データの符号ビットＳ＝１であるため、
出力整数データの符号ビットも１に設定される。
【００９９】このような動作を行なうことにより、浮動
小数点演算装置１００の出力として１０進数の「−１
４」に相当するＦｉが得られることとなる。
【０１００】このように、実施の形態１で説明した浮動
小数点演算方式に基づいて、固定小数点型データへの変
換を伴うことなく、入力データと同一ビット数のデータ
を取り扱う回路のみによって浮動小数点データの整数化
を実行する浮動小数点演算装置１００を得ることが可能
である。よって、データ形式の変換を行なう回路を設け
る必要がなく、かつ、各回路のゲート規模およびデータ
配線幅を比較的小さいものに抑制できるため、浮動小数
点データの整数化を高速にレイアウト的に有利な小さい
回路規模の下で実現することができる。
【０１０１】［実施の形態２の変形例１］以下において
は、実施の形態２で説明した浮動小数点演算装置１００
の構成のバリエーションについて説明する。
【０１０２】図１７は本発明の実施の形態２の変形例１
の浮動小数点演算装置２００の全体構成を示すブロック
図である。
【０１０３】図１７を参照して、浮動小数点演算装置２
００は、実施の形態２の浮動小数点演算装置１００と比
較して、セレクタ制御回路１７５によって制御されるセ
レクタＳＬ５をさらに備える点で異なる。
【０１０４】セレクタＳＬ５は、セレクタＳＬ３の出力
および入力データの指数部および仮数部のデータを受け
て、セレクタ制御信号ＳＳ５に応じて、いずれか一方を
出力整数データの指数部および仮数部の各ビットのデー
タを設定する。浮動小数点演算装置２００のその他の構
成および動作については、浮動小数点演算装置１００の
場合と同様であるので説明は繰返さない。
【０１０５】浮動小数点演算装置２００は、指数部判定
演算値Ｘ≧２３であり、入力データの各ビットをそのま
ま出力整数データとして設定すればよい場合におけるデ
ータ設定経路を独立して設けるものである。すなわち、
セレクタ制御信号ＳＳ５は、指数部判定演算値Ｘの値に
おいて設定され、Ｘ≦２３の場合は、ＳＬ５の出力は、
ＳＬ３の出力とされる。一方、Ｘ＞２３の場合において
は、セレクタＳＬ５の出力は、入力回路１１０より与え
られた入力データの指数部および仮数部の各ビットのデ
ータとなる。
【０１０６】このような構成とすることによって、Ｘ＞
２３の場合、すなわち入力データが既に小数部分のデー
タを含まない場合における、出力整数データの設定をよ
り簡易な制御のもとに実行することが可能である。
【０１０７】［実施の形態２の変形例２］図１８は、本
発明の実施の形態２の変形例２の浮動小数点演算装置２
１０の構成を示すブロック図である。
【０１０８】浮動小数点演算装置２１０は、実施の形態
２の浮動小数点演算装置１００と比較して、切捨てデー
タ発生回路１３０と、加算回路１４５との間に、固定値
データ発生回路１６０およびセレクタＳＬ６をさらに備
える点で異なる。また、浮動小数点演算装置２１０は、
浮動小数点演算装置１００に具備されていたセレクタＳ
Ｌ２およびＳＬ３を具備しない。
【０１０９】セレクタＳＬ６は、セレクタ制御回路１７
５の出力するセレクタ制御信号ＳＳ６に応じて動作す
る。浮動小数点演算装置２１０は、指数部判定演算値Ｘ
＜０である場合には、インクリメントデータ発生回路１
４０によって生成されるインクリメントデータの全ビッ
トが０となることを利用して、Ｘ＜０の場合と０≦Ｘ≦
２３の場合とのデータ設定経路を共通にすることによ
り、配線幅の軽減と、セレクタ回路の個数削減を目的と
するものである。
【０１１０】その他の構成および動作については浮動小
数点演算装置２００の場合と同様であるので説明は繰返
さない。
【０１１１】セレクタ制御回路１７５は、Ｘ≧０の場合
においては、セレクタＳＬ６の出力が切捨てデータとな
るようにセレクタ制御信号ＳＳ６を設定する。一方、Ｘ
＜０の場合においては、セレクタ制御回路１７５は、既
に図８で説明した符号ビットＳと指定信号Ｃとの組合せ
に対応して、固定データ「０」および固定データ「１」
のいずれか一方を出力するようにセレクタ制御信号ＳＳ
６を設定する。
【０１１２】Ｘ≧０の場合におけるインクリメントデー
タは、実施の形態２で説明したのと同様に設定される。
これにより、セレクタＳＬ１の入力は切上げデータおよ
び切捨てデータの両方となる。
【０１１３】一方、Ｘ＜０の場合においては、図に述べ
たようにインクリメントデータの全ビットが０に設定さ
れるので、セレクタＳＬ６の出力と加算回路１４５の出
力とは同一のデータとなる。これにより、浮動小数点演
算装置２００と同様のセレクタ制御信号ＳＳ１によって
制御されるセレクタＳＬ１は、所定の固定データを出力
することができる。
【０１１４】また、Ｘ＞２３の場合においても、切捨て
データおよび切上げデータの両者が等しく設定されるた
め、実施の形態２で説明したように、所定の整数データ
をセレクタＳＬ１の出力として得ることができる。この
ような構成とすることにより、指数部判定演算値Ｘの値
にかかわらず、データの経路を共通なものとすることが
でき、配線幅の軽減およびセレクタ個数の削減を実現す
ることが可能となる。
【０１１５】［実施の形態２の変形例３］図１９は、本
発明の実施の形態２の変形例３の浮動小数点演算装置２
２０の構成を示すブロック図である。
【０１１６】図１９を参照して、浮動小数点演算装置２
２０は、図１８の浮動小数点演算装置２１０と比較し
て、固定値データ発生回路１６０およびセレクタＳＬ６
を、切捨てデータ発生回路１３０と加算回路１４５との
間ではなく、入力回路１１０と切捨てデータ発生回路１
３０の間に備える点で異なる。その他の構成および動作
については、浮動小数点演算装置２１０の場合と同様で
あるので説明は繰返さない。
【０１１７】このような構成とすることによっても、Ｘ
＜０およびＸ≧２３の場合における、インクリメントデ
ータは全ビットのデータが０に設定されるため、浮動小
数点演算装置２１０の場合と同様に、指数部判定演算値
Ｘの値にかかわらず、データの出力経路を共通なものと
することができる。これにより、配線幅の軽減や、セレ
クタ回路の個数の削減を図ることが可能となる。
【０１１８】［実施の形態２の変形例４］図２０は、本
発明の実施の形態２の変形例４の浮動小数点演算装置２
３０の構成を示すブロック図である。
【０１１９】図２０を参照して、浮動小数点演算装置２
３０は、実施の形態２の浮動小数点演算装置１００と比
較して、インクリメントデータ発生回路１４０に代えて
インクリメントデータ発生回路１４２を備える点と、セ
レクタＳＬ１が省略され加算回路１４５のデータが直接
セレクタＳＬ３に入力されている点とが異なる。
【０１２０】インクリメントデータ発生回路１４２は、
実施の形態２のインクリメントデータ発生回路１４０の
機能に加えて、切上げデータと切捨てデータのいずれを
用いるかを選択したセレクタＳＬ１の機能を併せ持つも
のである。すなわち、インクリメントデータ発生回路１
４２は、指定信号Ｃと符号ビットＳとの組合せに応じ
て、選択インクリメントデータを発生する。
【０１２１】図２１は、インクリメントデータ発生回路
１４２における選択インクリメントデータの設定方法を
説明する図である。
【０１２２】図２１を参照して、符号ビットＳと指定信
号Ｃとが一致する場合、すなわち図９において切捨てデ
ータが採用されていた場合には、選択インクリメントデ
ータの全ビットが０に設定される。一方、符号ビットＳ
と指定信号Ｃとが不一致である場合、すなわち図９にお
いて切上げデータが選択されていた場合には、選択イン
クリメントデータには、従来と同様のインクリメントデ
ータが設定される。
【０１２３】加算回路１４５は、切捨てデータと選択イ
ンクリメントデータとを加算してセレクタＳＬ３に出力
する。このように、インクリメントデータ発生回路１４
２によって、符号データＳと指定信号Ｃとの組合せに応
じた選択インクリメントデータの設定を行なう、加算回
路１４５の出力データは、浮動小数点演算装置２００に
おけるセレクタＳＬ３の入力データと同一のものとな
る。このような構成とすることにより、セレクタ個数の
削減を図り、より簡易な回路構成で、浮動小数点演算装
置２００と同様の効果を得ることが可能となる。
【０１２４】［実施の形態２の変形例５］図２２は、本
発明の実施の形態２の変形例５の浮動小数点演算装置２
４０の構成を示すブロック図である。
【０１２５】図２２を参照して、浮動小数点演算装置２
４０は、浮動小数点演算装置２３０と比較して、セレク
タＳＬ３の出力と入力回路からの入力データとを入力と
するセレクタＳＬ５をさらに有する点で異なる。
【０１２６】浮動小数点演算装置２４０は、実施の形態
２の変形例４の浮動小数点装置２３０と、実施の形態２
の変形例１の浮動小数点演算装置２００とを組合せたも
のに対応し、Ｘ≧２３の場合における出力整数データの
設定をよりシンプルに行なうによって、制御ロジックの
構成を簡単なものとすることが可能である。
【０１２７】［実施の形態２の変形例６］図２３は、本
発明の実施の形態２の変形例６の浮動小数点演算装置２
５０の構成を示すブロック図である。
【０１２８】図２３を参照して、浮動小数点演算装置２
５０は、図２０の浮動小数点演算装置２３０と比較し
て、固定値データ発生回路１６０およびセレクタＳＬ６
を、切捨てデータ発生回路１３０と加算回路１４５との
間に備える点および、加算回路１４５の出力をセレクタ
を介さずに直接出力整数データの指数部および仮数部と
して設定する点で異なる。
【０１２９】浮動小数点演算装置２５０は、浮動小数点
演算装置２３０と、実施の形態２の変形例２の浮動小数
点演算装置２１０の構成とを組合せたものであり、浮動
小数点演算装置２３０によって得られる効果に加えて、
さらにセレクタ個数および配線幅の削減が可能となる。
【０１３０】［実施の形態２の変形例７］図２４は、本
発明の実施の形態２の変形例７の浮動小数点演算装置２
６０の構成を示すブロック図である。
【０１３１】図２４を参照して、浮動小数点演算装置２
６０は、図２３の浮動小数点演算装置２５０と比較し
て、固定値データ発生回路１６０およびセレクタＳＬ６
を、切捨てデータ発生回路１３０と加算回路１４５の間
ではなく、入力回路１１０と切捨てデータ発生回路１３
０との間に備える点で異なる。その他の構成および動作
については、図２３の浮動小数点演算装置２５０の場合
と同様であるので説明は繰返さない。
【０１３２】浮動小数点演算装置２６０は、浮動小数点
演算装置２３０と、実施の形態２の変形例３の浮動小数
点演算装置２２０の構成とを組合せたものであり、この
ような構成とすることによっても、浮動小数点演算装置
２５０と同様の効果を得ることができる。
【０１３３】［実施の形態２の変形例８］図２５は、本
発明の実施の形態２の変形例６の浮動小数点演算装置２
７０の構成を示すブロック図である。
【０１３４】図２５を参照して、浮動小数点演算装置２
７０は、実施の形態２の変形例６の浮動小数点演算装置
２５０と比較して、セレクタ制御回路１７５によって制
御されるセレクタＳＬ５をさらに備える点で異なる。セ
レクタＳＬ５は、加算回路１４５の出力および入力デー
タの指数部および仮数部のデータを受けて、セレクタ制
御信号ＳＳ５に応じて、いずれか一方を出力整数データ
の指数部および仮数部の各ビットのデータを設定する。
浮動小数点演算装置２７０のその他の構成および動作に
ついては、浮動小数点演算装置２５０の場合と同様であ
るので説明は繰返さない。
【０１３５】浮動小数点演算装置２７０は、浮動小数点
演算装置２５０と、実施の形態２の変形例１の浮動小数
点演算装置２００の構成とを組合せたものであり、入力
データが既に小数部分のデータを含まない場合におけ
る、出力整数データの設定をより簡易な制御のもとに実
行することが可能である。
【０１３６】［実施の形態２の変形例９］図２６は、本
発明の実施の形態２の変形例９の浮動小数点演算装置２
８０の構成を示すブロック図である。
【０１３７】図２６を参照して、浮動小数点演算装置２
８０は、実施の形態２の変形例７の浮動小数点演算装置
２６０と比較して、セレクタ制御回路１７５によって制
御されるセレクタＳＬ５をさらに備える点で異なる。セ
レクタＳＬ５は、加算回路１４５の出力および入力デー
タの指数部および仮数部のデータを受けて、セレクタ制
御信号ＳＳ５に応じて、いずれか一方を出力整数データ
の指数部および仮数部の各ビットのデータを設定する。
浮動小数点演算装置８７０のその他の構成および動作に
ついては、浮動小数点演算装置２６０の場合と同様であ
るので説明は繰返さない。
【０１３８】浮動小数点演算装置２８０は、浮動小数点
演算装置２６０と、実施の形態２の変形例１の浮動小数
点演算装置２００の構成とを組合せたものであり、この
ような構成とすることによっても浮動小数点演算装置２
７０と同様の効果を得ることができる。
【０１３９】［実施の形態３］実施の形態３において
は、実施の形態２で説明した浮動小数点演算装置を具備
する半導体集積回路装置の構成について説明する。
【０１４０】図２７は、本発明の実施の形態３の半導体
集積回路装置３００の全体構成を示す概略ブロック図で
ある。
【０１４１】図２７を参照して、実施の形態３の半導体
集積回路装置は、外部との間で命令信号や入出力データ
をやり取りするための入出力装置３４０と、半導体集積
回路装置内部においてデータおよび制御信号を伝達する
ためのシステムバス３３０と、システムバス３３０を介
して互いに接続されるＭＰＵ３１０と、データを保存す
るための主記憶装置３２０と、メモリ内蔵ＬＳＩ３５０
とを備える。
【０１４２】ＭＰＵ３１０は、外部からの命令をデコー
ドして実行するために、算術および論理演算を行ない、
内部制御信号を発生して半導体集積回路装置全体の動作
を制御する。主記憶装置３２０は、ＭＰＵの指示に基づ
いて、必要に応じてデータを記憶する。メモリ内蔵ＬＳ
Ｉは、浮動小数点型データの整数化が高頻度で発生する
動作を高速に実行するために設けられる専用ＬＳＩであ
る。
【０１４３】メモリ内蔵ＬＳＩ３５０は、ＬＳＩの動作
を制御するロジック回路部３７０と、システムバス３３
０との間のデータの伝達が可能なデータバス３６０と、
データを記憶するためのメモリ回路３８０とを含み、Ｍ
ＰＵの生成する制御信号に応じて動作する。
【０１４４】メモリ内蔵ＬＳＩ３５０は、さらに、実施
の形態２で説明した浮動小数点演算装置１００を含む。
メモリ内蔵ＬＳＩ３５０は、浮動小数点演算装置１００
を備えることにより、浮動小数点型データの整数化を実
行する必要が生じた場合に、これを高速に動作し、その
結果をメモリ回路３８０に格納、あるいはシステムバス
３３０に出力することができる。
【０１４５】これにより、メモリ内蔵ＬＳＩ３５０は、
画像処理における描画動作等の高頻度で浮動小数点型デ
ータの整数化を実行することが必要な動作を高速に実行
することが可能となる。また、浮動小数点演算装置とし
て、実施の形態２の変形例１〜７で説明した浮動小数点
演算装置２００〜２７０を用いることももちろん可能で
ある。さらに、図１５においては、浮動小数点演算装置
１００をロジック回路部３７０と独立して設ける構成と
しているが、浮動小数点演算装置１００を内部に取込ん
だロジック回路部によってメモリ内蔵ＬＳＩ３５０を動
作させることによっても同様の効果を得ることができ
る。
【０１４６】［実施の形態３の変形例］図２８は、本発
明の実施の形態３の変形例の半導体集積回路装置４００
の全体構成を示す概略ブロック図である。
【０１４７】半導体集積回路装置４００は、特に、画像
データ処理において、データの整数化を高頻度で実行す
る必要が生じる描画動作を高速に行なうことを目的とす
るものである。
【０１４８】図２８を参照して、半導体集積回路装置４
００は、ＭＰＵ３１０と、主記憶装置３２０と、システ
ムバス３３０と、入出力装置３４０と、ジオメトリエン
ジン等に代表される描画演算を高速に行なうための専用
ＬＳＩ４１０と、描画データを扱う描画用ＬＳＩ４２０
と、描画データを格納するフレームメモリ４６０と、描
画データを独立して入出力するための入出力装置４７０
とを備える。専用ＬＳＩ４１０は、描画に用いられるジ
オメトリ変換等を高速に演算することが可能な特化され
たハードウェアを有する集積回路である。
【０１４９】描画用ＬＳＩ４２０は、ロジック回路部４
４０と、メモリ回路４３０および４５０と、浮動小数点
演算装置１００とを含む。描画用ＬＳＩ４２０において
は、メモリ回路が複数配置され、高速に入出力すること
が必要な描画データは、メモリ回路４３０に特化して取
扱われる。浮動小数点演算装置１００は、メモリ回路４
３０対応して設けられ、必要に応じて浮動小数点データ
の整数化をロジック回路部の指示に応じて高速に実行
し、整数化された浮動小数点型データはメモリ回路４３
０に格納される。メモリ回路４３０に格納された描画デ
ータは、フレームメモリ４６０および入出力装置４７０
を介して外部との間で他の入出力データと独立して授受
される。
【０１５０】このような構成とすることにより、浮動小
数点演算装置１００を含む、点線で囲んだ回路群５００
によって、浮動小数点データの整数化処置を高速に実行
することでき、高頻度の整数化処置を伴う描画動作等の
動作を高速に実行することが可能となる。また、この場
合においても、浮動小数点演算装置として、実施の形態
２の変形例１〜７で説明した浮動小数点演算装置２００
〜２７０を用いることが可能である。さらに、浮動小数
点演算装置１００を内部に取込んだロジック回路部４４
０によって描画用ＬＳＩ４２０を動作させる構成として
も同様の効果を得ることができる。
【０１５１】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０１５２】
【発明の効果】請求項１記載の浮動小数点演算方式は、
浮動小数点データの切上げおよび切捨てによる整数化を
データ形式の変換ステップを含まずに実行するので、整
数化を高速に実行することが可能となる。
【０１５３】請求項２、３および４記載の浮動小数点演
算方式は、演算結果Ｘと入力データの正負と整数化指定
信号との組合わせに応じて、入力データに基づいて予め
設定されるいくつかのデータの１つを選択して出力整数
データとして設定するので、請求項１記載の電圧発生回
路の奏する効果をより簡易な回路構成のもとで享受する
ことができる。
【０１５４】請求項５、６、７および８記載の浮動小数
点演算装置は、データ形式変換を伴うことなく、入力デ
ータと同一ビット数のデータを取り扱う回路のみによっ
て浮動小数点データの整数化を実行することが可能であ
るため、浮動小数点データの整数化を高速に、かつレイ
アウト的に有利な小さい回路規模の下で実現することが
できる。
【０１５５】請求項９記載の浮動小数点演算装置は、指
数部演算ステップの演算結果から入力データが小数デー
タを含んでいないと判断される場合には、入力データを
そのまま出力整数データとして取り出す系統をさらに有
するので、請求項５記載の浮動小数点演算装置の奏する
効果をより簡易な回路構成のもとで享受することができ
る。
【０１５６】請求項１０および１１記載の浮動小数点演
算装置は、演算結果Ｘの値にかかわらずデータの経路を
共通にできるので、請求項５記載の浮動小数点演算装置
の奏する効果に加えて、配線幅の軽減およびセレクタ個
数の削減を実現することが可能となる。
【０１５７】請求項１２および１３記載の浮動小数点演
算装置は、切上げデータと切捨てデータとを共通のデー
タ経路によって設定できるため、請求項５記載の浮動小
数点演算装置が奏する効果に加えてさらにレイアウト面
積を削減することが可能である。
【０１５８】請求項１４記載の半導体集積回路装置は、
浮動小数点データの切上げおよび切捨てによる整数化を
データ形式への変換を経由せずに実行できる浮動小数点
演算装置を具備するので、データの整数化を高頻度かつ
高速に実行することが必要な動作を効率的に実行するこ
とができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１を説明するための浮動
小数点演算方式のフローチャートである。
【図２】 図１の浮動小数点演算方式を実現する浮動小
数点演算装置１０００の構成を示すブロック図である。
【図３】 本発明の実施の形態１の浮動小数点演算方式
の概略フローチャートである。
【図４】 指数部判定演算値Ｘに対する整数化方法の場
合分けを説明するための図である。
【図５】 切捨てデータの設定方法を説明するための図
である。
【図６】 インクリメントデータの設定方法を説明する
ための図である。
【図７】 実施の形態１の浮動小数点演算方式を詳細に
説明するためのフローチャートである。
【図８】 ステップ４３における符号データＳと指定信
号Ｃとの組合せに対応した出力整数データの設定方法を
説明する図である。
【図９】 ステップ４２における符号ビットＳと指定信
号Ｃとの組合せに対応した出力整数データの各ビットの
設定方法を説明する図である。
【図１０】 本発明の実施の形態２の浮動小数点演算装
置１００の構成を示すブロック図である。
【図１１】 指数部データ判定回路１２０の構成を示す
ブロック図である。
【図１２】 切捨てデータ発生回路１３０の構成を示す
ブロック図である。
【図１３】 インクリメントデータ発生回路１４０の構
成を示すブロック図である
【図１４】 加算回路１４５の入出力データを示す図で
ある。
【図１５】 データ選択回路１７０の構成を示すブロッ
ク図である。
【図１６】 浮動小数点演算装置１００において、１０
進数の−１３．６２５を切捨て整数化した場合の動作を
説明するための図である。
【図１７】 本発明の実施の形態２の変形例１の浮動小
数点演算装置２００の構成を示すブロック図である。
【図１８】 本発明の実施の形態２の変形例２の浮動小
数点演算装置２１０の構成を示すブロック図である。
【図１９】 本発明の実施の形態２の変形例３の浮動小
数点演算装置２２０の構成を示すブロック図である。
【図２０】 本発明の実施の形態２の変形例４の浮動小
数点演算装置２３０の構成を示すブロック図である。
【図２１】 インクリメントデータ発生回路１４２にお
ける選択インクリメントデータの設定方法を説明する図
である。
【図２２】 本発明の実施の形態２の変形例５の浮動小
数点演算装置２４０の構成を示すブロック図である。
【図２３】 本発明の実施の形態２の変形例６の浮動小
数点演算装置２５０の構成を示すブロック図である。
【図２４】 本発明の実施の形態２の変形例７の浮動小
数点演算装置２６０の構成を示すブロック図である。
【図２５】 本発明の実施の形態２の変形例８の浮動小
数点演算装置２７０の構成を示すブロック図である。
【図２６】 本発明の実施の形態２の変形例９の浮動小
数点演算装置２８０の構成を示すブロック図である。
【図２７】 本発明の実施の形態３の半導体集積回路装
置３００の全体構成を示す概略ブロック図である。
【図２８】 本発明の実施の形態３の変形例の半導体集
積回路装置４００の全体構成を示す概略ブロック図であ
る。
【図２９】 ＩＥＥＥ規格の単精度浮動小数点データの
構成を示す概念図である。
【符号の説明】
１２０ 指数部データ判定回路、１３０ 切捨てデータ
発生回路、１４０ インクリメントデータ発生回路、１
４５ 加算回路、１５０ 切上げデータ発生回路、１６
０ 固定値データ発生回路、１７０ データ選択回路、
１７５ セレクタ制御回路、ＳＬ１〜ＳＬ６ セレク
タ。

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 符号ビットと、Ｍビットの指数部（Ｍ：
    自然数）と、Ｎビットの仮数部（Ｎ：自然数）とを有す
    る２進数の浮動小数点データの整数化を行なう浮動小数
    点演算方式であって、 入力データの前記指数部に対応する１０進数値から所定
    のバイアス値を差し引いた演算結果Ｘ（Ｘ：整数）を出
    力するステップと、 前記演算結果Ｘと、前記入力データの正負と、整数化を
    切上げおよび切捨てのいずれによって実行するかを指示
    するための整数化指定信号との組み合わせに応じて、出
    力整数データの各ビットを設定するステップとを備え
    る、浮動小数点演算方式。
  2. 【請求項２】 前記出力整数データの各ビットを設定す
    るステップは、 前記演算結果ＸがＭより大きい場合に、前記出力整数デ
    ータの各ビットを前記入力データの各ビットと同一の値
    に設定するステップと、 前記演算結果Ｘが０より小さい場合に、前記入力データ
    の正負と前記整数化指定信号との組み合わせに応じて、
    前記出力整数データの各ビットを設定するステップと、 前記演算結果Ｘが０以上かつＭ以下である場合に、前記
    入力データの正負と前記整数化指定信号との組み合わせ
    に応じて、前記出力整数データの各ビットを設定するス
    テップとを含む、請求項１記載の浮動小数点演算方式。
  3. 【請求項３】 前記演算結果Ｘが０より小さい場合に前
    記出力整数データの各ビットを設定するステップは、 １０進数値の０に対応する浮動小数点データの指数部お
    よび仮数部のビット列を有する（Ｍ＋Ｎ）ビットの第１
    固定値データと、１０進数値の１に対応する浮動小数点
    データの指数部および仮数部のビット列を有する（Ｍ＋
    Ｎ）ビットの第２固定値データとを発生するステップ
    と、 正の入力データに対して切上げによる整数化が指示され
    た場合および、負の入力データに対して切捨てによる整
    数化が指示された場合において、前記出力整数データの
    指数部および仮数部の各ビットに前記第１固定値データ
    を設定するステップと、 負の入力データに対して切上げによる整数化が指示され
    た場合および、正の入力データに対して切捨てによる整
    数化が指示された場合において、前記出力整数データの
    指数部および仮数部の各ビットに前記第２固定値データ
    を設定するステップと、 前記出力整数データの符号ビットを、前記入力データの
    符号ビットと同一の値に設定するステップとを有する、
    請求項２記載の浮動小数点演算方式。
  4. 【請求項４】 前記演算結果Ｘが０以上かつＭ以下であ
    る場合に前記出力整数データの各ビットを設定するステ
    ップは、 負の入力データに対して切上げによる整数化が指示され
    た場合および、正の入力データに対して切捨てによる整
    数化が指示された場合において、第１ビットから第（Ｍ
    ＋Ｘ）ビットは前記入力データの対応するビットと同一
    の値を有し、かつ、第（Ｍ＋Ｘ＋１）ビット以降は０の
    値を有する（Ｍ＋Ｎ）ビットの切捨てデータの各ビット
    を前記出力整数データの指数部および仮数部の各ビット
    に設定するステップと、 正の入力データに対して切上げによる整数化が指示され
    た場合および、負の入力データに対して切捨てによる整
    数化が指示された場合において、第（Ｍ＋Ｘ）ビットに
    ついてのみ１の値を有するとともに、他の各ビットにつ
    いては０の値を有する（Ｍ＋Ｎ）ビットのインクリメン
    トデータと、前記切捨てデータとの加算によって得られ
    る切上げデータの各ビットを、前記出力整数データの指
    数部および仮数部の各ビットに設定するステップと、 前記出力整数データの符号ビットを、前記入力データの
    符号ビットと同一の値に設定するステップとを有する、
    請求項２記載の浮動小数点演算方式。
  5. 【請求項５】 符号ビットと、Ｍビットの指数部（Ｍ：
    自然数）と、Ｎビットの仮数部（Ｎ：自然数）とを有す
    る２進数の浮動小数点データの整数化を行なう浮動小数
    点演算装置であって、 入力データを受ける入力回路と、 入力データの前記指数部に対応する１０進数値から所定
    のバイアス値を差し引いた演算結果Ｘ（Ｘ：整数）を出
    力する指数部演算回路と、 前記演算結果Ｘと、前記入力データの正負と、整数化を
    切上げおよび切捨てのいずれによって実行するかを指示
    するための整数化指定信号との組み合わせに応じて、出
    力整数データの各ビットを設定する整数化データ設定回
    路と、 前記出力整数データを出力する出力回路とを備える、浮
    動小数点演算装置。
  6. 【請求項６】 前記整数化データ設定回路は、 前記入力回路から前記入力データの指数部および仮数部
    の各ビットを受けて、前記演算結果Ｘに応じて、入力さ
    れたビット列のうちの小数点以下データを表わすビット
    を０にクリアすることによって得られる（Ｍ＋Ｎ）ビッ
    トの切捨てデータを発生する小数部切捨て回路と、 前記切捨てデータを受けて、前記切捨てデータで表され
    る１０進数値を１だけインクリメントして得られる整数
    値に対応する浮動小数点データの指数部および仮数部の
    ビット列を有する（Ｍ＋Ｎ）ビットの切上げデータを発
    生する小数部切上げ回路と、 １０進数値の０に対応する浮動小数点データの指数部お
    よび仮数部のビット列を有する（Ｍ＋Ｎ）ビットの第１
    固定値データおよび、１０進数値の１に対応する浮動小
    数点データの指数部および仮数部のビット列を有する
    （Ｍ＋Ｎ）ビットの第２固定値データを発生する固定値
    出力回路と、 前記演算結果Ｘと、前記入力データの正負と、整数化を
    切上げおよび切捨てのいずれによって実行するかを指示
    するための整数化指定信号との組み合わせに応じて、前
    記切捨てデータと、前記切上げデータと、前記第１固定
    値データと、第２固定値データとのうちのいずれか１つ
    を選択して、前記出力整数データの指数部および仮数部
    の各ビットのデータを設定するとともに、前記出力整数
    データの符号ビットを、前記入力データの符号ビットと
    同一の値に設定する出力データ選択回路とを含む、請求
    項５記載の浮動小数点演算装置。
  7. 【請求項７】 前記小数部切捨て回路は、前記入力デー
    タの指数部および仮数部に相当する（Ｍ＋Ｎ）ビットの
    補助データと前記演算結果Ｘとを受けて、前記切捨てデ
    ータの第１ビットから第（Ｍ＋Ｘ）ビットについては前
    記補助データの対応する各ビットと同一の値を設定する
    とともに、前記切捨てデータの第（Ｍ＋Ｘ＋１）ビット
    以降については０の値を設定し、 前記小数部切上げ回路は、 第Ｘビットのみが１に設定されるとともに、他の各ビッ
    トについては０が設定される（Ｍ＋Ｎ）ビットのインク
    リメントデータを発生するインクリメントデータ発生回
    路と、 前記切捨てデータと前記インクリメントデータとを加算
    して前記切上げデータを出力するための加算回路とを有
    する、請求項６記載の浮動小数点演算装置。
  8. 【請求項８】 前記出力データ選択回路は、 前記切上げデータと前記切捨てデータとを受けて、前記
    入力データの正負と前記整数化指定信号との組み合わせ
    に応じて、いずれか一方を出力する第１のセレクタ回路
    と、 前記第１固定値データと前記第２固定値データとを受け
    て、前記入力データの正負と前記整数化指定信号との組
    み合わせに応じて、いずれか一方を出力する第２のセレ
    クタ回路と、 前記第１のセレクタ回路の出力データおよび前記第２の
    セレクタ回路の出力データを受けて、前記出力整数デー
    タの指数部および仮数部の各ビットに設定するためにい
    ずれか一方を出力する第３のセレクタ回路とを含み、 前記第３のセレクタ回路は、前記演算結果Ｘが０以上で
    ある場合には、前記第１のセレクタ回路の出力データを
    出力し、前記演算結果Ｘが０より小さい場合には、前記
    第２のセレクタ回路の出力データを出力し、 前記出力データ選択回路は、前記出力整数データの符号
    ビットを前記入力データの符号ビットと同一の値に設定
    する第４のセレクタ回路をさらに含む、請求項６記載の
    浮動小数点演算装置。
  9. 【請求項９】 前記出力データ選択回路は、 前記第３のセレクタ回路の出力データと、前記入力デー
    タの指数部および仮数部のビット列を有するサブ入力デ
    ータとを受けて、前記演算結果ＸがＭ以上である場合に
    は、前記サブ入力データの各ビットの値を前記出力整数
    データの指数部および仮数部の各ビットに設定し、前記
    演算結果ＸがＭより小さい場合には、前記第３のセレク
    タ回路の出力データを前記出力整数データの指数部およ
    び仮数部の各ビットに設定する第５のセレクタ回路をさ
    らに含む、請求項７記載の浮動小数点演算装置。
  10. 【請求項１０】 前記出力データ選択回路は、 前記切捨てデータ発生回路と前記加算回路との間に設け
    られる、第６のセレクタ回路を含み、 前記第６のセレクタ回路は、前記第１固定値データと前
    記第２固定値データと前記切捨てデータとを受けて、前
    記演算結果Ｘが０以上である場合には、前記切捨てデー
    タを出力し、前記演算結果Ｘが０より小さい場合におい
    ては、前記入力データの正負と前記整数化指定信号との
    組み合わせに応じて、前記第１固定値データおよび前記
    第２固定値データのいずれか一方を出力し、 前記出力データ選択回路は、 前記第６のセレクタ回路の出力データと前記加算回路の
    出力データとを受けて、前記入力データの正負と前記整
    数化指定信号との組み合わせに応じて、いずれか一方を
    前記出力整数データの指数部および仮数部の各ビットに
    設定するために出力するセレクタ回路と、 前記出力整数データの符号ビットを前記入力データの符
    号ビットと同一の値に設定するセレクタ回路とをさらに
    含む、請求項７記載の浮動小数点演算装置。
  11. 【請求項１１】 前記出力データ選択回路は、前記入力
    回路と前記切捨てデータ発生回路との間に設けられる、
    第６のセレクタ回路を含み、 前記第６のセレクタ回路は、前記第１固定値データと前
    記第２固定値データと前記入力データの指数部および仮
    数部のビット列を有するサブ入力データとを受けて、前
    記演算結果Ｘが０以上である場合には、前記サブ入力デ
    ータを出力し、前記演算結果Ｘが０より小さい場合にお
    いては、前記入力データの正負と前記整数化指定信号と
    の組み合わせに応じて、前記第１固定値データおよび前
    記第２固定値データのいずれか一方を出力し、 前記小数部切捨て回路は、前記第６のセレクタ回路の出
    力データを入力として、前記切捨てデータを発生し、 前記出力データ選択回路は、 前記切捨てデータと前記加算回路の出力データとを受け
    て、前記入力データの正負と前記整数化指定信号との組
    み合わせに応じて、いずれか一方を前記出力整数データ
    の指数部および仮数部の各ビットに設定するために出力
    するセレクタ回路と、 前記出力整数データの符号ビットを前記入力データの符
    号ビットと同一の値に設定するセレクタ回路とをさらに
    含む、請求項７記載の浮動小数点演算装置。
  12. 【請求項１２】 前記インクリメントデータ発生回路
    は、前記入力データの正負と前記整数化指定信号との組
    み合わせに応じて、前記インクリメントデータおよび全
    ビットの値が０である（Ｍ＋Ｎ）ビットのダミー加算デ
    ータのいずれか一方を出力する、請求項７記載の浮動小
    数点演算装置。
  13. 【請求項１３】 前記出力データ選択回路は、 前記第１固定値データと前記第２固定値データとを受け
    て、前記入力データの正負と前記整数化指定信号との組
    み合わせに応じて、いずれか一方を出力する第２のセレ
    クタ回路と、 前記加算回路の出力データおよび前記第２のセレクタ回
    路の出力データを受けて、いずれか一方を前記出力整数
    データの指数部および仮数部の各ビットに設定するため
    に出力する第３のセレクタ回路とを含み、 前記第３のセレクタ回路は、前記演算結果Ｘが０以上で
    ある場合には、前記加算回路の出力データを出力し、前
    記演算結果Ｘが０より小さい場合には、前記第２のセレ
    クタ回路の出力データを出力し、 前記出力データ選択回路は、前記出力整数データの符号
    ビットを前記入力データの符号ビットと同一の値に設定
    する第４のセレクタ回路をさらに含む、請求項１２記載
    の浮動小数点演算装置。
  14. 【請求項１４】 外部からの命令信号に応じて、所定の
    データ処理を実行する半導体集積回路装置であって、 外部との間で信号の授受を行なう入出力回路と、 前記命令信号を実行するために内部制御信号を発生する
    コントロール回路と、 データを記憶するためのメモリ回路と、 前記半導体集積回路装置内の各回路との間で、命令信号
    およびデータを伝達するためのシステムバスと、 ２進数の浮動小数点データの整数化を実行する機能を有
    する専用演算回路とを備え、 前記専用演算回路は、 前記内部制御信号に応じて、前記専用演算回路の動作を
    制御するロジック回路と、 前記ロジック回路の指示に応じて、データを記憶する補
    助メモリ回路と、 前記ロジック回路の指示に応じて、前記浮動小数点デー
    タを整数化する浮動小数点演算回路とを含み、 前記浮動小数点データは、符号ビットと、Ｍビットの指
    数部（Ｍ：自然数）と、Ｎビットの仮数部（Ｎ：自然
    数）とを有し、 前記浮動小数点演算回路は、 入力データを受ける入力回路と、 入力データの前記指数部に対応する１０進数値から所定
    のバイアス値を差し引いた演算結果Ｘ（Ｘ：整数）を出
    力する指数部演算回路と、 前記演算結果Ｘと、前記入力データの正負と、整数化を
    切上げおよび切捨てのいずれによって実行するかを指示
    するための整数化指定信号との組み合わせに応じて、出
    力整数データの各ビットを設定する整数化データ設定回
    路と、 前記出力整数データを出力する出力回路とを有する、半
    導体集積回路装置。
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