JP2513354B2 - 浮動小数点演算補助回路 - Google Patents
浮動小数点演算補助回路Info
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- JP2513354B2 JP2513354B2 JP2278265A JP27826590A JP2513354B2 JP 2513354 B2 JP2513354 B2 JP 2513354B2 JP 2278265 A JP2278265 A JP 2278265A JP 27826590 A JP27826590 A JP 27826590A JP 2513354 B2 JP2513354 B2 JP 2513354B2
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- Japan
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- bit
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- precision
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- mantissa
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、特定の浮動小数点表現形式からその仮数部
を短時間に取り出すことを容易にする浮動小数点演算補
助回路。
を短時間に取り出すことを容易にする浮動小数点演算補
助回路。
IEEEで標準化された浮動小数点形式は第３図に示すよ
うに符号ビットS,eビット（ｅは単精度の場合8,倍精度
の場合11）の指数部Ｅ、ｍ−１ビット（ｍは単精度の場
合24、倍精度の場合53）の有効数部Ｍとから構成されて
いる。指数部は指数の値に2e-1−１を加えたバイアス表
現となっており、仮数部は仮数の絶対値を表現してお
り、式（１）で示す範囲の数ｆを示すことができる。
うに符号ビットS,eビット（ｅは単精度の場合8,倍精度
の場合11）の指数部Ｅ、ｍ−１ビット（ｍは単精度の場
合24、倍精度の場合53）の有効数部Ｍとから構成されて
いる。指数部は指数の値に2e-1−１を加えたバイアス表
現となっており、仮数部は仮数の絶対値を表現してお
り、式（１）で示す範囲の数ｆを示すことができる。
１≦ｆ＜２ ……（１） 但し正規化された数の最上位ビットは常に１となるた
め省略し（以降本最上位ビットを省略された１と称
す）、上位２ビット目から表現されている。
め省略し（以降本最上位ビットを省略された１と称
す）、上位２ビット目から表現されている。
また、指数部Ｅが2e−１の場合（Ｅの全ビットが１つ
まり、単精度では255、倍精度では2047）にはその浮動
小数点データは非数として、指数部Ｅが０の場合には有
効数部Ｍによって非正規化数又はゼロとして規定されて
いる。ここで、非正規化数と０は、前記省略された１を
もともと有していない浮動小数点データである。詳しく
は「A Proposed Standard for Binary Floating-Point
Arithmetic」Draft 10.1 of IEEE Task P754 November
15,1984を参照されたい。
まり、単精度では255、倍精度では2047）にはその浮動
小数点データは非数として、指数部Ｅが０の場合には有
効数部Ｍによって非正規化数又はゼロとして規定されて
いる。ここで、非正規化数と０は、前記省略された１を
もともと有していない浮動小数点データである。詳しく
は「A Proposed Standard for Binary Floating-Point
Arithmetic」Draft 10.1 of IEEE Task P754 November
15,1984を参照されたい。
以上に示したIEEE754標準形式である形式Ａを演算対
象とする浮動小数点演算装置に於いては、一旦、形式Ａ
のデータを符号S,指数部E,省略された１を戻した有効数
部Ｍ（以降これを仮数MNと称す）に分解し各々処理する
ことが一般的である。ここで、形式Ａのデータから形式
Ｂの仮数MNを得る場合、従来前記形式Ａのデータをファ
ームウェアにより、正規化数か非正規化数又はゼロであ
るかを判定して省略された１を戻すべきか否かを判断し
形式Ｂのデータである仮数MNを求めるか、もしくは、正
規化数か否かにかかわらず、省略された１があるものと
して、形式Ａのデータから仮数MNを求め、後にもとの前
記形式Ａのデータを解析し非正規化数又はゼロの場合に
は、前記仮数MNの省略された１の箇所を０にクリアし、
改めて仮数MNを求めていた。
象とする浮動小数点演算装置に於いては、一旦、形式Ａ
のデータを符号S,指数部E,省略された１を戻した有効数
部Ｍ（以降これを仮数MNと称す）に分解し各々処理する
ことが一般的である。ここで、形式Ａのデータから形式
Ｂの仮数MNを得る場合、従来前記形式Ａのデータをファ
ームウェアにより、正規化数か非正規化数又はゼロであ
るかを判定して省略された１を戻すべきか否かを判断し
形式Ｂのデータである仮数MNを求めるか、もしくは、正
規化数か否かにかかわらず、省略された１があるものと
して、形式Ａのデータから仮数MNを求め、後にもとの前
記形式Ａのデータを解析し非正規化数又はゼロの場合に
は、前記仮数MNの省略された１の箇所を０にクリアし、
改めて仮数MNを求めていた。
上述した従来の形式Ａの浮動小数点から仮数MNを取り
出す技術は、前記浮動小数点が正規化数であるか非正規
化数又はゼロかにより省略された１の扱いを制御するの
にファームウェアによる判定が必要であったため、前記
二例の従来技術を実現する処理フローとして、第４図に
示すよう複数ステップのファームウェア記述が必要とな
り高速ではなかった。
出す技術は、前記浮動小数点が正規化数であるか非正規
化数又はゼロかにより省略された１の扱いを制御するの
にファームウェアによる判定が必要であったため、前記
二例の従来技術を実現する処理フローとして、第４図に
示すよう複数ステップのファームウェア記述が必要とな
り高速ではなかった。
本発明の浮動小数点補助回路は、形式Ａの指数部Ｅの
全ビットの論理和をとる回路と、前記論理和をとる回路
の出力を仮数MNの最上位ビット（以降MSBと称す）とし
前記浮動小数点データの有効数部Ｍのｍ−１ビットの上
位に付加し、ｍビットとする回路とを有する。
全ビットの論理和をとる回路と、前記論理和をとる回路
の出力を仮数MNの最上位ビット（以降MSBと称す）とし
前記浮動小数点データの有効数部Ｍのｍ−１ビットの上
位に付加し、ｍビットとする回路とを有する。
〔実施例１〕 次に、本発明について図面を参照して説明する。
第１図は本発明を単精度浮動小数点データに適用した
一実施例のブロック図である。形式Ａの浮動小数点デー
タは、浮動小数点データ入力101からデータ・レジスタ1
11へ供給され、そこで保持される。データ・レジスタ11
1に保持されている形式Ａのデータは、論理的にビット3
1を符号S114,指数部E113,有効数部M112に分けることが
できる。前記有効数部M112は23ビットあり、その出力の
有効数データ線102と前記指数部E113の８ビット出力指
数データ線103の全論理和をOR回路115で生成し出力され
た正規化数指示線104を束ね仮数演算器116の入力に仮数
データ線105として入力する。ここで、正規化数指示線1
04は有効数データ線102の上位ビットとして位置づけら
れ、前記仮数データ線105は24ビットで構成される。
一実施例のブロック図である。形式Ａの浮動小数点デー
タは、浮動小数点データ入力101からデータ・レジスタ1
11へ供給され、そこで保持される。データ・レジスタ11
1に保持されている形式Ａのデータは、論理的にビット3
1を符号S114,指数部E113,有効数部M112に分けることが
できる。前記有効数部M112は23ビットあり、その出力の
有効数データ線102と前記指数部E113の８ビット出力指
数データ線103の全論理和をOR回路115で生成し出力され
た正規化数指示線104を束ね仮数演算器116の入力に仮数
データ線105として入力する。ここで、正規化数指示線1
04は有効数データ線102の上位ビットとして位置づけら
れ、前記仮数データ線105は24ビットで構成される。
第２図は本発明を単精度データ及び倍精度データの双
方を共通に処理可能なよう適用した実施例のブロック図
である。
方を共通に処理可能なよう適用した実施例のブロック図
である。
データ・レジスタ250は、倍精度データ入力201と単精
度データ入力202を入力として持つ。前記単精度データ
入力202は、符号S255を倍精度データ入力201と合せて左
づめで入力されそのときデータ・レジスタ250の下位32
ビット内のデータは値を参照されない。データ・レジス
タ250内のデータは論理的に、倍精度データ格納時には
最下位から52ビットの倍精度有効数部（以降ML）251と
前記ML251の上位の11ビットである倍精度指数部（以降E
L）252と符号S255に分割でき、単精度データ格納時には
最下位から32ビットは不定であり、その上倍32ビットは
単精度有効数部（以降MS）253とその更に上位の単精度
指数部254と最上位の符号S255に分割することができ
る。
度データ入力202を入力として持つ。前記単精度データ
入力202は、符号S255を倍精度データ入力201と合せて左
づめで入力されそのときデータ・レジスタ250の下位32
ビット内のデータは値を参照されない。データ・レジス
タ250内のデータは論理的に、倍精度データ格納時には
最下位から52ビットの倍精度有効数部（以降ML）251と
前記ML251の上位の11ビットである倍精度指数部（以降E
L）252と符号S255に分割でき、単精度データ格納時には
最下位から32ビットは不定であり、その上倍32ビットは
単精度有効数部（以降MS）253とその更に上位の単精度
指数部254と最上位の符号S255に分割することができ
る。
前記EL252の束線出力である倍精度指数データ線207は
その全ビットの論理和を11入力OR回路256により生成さ
れ、前記ML251の束線出力である倍精度有効数データ線2
03の上位ビットとして付加され、53ビットの倍精度仮数
データ線211とし、マルチプレクサ258の入力Ｂに供給さ
れる。
その全ビットの論理和を11入力OR回路256により生成さ
れ、前記ML251の束線出力である倍精度有効数データ線2
03の上位ビットとして付加され、53ビットの倍精度仮数
データ線211とし、マルチプレクサ258の入力Ｂに供給さ
れる。
一方、前記ES254の束線出力である単精度指数データ
線208はその全ビットの論理和を８入力OR回路257により
生成され、前記MS253の束線出力である単精度有効数デ
ータ線204の下位に29ビットの“0"205を付加された52ビ
ットの倍精度化単精度有効数データ線206の上位ビット
として付加され53ビットの倍精度化単精度データ線212
とし、前記マルチプレクサ258の入力Ａに供給される。
線208はその全ビットの論理和を８入力OR回路257により
生成され、前記MS253の束線出力である単精度有効数デ
ータ線204の下位に29ビットの“0"205を付加された52ビ
ットの倍精度化単精度有効数データ線206の上位ビット
として付加され53ビットの倍精度化単精度データ線212
とし、前記マルチプレクサ258の入力Ａに供給される。
マルチプレクサ258は、前記データ・レジスタ250に単
精度データ格納時には入力Ａ側を、倍精度データ格納時
には入力Ｂ側を出力０につながる演算対象仮数線213に
出力する。ここで、前記マルチプレクサ258に入力され
るデータ選択信号214は上述したマルチプレクサ258の出
力選択制御を行うよう指示する信号である。
精度データ格納時には入力Ａ側を、倍精度データ格納時
には入力Ｂ側を出力０につながる演算対象仮数線213に
出力する。ここで、前記マルチプレクサ258に入力され
るデータ選択信号214は上述したマルチプレクサ258の出
力選択制御を行うよう指示する信号である。
以上説明したように本発明は、形式Ａの浮動小数点デ
ータの指数部Ｅの全ビットの論理和を前記浮動小数点デ
ータの仮数MNのｍビット目として、符号することによ
り、ファームウェアによる省略された１の補正を行うス
テップ数と時間を削除することができる効果がある。
ータの指数部Ｅの全ビットの論理和を前記浮動小数点デ
ータの仮数MNのｍビット目として、符号することによ
り、ファームウェアによる省略された１の補正を行うス
テップ数と時間を削除することができる効果がある。
第１図は本発明の実施例１を説明する単精度浮動小数点
データ用補助回路のブロック図、第２図は実施例２を説
明する単倍両精度浮動小数点データ用補助回路のブロッ
ク図、第３図はIEEE754で標準化された浮動小数点形式
を説明するフォーマット図、第４図は従来の省略された
１を設定するファームウェアのフローを説明するフロー
チャートである。 101……浮動小数点データ入力、102……有効数データ
線、103……指数データ線、104……正規化数指示線、10
5……仮数データ線、111……データ・レジスタ、112…
…有効数部Ｍ、113……指数部Ｅ、114……符号Ｓ、115
……OR回路、116……仮数演算器、201……倍精度データ
入力、202……単精度データ入力、203……倍精度有効数
データ線、204……単精度有効数データ線、205……29ビ
ットの“0"、206……倍精度化単精度有効線データ線、2
07……倍精度指数データ線、208……単精度指数データ
線、209……倍精度データ正規化数指示線、210……単精
度データ正規化数指示線、211……倍精度仮数データ
線、212……倍精度化単精度仮数データ線、213……演算
対象仮数線、214……データ選択信号、250……データ・
レジスタ、251……倍精度有効数部、252……倍精度指数
部、253……単精度有効数部、254……単精度指数部、25
5……符号Ｓ、256……11入力OR回路、257……８入力OR
回路、258……マルチプレクサ。
データ用補助回路のブロック図、第２図は実施例２を説
明する単倍両精度浮動小数点データ用補助回路のブロッ
ク図、第３図はIEEE754で標準化された浮動小数点形式
を説明するフォーマット図、第４図は従来の省略された
１を設定するファームウェアのフローを説明するフロー
チャートである。 101……浮動小数点データ入力、102……有効数データ
線、103……指数データ線、104……正規化数指示線、10
5……仮数データ線、111……データ・レジスタ、112…
…有効数部Ｍ、113……指数部Ｅ、114……符号Ｓ、115
……OR回路、116……仮数演算器、201……倍精度データ
入力、202……単精度データ入力、203……倍精度有効数
データ線、204……単精度有効数データ線、205……29ビ
ットの“0"、206……倍精度化単精度有効線データ線、2
07……倍精度指数データ線、208……単精度指数データ
線、209……倍精度データ正規化数指示線、210……単精
度データ正規化数指示線、211……倍精度仮数データ
線、212……倍精度化単精度仮数データ線、213……演算
対象仮数線、214……データ選択信号、250……データ・
レジスタ、251……倍精度有効数部、252……倍精度指数
部、253……単精度有効数部、254……単精度指数部、25
5……符号Ｓ、256……11入力OR回路、257……８入力OR
回路、258……マルチプレクサ。
Claims (1)
- 【請求項１】１ビットの符号ビットとｅビットのバイア
ス表現された指数部とｍ−１ビットの絶対値表現された
有効数部の順に構成される浮動小数点形式Ａ（以降、形
式Ａと称す）をｍビットの絶対値表現の仮数部のみから
構成されるデータ形式Ｂ（以降、形式Ｂと称す）への形
式変換を行う変換器に於いて、前記形式Ａのデータを入
力とするデータ・レジスタと、前記データ・レジスタに
保持されているデータのｍ−１ビットの有効数部を出力
する有効数部出力バッファと、前記データ・レジスタに
保持されているｅビットの指数部の全ビットがすべて０
であるかを判定し、その判定の結果、指数部の全ビット
が０であった場合には１ビットの０を、指数部の１ビッ
トでも０でなかった場合には１ビットの１を前記ｍ−１
ビットの有効数部の最上位ビットより更に１ビット上位
に出力する仮数部最上位ビット出力バッファとを有する
ことを特徴とする浮動小数点演算補助回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2278265A JP2513354B2 (ja) | 1990-10-17 | 1990-10-17 | 浮動小数点演算補助回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2278265A JP2513354B2 (ja) | 1990-10-17 | 1990-10-17 | 浮動小数点演算補助回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04153729A JPH04153729A (ja) | 1992-05-27 |
| JP2513354B2 true JP2513354B2 (ja) | 1996-07-03 |
Family
ID=17594933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2278265A Expired - Lifetime JP2513354B2 (ja) | 1990-10-17 | 1990-10-17 | 浮動小数点演算補助回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2513354B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5513362A (en) * | 1992-04-23 | 1996-04-30 | Matsushita Electric Industrial Co., Ltd. | Method of and apparatus for normalization of a floating point binary number |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01282633A (ja) * | 1988-05-10 | 1989-11-14 | Fujitsu Ltd | 非正規化数の処理方式 |
-
1990
- 1990-10-17 JP JP2278265A patent/JP2513354B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01282633A (ja) * | 1988-05-10 | 1989-11-14 | Fujitsu Ltd | 非正規化数の処理方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04153729A (ja) | 1992-05-27 |
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