JP2000010762A - 浮動小数点演算装置 - Google Patents
浮動小数点演算装置Info
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Abstract
(57)【要約】
【課題】 スループットが向上する浮動小数点演算装置
を得ることを目的とする。 【解決手段】 浮動小数点データの仮数部データＡ，Ｂ
の算術演算を行う仮数加減算部ＭＡＰと、演算結果Ｄの
ＭＳＢがシフトしていないと仮定したときにＬＳＢとな
る演算結果Ｄのビットに対してインクリメントを行うイ
ンクリメント部ＩＮＰと、ＬＳＢより１つ下位のビット
を切り上げるか否かを判定する丸め判定部ＲＪＰと、イ
ンクリメント部ＩＮＰの演算結果と仮数加減算部ＭＡＰ
の演算結果Ｄとのどちらかを選択的に出力するセレクタ
Ｓ１とを備える。
を得ることを目的とする。 【解決手段】 浮動小数点データの仮数部データＡ，Ｂ
の算術演算を行う仮数加減算部ＭＡＰと、演算結果Ｄの
ＭＳＢがシフトしていないと仮定したときにＬＳＢとな
る演算結果Ｄのビットに対してインクリメントを行うイ
ンクリメント部ＩＮＰと、ＬＳＢより１つ下位のビット
を切り上げるか否かを判定する丸め判定部ＲＪＰと、イ
ンクリメント部ＩＮＰの演算結果と仮数加減算部ＭＡＰ
の演算結果Ｄとのどちらかを選択的に出力するセレクタ
Ｓ１とを備える。
Description
【０００１】
【発明の属する技術分野】この発明は浮動小数点データ
の演算を行うための浮動小数点演算装置に関し、特に業
界標準であるＩＥＥＥ７５４規格の最近値丸めに関す
る。
の演算を行うための浮動小数点演算装置に関し、特に業
界標準であるＩＥＥＥ７５４規格の最近値丸めに関す
る。
【０００２】
【従来の技術】ＩＥＥＥ７５４規格は、浮動小数点演算
に関する事実上の業界標準であり、その大きな特徴の一
つに４つの丸めモードがある。 （１） 最近値丸め （２） ＋無限大丸め （３） −無限大丸め （４） 切り捨て 浮動小数点演算装置を上記（１）〜（４）の丸めモード
が行えるように浮動小数点演算装置をハードウェアによ
って構成すると、浮動小数点演算装置は、回路構成が複
雑になり、スループットの増大をもたらす。
に関する事実上の業界標準であり、その大きな特徴の一
つに４つの丸めモードがある。 （１） 最近値丸め （２） ＋無限大丸め （３） −無限大丸め （４） 切り捨て 浮動小数点演算装置を上記（１）〜（４）の丸めモード
が行えるように浮動小数点演算装置をハードウェアによ
って構成すると、浮動小数点演算装置は、回路構成が複
雑になり、スループットの増大をもたらす。
【０００３】例えば特開平６−５９８５８号公報に開示
されているような浮動小数点演算装置において、図１５
に丸め処理に関わる部分を示す。仮数加減算部ＭＡＰ
は、２つの浮動小数点データの仮数部データＡ，Ｂを加
算あるいは減算する。ここで、加減算結果は常に絶対
値、すなわち、正の値となるように前後の処理系が構成
されているものとする。ＬＳＢ判定部ＢＪＰは、仮数加
減算部ＭＡＰの演算結果Ｄの上位３ビットが”０”か否
かを判定する。インクリメント信号生成部ＩＰはＬＳＢ
判定部ＢＪＰの判定結果を用いて切り上げを行うビット
（インクリメントビット位置）を示すためのインクリメ
ント信号を生成する。インクリメンタＩＭａは演算結果
Ｄを構成するビットのうち、インクリメント信号が示す
ビットに対してインクリメントを行う。丸め判定部ＲＪ
ＰａはＬＳＢ判定部ＢＪＰの判定結果を用いて、丸めを
行うか否かを判定する。セレクタＳ１は、丸め判定部Ｒ
ＪＰａの判定結果が丸めを行うことを示すときはインク
リメンタＩＭａの演算結果、そうでないときは仮数加減
算部ＭＡＰの演算結果Ｄを選択して出力する。ＭＯはセ
レクタＳ１の出力結果である。
されているような浮動小数点演算装置において、図１５
に丸め処理に関わる部分を示す。仮数加減算部ＭＡＰ
は、２つの浮動小数点データの仮数部データＡ，Ｂを加
算あるいは減算する。ここで、加減算結果は常に絶対
値、すなわち、正の値となるように前後の処理系が構成
されているものとする。ＬＳＢ判定部ＢＪＰは、仮数加
減算部ＭＡＰの演算結果Ｄの上位３ビットが”０”か否
かを判定する。インクリメント信号生成部ＩＰはＬＳＢ
判定部ＢＪＰの判定結果を用いて切り上げを行うビット
（インクリメントビット位置）を示すためのインクリメ
ント信号を生成する。インクリメンタＩＭａは演算結果
Ｄを構成するビットのうち、インクリメント信号が示す
ビットに対してインクリメントを行う。丸め判定部ＲＪ
ＰａはＬＳＢ判定部ＢＪＰの判定結果を用いて、丸めを
行うか否かを判定する。セレクタＳ１は、丸め判定部Ｒ
ＪＰａの判定結果が丸めを行うことを示すときはインク
リメンタＩＭａの演算結果、そうでないときは仮数加減
算部ＭＡＰの演算結果Ｄを選択して出力する。ＭＯはセ
レクタＳ１の出力結果である。
【０００４】
【発明が解決しようとする課題】しかしながら、仮数加
減算部ＭＡＰの演算結果は、例えば仮数部データＡ，Ｂ
の加算の際の最下位ビット側から最上位ビット側の方向
への桁上がりによって、この方向へ順次に値が決定され
る。したがって、インクリメント信号生成部ＩＰは、演
算結果Ｄの全てのビットが決定されるまで待たないと、
インクリメントビット位置を特定できない。この待ち時
間があるため、スループットが低下するという問題点が
あった。
減算部ＭＡＰの演算結果は、例えば仮数部データＡ，Ｂ
の加算の際の最下位ビット側から最上位ビット側の方向
への桁上がりによって、この方向へ順次に値が決定され
る。したがって、インクリメント信号生成部ＩＰは、演
算結果Ｄの全てのビットが決定されるまで待たないと、
インクリメントビット位置を特定できない。この待ち時
間があるため、スループットが低下するという問題点が
あった。
【０００５】本発明は、この問題点を解決するためにな
されたものであり、丸め処理について、スループットが
向上する浮動小数点演算装置を得ることを目的とする。
されたものであり、丸め処理について、スループットが
向上する浮動小数点演算装置を得ることを目的とする。
【０００６】
【課題を解決するための手段】本発明の請求項１に係る
課題解決手段は、４つの丸めモードのデフォルトである
最近値丸めのみに着目したものであり、第１の浮動小数
点データの仮数部データと、第２の浮動小数点データの
仮数部データとを受けて、これらの算術演算を行う算術
演算部と、前記算術演算部の演算結果を受けて、前記演
算結果のＭＳＢがシフトしていないと仮定したときにＬ
ＳＢとなる前記演算結果のビットに対してインクリメン
トを行うインクリメント部と、前記算術演算部の演算結
果を受けて、前記演算結果に基づいて前記ＬＳＢより１
つ下位のビットを切り上げるか否かを判定する丸め判定
部と、前記算術演算部の演算結果、前記インクリメント
部の演算結果、前記丸め判定部の判定結果を受けて、前
記丸め判定部の判定結果に応じて、前記インクリメント
部の演算結果と前記算術演算部の演算結果とのどちらか
を選択的に出力する第１のセレクタとを備える。
課題解決手段は、４つの丸めモードのデフォルトである
最近値丸めのみに着目したものであり、第１の浮動小数
点データの仮数部データと、第２の浮動小数点データの
仮数部データとを受けて、これらの算術演算を行う算術
演算部と、前記算術演算部の演算結果を受けて、前記演
算結果のＭＳＢがシフトしていないと仮定したときにＬ
ＳＢとなる前記演算結果のビットに対してインクリメン
トを行うインクリメント部と、前記算術演算部の演算結
果を受けて、前記演算結果に基づいて前記ＬＳＢより１
つ下位のビットを切り上げるか否かを判定する丸め判定
部と、前記算術演算部の演算結果、前記インクリメント
部の演算結果、前記丸め判定部の判定結果を受けて、前
記丸め判定部の判定結果に応じて、前記インクリメント
部の演算結果と前記算術演算部の演算結果とのどちらか
を選択的に出力する第１のセレクタとを備える。
【０００７】本発明の請求項２に係る課題解決手段にお
いて、前記インクリメント部は、前記算術演算が実質加
算と実質減算とのどちらであるかの判定を行い、この判
定結果に応じて前記ＬＳＢを特定するＬＳＢ特定部を含
む。
いて、前記インクリメント部は、前記算術演算が実質加
算と実質減算とのどちらであるかの判定を行い、この判
定結果に応じて前記ＬＳＢを特定するＬＳＢ特定部を含
む。
【０００８】本発明の請求項３に係る課題解決手段にお
いて、前記ＬＳＢ特定部は、前記判定を行う判定部と、
前記判定部の判定結果を受けて、前記判定部の判定結果
に応じて、予め定められた実質加算用データと実質減算
用データとのどちらかを選択的に出力する第２のセレク
タとを含み、前記インクリメント部は、前記算術演算部
の演算結果と前記第２セレクタの選択結果とを受けて、
これらを足し合わせることによって、前記インクリメン
トを行うインクリメンタをさらに含む。
いて、前記ＬＳＢ特定部は、前記判定を行う判定部と、
前記判定部の判定結果を受けて、前記判定部の判定結果
に応じて、予め定められた実質加算用データと実質減算
用データとのどちらかを選択的に出力する第２のセレク
タとを含み、前記インクリメント部は、前記算術演算部
の演算結果と前記第２セレクタの選択結果とを受けて、
これらを足し合わせることによって、前記インクリメン
トを行うインクリメンタをさらに含む。
【０００９】本発明の請求項４に係る課題解決手段にお
いて、前記ＬＳＢ特定部は、前記判定を行い、この結果
に応じて実質加算用データあるいは実質減算用データの
どちらかを選択的に出力する判定部を含み、前記インク
リメント部は、前記算術演算部の演算結果と前記判定部
の出力とを受けて、これらを足し合わせることによっ
て、前記インクリメントを行うインクリメンタをさらに
含む。
いて、前記ＬＳＢ特定部は、前記判定を行い、この結果
に応じて実質加算用データあるいは実質減算用データの
どちらかを選択的に出力する判定部を含み、前記インク
リメント部は、前記算術演算部の演算結果と前記判定部
の出力とを受けて、これらを足し合わせることによっ
て、前記インクリメントを行うインクリメンタをさらに
含む。
【００１０】本発明の請求項５に係る課題解決手段にお
いて、前記ＬＳＢ特定部は、前記判定を行う判定部と、
前記算術演算部の演算結果と、前記判定部の判定結果と
を受け、前記判定部の判定結果に応じて、前記算術演算
部の演算結果をシフトするビットシフタとを含み、前記
インクリメント部は、前記ビットシフタを介して出力さ
れる前記算術演算部の演算結果を受けて、前記インクリ
メントを行うインクリメンタをさらに含む。
いて、前記ＬＳＢ特定部は、前記判定を行う判定部と、
前記算術演算部の演算結果と、前記判定部の判定結果と
を受け、前記判定部の判定結果に応じて、前記算術演算
部の演算結果をシフトするビットシフタとを含み、前記
インクリメント部は、前記ビットシフタを介して出力さ
れる前記算術演算部の演算結果を受けて、前記インクリ
メントを行うインクリメンタをさらに含む。
【００１１】本発明の請求項６に係る課題解決手段にお
いて、前記ＬＳＢ特定部は、前記判定を行う判定部と、
前記第１の浮動小数点データの仮数部データと、前記判
定部の判定結果とを受け、前記判定部の判定結果に応じ
て、前記第１の浮動小数点データの仮数部データをシフ
トして前記算術演算部に出力する第１のビットシフタ
と、前記第２の浮動小数点データの仮数部データと、前
記判定部の判定結果とを受け、前記判定部の判定結果に
応じて、前記第２の浮動小数点データの仮数部データを
シフトして前記算術演算部に出力する第２のビットシフ
タとを含み、前記インクリメント部は、前記算術演算部
の演算結果を受けて、前記インクリメントを行うインク
リメンタをさらに含む。
いて、前記ＬＳＢ特定部は、前記判定を行う判定部と、
前記第１の浮動小数点データの仮数部データと、前記判
定部の判定結果とを受け、前記判定部の判定結果に応じ
て、前記第１の浮動小数点データの仮数部データをシフ
トして前記算術演算部に出力する第１のビットシフタ
と、前記第２の浮動小数点データの仮数部データと、前
記判定部の判定結果とを受け、前記判定部の判定結果に
応じて、前記第２の浮動小数点データの仮数部データを
シフトして前記算術演算部に出力する第２のビットシフ
タとを含み、前記インクリメント部は、前記算術演算部
の演算結果を受けて、前記インクリメントを行うインク
リメンタをさらに含む。
【００１２】本発明の請求項７に係る課題解決手段は、
前記判定部が選択的に出力する前記実質加算用データ
は”１”であり、前記判定部が選択的に出力する前記実
質減算用データは”０”であり、前記インクリメンタ
は、前記算術演算部の演算結果の最下位ビットと、前記
判定部の出力と、”１”とを受けて、前記インクリメン
ト部の演算結果の最下位ビットを生成して出力する全加
算器を含む。
前記判定部が選択的に出力する前記実質加算用データ
は”１”であり、前記判定部が選択的に出力する前記実
質減算用データは”０”であり、前記インクリメンタ
は、前記算術演算部の演算結果の最下位ビットと、前記
判定部の出力と、”１”とを受けて、前記インクリメン
ト部の演算結果の最下位ビットを生成して出力する全加
算器を含む。
【００１３】本発明の請求項８に係る課題解決手段にお
いて、前記算術演算部は、前記第１の浮動小数点データ
の仮数部データと前記第２の浮動小数点データの仮数部
データとを、互いに並列に最下位ビット側から最上位ビ
ット側へ順に列べて複数のビット群に分割し、前記複数
のビット群をそれぞれ処理する複数の算術演算分割ブロ
ックを含み、前記インクリメンタは、前記複数の算術演
算分割ブロックの演算結果をそれぞれ処理する複数のイ
ンクリメント分割ブロックを含む。
いて、前記算術演算部は、前記第１の浮動小数点データ
の仮数部データと前記第２の浮動小数点データの仮数部
データとを、互いに並列に最下位ビット側から最上位ビ
ット側へ順に列べて複数のビット群に分割し、前記複数
のビット群をそれぞれ処理する複数の算術演算分割ブロ
ックを含み、前記インクリメンタは、前記複数の算術演
算分割ブロックの演算結果をそれぞれ処理する複数のイ
ンクリメント分割ブロックを含む。
【００１４】
【発明の実施の形態】実施の形態１．浮動小数点データ
を図１６に示すフォーマットで表すとする。具体的に、
+1.1111010^1101と+1.1011011^1001とを加算して最近値
丸めを行えば、+1.0000100^1110が得られる。
を図１６に示すフォーマットで表すとする。具体的に、
+1.1111010^1101と+1.1011011^1001とを加算して最近値
丸めを行えば、+1.0000100^1110が得られる。
【００１５】上記の+1.0000100^1110が得られる過程を
図１７に示す。まず、+1.1111010^1101と+1.1011011^10
01との桁合わせを行う。ここでは、+1.1011011^1001を+
0.00011011011^1101に変更する（ステップＳ１１）。
図１７に示す。まず、+1.1111010^1101と+1.1011011^10
01との桁合わせを行う。ここでは、+1.1011011^1001を+
0.00011011011^1101に変更する（ステップＳ１１）。
【００１６】次に、仮数部データ1.1111010と0.0001101
1011とを加算する。この結果、10.00001111011が得られ
る（ステップＳ１２）。なお、ステップＳ１２に示すよ
うに、仮数部データのＭＳＢは、桁上がりによって、小
数点の１つ上位から２つ上位へシフトしている。このよ
うにＭＳＢが上位へシフトすることを桁溢れシフトと称
す。また、ここでは仮数部データは８ビットなので、Ｍ
ＳＢから８ビット目が仮数部データのＬＳＢになる。
1011とを加算する。この結果、10.00001111011が得られ
る（ステップＳ１２）。なお、ステップＳ１２に示すよ
うに、仮数部データのＭＳＢは、桁上がりによって、小
数点の１つ上位から２つ上位へシフトしている。このよ
うにＭＳＢが上位へシフトすることを桁溢れシフトと称
す。また、ここでは仮数部データは８ビットなので、Ｍ
ＳＢから８ビット目が仮数部データのＬＳＢになる。
【００１７】ＬＳＢの１つ下位は”１”なので、ＬＳＢ
の１つ下位のビットに対して切り上げが行われる。そし
て、正規化を行って、上記+1.0000100^1110が得られる
（ステップＳ１３）。
の１つ下位のビットに対して切り上げが行われる。そし
て、正規化を行って、上記+1.0000100^1110が得られる
（ステップＳ１３）。
【００１８】以上の具体例は、実質加算、かつ、桁溢れ
シフト有り、かつ、切り上げのケースである。他にも、
表１に示すケースがある。なお、実質加算とは、互いに
同符号の仮数部データ同士の加算もしくは互いに異符号
の仮数部データ同士の減算を意味する。実質減算とは互
いに異符号の仮数部データ同士の加算もしくは互いに同
符号の仮数部データ同士の減算を意味する。また、桁落
ちシフトとは、桁溢れシフトの逆で、ＭＳＢが下位へシ
フトすることである。また、表において、四角の枠で囲
っているビットがＬＳＢである。
シフト有り、かつ、切り上げのケースである。他にも、
表１に示すケースがある。なお、実質加算とは、互いに
同符号の仮数部データ同士の加算もしくは互いに異符号
の仮数部データ同士の減算を意味する。実質減算とは互
いに異符号の仮数部データ同士の加算もしくは互いに同
符号の仮数部データ同士の減算を意味する。また、桁落
ちシフトとは、桁溢れシフトの逆で、ＭＳＢが下位へシ
フトすることである。また、表において、四角の枠で囲
っているビットがＬＳＢである。
【００１９】
【表１】
【００２０】なお、表１に示していないが、桁落ちシフ
トはＭＳＢが２ビット以上下位へシフトする場合があ
る。この場合は、ＬＳＢより下位のビットは全て”０”
となって常に切り捨てられるので、常に切り捨てとして
扱えばよいので詳しい説明を省略する。
トはＭＳＢが２ビット以上下位へシフトする場合があ
る。この場合は、ＬＳＢより下位のビットは全て”０”
となって常に切り捨てられるので、常に切り捨てとして
扱えばよいので詳しい説明を省略する。
【００２１】従来では、図１８に要約するように、浮動
小数点データが入力された後（ステップＳ９１）、仮数
加減算部ＭＡＰは浮動小数点データの仮数部データＡ，
Ｂの加減算を行う（ステップＳ９２）。仮数加減算部Ｍ
ＡＰの演算結果は、結果的には切り捨ての演算結果とな
る。次に、インクリメントビット位置を特定し（ステッ
プＳ９３）、インクリメンタＩＭａが切り上げを行った
演算結果を生成し（ステップＳ９４）、最後に、切り捨
ての演算結果と切り上げを行った演算結果とのどちらか
を選択的に出力する（ステップＳ９５）。また、インク
リメントビット位置は、特開平６−５９８５８号公報で
は、表１を用いて説明すれば、Ｄ［９］、Ｄ［８］、Ｄ
［７］を観て、Ｄ［２］、Ｄ［１］、Ｄ［０］のいずれ
かをインクリメントビット位置として特定する。
小数点データが入力された後（ステップＳ９１）、仮数
加減算部ＭＡＰは浮動小数点データの仮数部データＡ，
Ｂの加減算を行う（ステップＳ９２）。仮数加減算部Ｍ
ＡＰの演算結果は、結果的には切り捨ての演算結果とな
る。次に、インクリメントビット位置を特定し（ステッ
プＳ９３）、インクリメンタＩＭａが切り上げを行った
演算結果を生成し（ステップＳ９４）、最後に、切り捨
ての演算結果と切り上げを行った演算結果とのどちらか
を選択的に出力する（ステップＳ９５）。また、インク
リメントビット位置は、特開平６−５９８５８号公報で
は、表１を用いて説明すれば、Ｄ［９］、Ｄ［８］、Ｄ
［７］を観て、Ｄ［２］、Ｄ［１］、Ｄ［０］のいずれ
かをインクリメントビット位置として特定する。
【００２２】一方、実施の形態１では、図１に示すよう
に、ステップＳ９２とステップＳ９３とを同時に行う。
ステップＳ９２とステップＳ９３とが同時に行うことが
できる理由は次のとおりである。まず、実施の形態１で
は、実質加算のときはＤ［１］，実質減算のときはＤ
［０］をインクリメントビット位置として特定する。な
ぜ、インクリメントビット位置がＤ［１］、Ｄ［０］の
２箇所で済むかというと、桁溢れシフト有りの切り上げ
のケースと桁溢れシフト無しの切り上げのケースとは、
Ｄ［１］に対してインクリメントを行えば、どちらも正
しい結果が得られ、桁落ちシフト有りの切り上げのケー
スと桁落ちシフト無しの切り上げのケースとは、Ｄ
［０］に対してインクリメントを行えば、どちらも正し
い結果が得られるからである。
に、ステップＳ９２とステップＳ９３とを同時に行う。
ステップＳ９２とステップＳ９３とが同時に行うことが
できる理由は次のとおりである。まず、実施の形態１で
は、実質加算のときはＤ［１］，実質減算のときはＤ
［０］をインクリメントビット位置として特定する。な
ぜ、インクリメントビット位置がＤ［１］、Ｄ［０］の
２箇所で済むかというと、桁溢れシフト有りの切り上げ
のケースと桁溢れシフト無しの切り上げのケースとは、
Ｄ［１］に対してインクリメントを行えば、どちらも正
しい結果が得られ、桁落ちシフト有りの切り上げのケー
スと桁落ちシフト無しの切り上げのケースとは、Ｄ
［０］に対してインクリメントを行えば、どちらも正し
い結果が得られるからである。
【００２３】したがって、実質加算のときは、桁溢れシ
フトが無いと仮定して、Ｄ［１］をＬＳＢ、つまりイン
クリメントビット位置として特定し、実質減算のとき
は、桁落ちシフトが無いと仮定して、Ｄ［０］をＬＳ
Ｂ、つまりインクリメントビット位置として特定すれば
よい。しかも、算術演算が実質加算と実質減算とのどち
らであるかは、仮数加減算部ＭＡＰに与えられる加算ま
たは減算のどちらを行うかを示す命令信号と、浮動小数
点データの符号とによって判定できるので、ステップＳ
９２より前に知ることができる。これによって、ステッ
プＳ９２とステップＳ９３とを同時に行うことが可能で
ある。以下に、図１に示す処理を実現する浮動小数点演
算装置を説明する。
フトが無いと仮定して、Ｄ［１］をＬＳＢ、つまりイン
クリメントビット位置として特定し、実質減算のとき
は、桁落ちシフトが無いと仮定して、Ｄ［０］をＬＳ
Ｂ、つまりインクリメントビット位置として特定すれば
よい。しかも、算術演算が実質加算と実質減算とのどち
らであるかは、仮数加減算部ＭＡＰに与えられる加算ま
たは減算のどちらを行うかを示す命令信号と、浮動小数
点データの符号とによって判定できるので、ステップＳ
９２より前に知ることができる。これによって、ステッ
プＳ９２とステップＳ９３とを同時に行うことが可能で
ある。以下に、図１に示す処理を実現する浮動小数点演
算装置を説明する。
【００２４】図２は本発明の実施の形態１における浮動
小数点演算装置の構成を示すブロック図である。図２に
おいて、Ａ，Ｂはそれぞれ桁合わせ済みの第１，第２の
浮動小数点データの仮数部データ、ＭＡＰは仮数部デー
タＡと仮数部データＢとを受けて、これらの算術演算
（ここでは、実質加算あるいは実質減算）を行う仮数加
減算部、ＩＮＰは仮数加減算部ＭＡＰの演算結果Ｄを受
けるインクリメント部、ＲＪＰはＬＳＢより１つ下位の
ビットを切り上げるか否かを判定する丸め判定部、Ｓ１
は仮数加減算部ＭＡＰの演算結果Ｄ、インクリメント部
ＩＮＰの演算結果、丸め判定部ＲＪＰの判定結果を受け
て、丸め判定部ＲＪＰの判定結果が切り上げを示すとき
はインクリメント部ＩＮＰの演算結果、そうでないとき
は仮数加減算部ＭＡＰの演算結果Ｄを選択して出力する
第１セレクタ、ＭＯはセレクタＳ１の出力結果である。
小数点演算装置の構成を示すブロック図である。図２に
おいて、Ａ，Ｂはそれぞれ桁合わせ済みの第１，第２の
浮動小数点データの仮数部データ、ＭＡＰは仮数部デー
タＡと仮数部データＢとを受けて、これらの算術演算
（ここでは、実質加算あるいは実質減算）を行う仮数加
減算部、ＩＮＰは仮数加減算部ＭＡＰの演算結果Ｄを受
けるインクリメント部、ＲＪＰはＬＳＢより１つ下位の
ビットを切り上げるか否かを判定する丸め判定部、Ｓ１
は仮数加減算部ＭＡＰの演算結果Ｄ、インクリメント部
ＩＮＰの演算結果、丸め判定部ＲＪＰの判定結果を受け
て、丸め判定部ＲＪＰの判定結果が切り上げを示すとき
はインクリメント部ＩＮＰの演算結果、そうでないとき
は仮数加減算部ＭＡＰの演算結果Ｄを選択して出力する
第１セレクタ、ＭＯはセレクタＳ１の出力結果である。
【００２５】実施の形態１では、インクリメント部ＩＮ
Ｐは、ＬＳＢ特定部ＬＰとインクリメンタＩＭとを含
む。ＬＳＢ特定部ＬＰは、仮数加減算部ＭＡＰの算術演
算が実質加算と実質減算とのどちらであるかの判定を行
い、仮数加減算部ＭＡＰの算術演算が実質加算のときは
Ｄ［１］を桁溢れシフト無しと仮定したときのＬＳＢと
して特定し、仮数加減算部ＭＡＰの算術演算が実質減算
のときはＤ［０］を桁落ちシフト無しと仮定したときの
ＬＳＢとして特定する。インクリメンタＩＭは、演算結
果Ｄに対してインクリメントを行う。
Ｐは、ＬＳＢ特定部ＬＰとインクリメンタＩＭとを含
む。ＬＳＢ特定部ＬＰは、仮数加減算部ＭＡＰの算術演
算が実質加算と実質減算とのどちらであるかの判定を行
い、仮数加減算部ＭＡＰの算術演算が実質加算のときは
Ｄ［１］を桁溢れシフト無しと仮定したときのＬＳＢと
して特定し、仮数加減算部ＭＡＰの算術演算が実質減算
のときはＤ［０］を桁落ちシフト無しと仮定したときの
ＬＳＢとして特定する。インクリメンタＩＭは、演算結
果Ｄに対してインクリメントを行う。
【００２６】ＬＳＢ特定部ＬＰは、インクリメントビッ
ト判定部ＩＪＰとセレクタＳ２とを含む。インクリメン
トビット判定部ＩＪＰは仮数加減算部ＭＡＰの算術演算
が実質加算と実質減算とのどちらであるかの判定を行
う。
ト判定部ＩＪＰとセレクタＳ２とを含む。インクリメン
トビット判定部ＩＪＰは仮数加減算部ＭＡＰの算術演算
が実質加算と実質減算とのどちらであるかの判定を行
う。
【００２７】セレクタＳ２はインクリメントビット判定
部ＩＪＰの判定結果を受けて、インクリメントビット判
定部ＩＪＰの判定結果が実質加算を示すときは”１
０”、インクリメントビット判定部ＩＪＰの判定結果が
実質減算を示すときは”０１”を選択して出力する。イ
ンクリメンタＩＭは仮数加減算部ＭＡＰの演算結果Ｄと
セレクタＳ２の選択結果を受ける。
部ＩＪＰの判定結果を受けて、インクリメントビット判
定部ＩＪＰの判定結果が実質加算を示すときは”１
０”、インクリメントビット判定部ＩＪＰの判定結果が
実質減算を示すときは”０１”を選択して出力する。イ
ンクリメンタＩＭは仮数加減算部ＭＡＰの演算結果Ｄと
セレクタＳ２の選択結果を受ける。
【００２８】このように、ＬＳＢ特定部ＬＰは、算術演
算が実質加算と実質減算とのどちらであるかを、仮数加
減算部ＭＡＰが算術演算を行う前に知り、実質加算のと
きは、桁溢れシフトが無いと仮定して、Ｄ［１］をイン
クリメントビット位置として特定し、実質減算のとき
は、桁落ちシフトが無いと仮定して、Ｄ［０］をインク
リメントビット位置として特定する。
算が実質加算と実質減算とのどちらであるかを、仮数加
減算部ＭＡＰが算術演算を行う前に知り、実質加算のと
きは、桁溢れシフトが無いと仮定して、Ｄ［１］をイン
クリメントビット位置として特定し、実質減算のとき
は、桁落ちシフトが無いと仮定して、Ｄ［０］をインク
リメントビット位置として特定する。
【００２９】インクリメンタＩＭについてさらに詳しく
説明する。実施の形態１では、インクリメンタＩＭの内
部構成は望ましくは図３に示すとおりである。Ｄ［ｉ］
（ｉ＝０，１，２，……）が仮数加減算部ＭＡＰの演算
結果Ｄを構成するビットである。Ｄ［０］が最下位ビッ
トであり、図３では、Ｄ［ｉ］は最下位ビット側から最
上位ビット側へ順に列べて描かれている。
説明する。実施の形態１では、インクリメンタＩＭの内
部構成は望ましくは図３に示すとおりである。Ｄ［ｉ］
（ｉ＝０，１，２，……）が仮数加減算部ＭＡＰの演算
結果Ｄを構成するビットである。Ｄ［０］が最下位ビッ
トであり、図３では、Ｄ［ｉ］は最下位ビット側から最
上位ビット側へ順に列べて描かれている。
【００３０】ＩＮ［０］及びＩＮ［１］がセレクタＳ２
の選択結果ＩＮを構成するビットである。なお、セレク
タＳ２の選択結果が”１０”のときは、ＩＮ［１］，Ｉ
Ｎ［０］はそれぞれ”１”，”０”であり、逆に、セレ
クタＳ２の選択結果が”０１”のときは、ＩＮ［１］，
ＩＮ［０］はそれぞれ”０”，”１”である。
の選択結果ＩＮを構成するビットである。なお、セレク
タＳ２の選択結果が”１０”のときは、ＩＮ［１］，Ｉ
Ｎ［０］はそれぞれ”１”，”０”であり、逆に、セレ
クタＳ２の選択結果が”０１”のときは、ＩＮ［１］，
ＩＮ［０］はそれぞれ”０”，”１”である。
【００３１】ＯＵＴ［ｉ］（ｉ＝０，１，２，……）が
インクリメンタＩＭの演算結果を構成するビットであ
る。なお、ｉは例えば、ＩＥＥＥ７５４の端正度形式の
ときは２６、倍精度形式のときは５５である。
インクリメンタＩＭの演算結果を構成するビットであ
る。なお、ｉは例えば、ＩＥＥＥ７５４の端正度形式の
ときは２６、倍精度形式のときは５５である。
【００３２】ＨＡは周知の半加算器、ＦＡは周知の全加
算器である。なお、図３に示す半加算器ＨＡ，全加算器
ＦＡはそれぞれ図４及び図５に対応させて描かれてい
る。なお、図４及び図５に示すキャリー伝播は、全加算
器ＦＡでは加数と被加数との排他的論理和、半加算器Ｈ
Ａでは被加数である。
算器である。なお、図３に示す半加算器ＨＡ，全加算器
ＦＡはそれぞれ図４及び図５に対応させて描かれてい
る。なお、図４及び図５に示すキャリー伝播は、全加算
器ＦＡでは加数と被加数との排他的論理和、半加算器Ｈ
Ａでは被加数である。
【００３３】図３に示す構成は、Ｄ［ｉ］をそれぞれ受
け、ＯＵＴ［ｉ］をそれぞれ出力する複数の加算器が列
べられ、Ｄ［１］を受けるのは全加算器ＦＡであり、そ
の他は半加算器ＨＡである。また、演算結果ＤはＤ
［０］，Ｄ［１］〜Ｄ［４］，Ｄ［５］〜Ｄ［８］，…
…というように複数のビット群に分割される。なお、例
えばＤ［５］〜Ｄ［８］からなるビット群であれば、Ｄ
［８：５］と表記する。インクリメンタＩＭは、演算結
果Ｄのビット群をそれぞれ処理する複数のインクリメン
ト分割ブロックＩＳＢを含み、それぞれのインクリメン
ト分割ブロックＩＳＢには、直列に接続された４つの加
算器が含まれる。但し、Ｄ［０］を処理するインクリメ
ント分割ブロックＩＳＢに含まれる加算器は１つであ
る。複数のインクリメント分割ブロックＩＳＢは直列に
接続され、後段のインクリメント分割ブロックＩＳＢは
前段のインクリメント分割ブロックＩＳＢから桁上げ数
を受ける。インクリメント分割ブロックＩＳＢ内に複数
の加算器が含まれるものについては、その複数の加算器
をインクリメントブロックＩＢと称す。全加算器ＦＡに
ついては加数としてＩＮ［１］を受け、Ｄ［０］を受け
る半加算器ＨＡについては加数としてＩＮ［０］を受け
る。
け、ＯＵＴ［ｉ］をそれぞれ出力する複数の加算器が列
べられ、Ｄ［１］を受けるのは全加算器ＦＡであり、そ
の他は半加算器ＨＡである。また、演算結果ＤはＤ
［０］，Ｄ［１］〜Ｄ［４］，Ｄ［５］〜Ｄ［８］，…
…というように複数のビット群に分割される。なお、例
えばＤ［５］〜Ｄ［８］からなるビット群であれば、Ｄ
［８：５］と表記する。インクリメンタＩＭは、演算結
果Ｄのビット群をそれぞれ処理する複数のインクリメン
ト分割ブロックＩＳＢを含み、それぞれのインクリメン
ト分割ブロックＩＳＢには、直列に接続された４つの加
算器が含まれる。但し、Ｄ［０］を処理するインクリメ
ント分割ブロックＩＳＢに含まれる加算器は１つであ
る。複数のインクリメント分割ブロックＩＳＢは直列に
接続され、後段のインクリメント分割ブロックＩＳＢは
前段のインクリメント分割ブロックＩＳＢから桁上げ数
を受ける。インクリメント分割ブロックＩＳＢ内に複数
の加算器が含まれるものについては、その複数の加算器
をインクリメントブロックＩＢと称す。全加算器ＦＡに
ついては加数としてＩＮ［１］を受け、Ｄ［０］を受け
る半加算器ＨＡについては加数としてＩＮ［０］を受け
る。
【００３４】ここで、インクリメンタＩＭの動作につい
て説明する。例えば、ビット群Ｄ［８：５］を受けるイ
ンクリメント分割ブロックＩＳＢは、ビット群Ｄ［８：
５］に前段のインクリメント分割ブロックＩＳＢからの
桁上げ数を加算する。したがって、全体として、インク
リメンタＩＭは演算結果ＤにＩＮ［０］を加算すること
になる。さらに、ＩＮ［０］はＤ［０］に加算され、Ｉ
Ｎ［１］はＤ［１］に加算される。したがって、仮数加
減算部ＭＡＰの算術演算が実質減算のときは、ＩＮ
［０］が”１”なので、Ｄ［０］に対してインクリメン
トが行われることになり、仮数加減算部ＭＡＰの算術演
算が実質加算のときは、ＩＮ［１］が”１”なので、Ｄ
［１］に対してインクリメントが行われることになる。
て説明する。例えば、ビット群Ｄ［８：５］を受けるイ
ンクリメント分割ブロックＩＳＢは、ビット群Ｄ［８：
５］に前段のインクリメント分割ブロックＩＳＢからの
桁上げ数を加算する。したがって、全体として、インク
リメンタＩＭは演算結果ＤにＩＮ［０］を加算すること
になる。さらに、ＩＮ［０］はＤ［０］に加算され、Ｉ
Ｎ［１］はＤ［１］に加算される。したがって、仮数加
減算部ＭＡＰの算術演算が実質減算のときは、ＩＮ
［０］が”１”なので、Ｄ［０］に対してインクリメン
トが行われることになり、仮数加減算部ＭＡＰの算術演
算が実質加算のときは、ＩＮ［１］が”１”なので、Ｄ
［１］に対してインクリメントが行われることになる。
【００３５】このように、インクリメンタＩＭは仮数加
減算部ＭＡＰの演算結果ＤとセレクタＳ２の選択結果Ｉ
Ｎとを足し合わせることによって、ＬＳＢ特定部ＬＰが
特定したインクリメントビット位置に対してインクリメ
ントを行う。
減算部ＭＡＰの演算結果ＤとセレクタＳ２の選択結果Ｉ
Ｎとを足し合わせることによって、ＬＳＢ特定部ＬＰが
特定したインクリメントビット位置に対してインクリメ
ントを行う。
【００３６】キャリースキップ回路ＣＳ１は、インクリ
メントブロックＩＢが含まれるインクリメント分割ブロ
ックＩＳＢに含まれ、インクリメンタＩＭの演算速度を
速める。キャリースキップ回路ＣＳ１の内部構成例を図
６に示す。図６において、Ｃ１は前段のインクリメント
分割ブロックＩＳＢからの桁上げ数、Ｃ２はインクリメ
ントブロックＩＢが出力する桁上げ数、Ｐ１〜Ｐ４はイ
ンクリメントブロックＩＢが出力するキャリー伝播、Ｃ
３は後段のインクリメント分割ブロックＩＳＢへ出力す
る桁上げ数である。例えば、ビット群Ｄ［８：５］の全
てが”１”のとき、前段のインクリメント分割ブロック
ＩＳＢから”１”の桁上げ数を受けると、キャリースキ
ップ回路ＣＳ１及びインクリメントブロックＩＢはどち
らも”１”の桁上げ数を出力するが、キャリースキップ
回路ＣＳ１は、インクリメントブロックＩＢと比較して
速く”１”の桁上げ数を出力する。これによって、イン
クリメンタＩＭの演算速度は速くなる。
メントブロックＩＢが含まれるインクリメント分割ブロ
ックＩＳＢに含まれ、インクリメンタＩＭの演算速度を
速める。キャリースキップ回路ＣＳ１の内部構成例を図
６に示す。図６において、Ｃ１は前段のインクリメント
分割ブロックＩＳＢからの桁上げ数、Ｃ２はインクリメ
ントブロックＩＢが出力する桁上げ数、Ｐ１〜Ｐ４はイ
ンクリメントブロックＩＢが出力するキャリー伝播、Ｃ
３は後段のインクリメント分割ブロックＩＳＢへ出力す
る桁上げ数である。例えば、ビット群Ｄ［８：５］の全
てが”１”のとき、前段のインクリメント分割ブロック
ＩＳＢから”１”の桁上げ数を受けると、キャリースキ
ップ回路ＣＳ１及びインクリメントブロックＩＢはどち
らも”１”の桁上げ数を出力するが、キャリースキップ
回路ＣＳ１は、インクリメントブロックＩＢと比較して
速く”１”の桁上げ数を出力する。これによって、イン
クリメンタＩＭの演算速度は速くなる。
【００３７】以上のように、キャリー伝播をブロック単
位で伝達する方式をキャリースキップ方式と呼ばれる。
インクリメンタＩＭのように、桁上げ数が下位から上位
に向かって伝達するような回路構成にキャリースキップ
方式を適用すれば、演算速度の改善に効果的である。
位で伝達する方式をキャリースキップ方式と呼ばれる。
インクリメンタＩＭのように、桁上げ数が下位から上位
に向かって伝達するような回路構成にキャリースキップ
方式を適用すれば、演算速度の改善に効果的である。
【００３８】次に、仮数加減算部ＭＡＰについてさらに
詳しく説明する。仮数加減算部ＭＡＰ及びインクリメン
タＩＭの望ましい構成を図７に示す。図７に示す構成に
は、キャリースキップ方式が適用されている。実施の形
態１では、仮数加減算部ＭＡＰの内部構成はブロック図
で表せば、インクリメンタＩＭと同様になる。Ａ
［０］，Ａ［４：１］，Ａ［８：５］，……は仮数部デ
ータＡを構成するビット群であり、Ｂ［０］，Ｂ［４：
１］，Ｂ［８：５］，……は仮数部データＢを構成する
ビット群であり、図７では、仮数部データＡと仮数部デ
ータＢとは互いに並列に最下位ビット側から最上位ビッ
ト側へ順に列べて描かれている。また、ＰＰ［１］，Ｐ
Ｐ［２］，……はキャリースキップ回路ＣＳ１のキャリ
ー伝播、ＰＩ［４：１］，ＰＩ［８：５］，……はイン
クリメントブロックＩＢのキャリー伝播である。
詳しく説明する。仮数加減算部ＭＡＰ及びインクリメン
タＩＭの望ましい構成を図７に示す。図７に示す構成に
は、キャリースキップ方式が適用されている。実施の形
態１では、仮数加減算部ＭＡＰの内部構成はブロック図
で表せば、インクリメンタＩＭと同様になる。Ａ
［０］，Ａ［４：１］，Ａ［８：５］，……は仮数部デ
ータＡを構成するビット群であり、Ｂ［０］，Ｂ［４：
１］，Ｂ［８：５］，……は仮数部データＢを構成する
ビット群であり、図７では、仮数部データＡと仮数部デ
ータＢとは互いに並列に最下位ビット側から最上位ビッ
ト側へ順に列べて描かれている。また、ＰＰ［１］，Ｐ
Ｐ［２］，……はキャリースキップ回路ＣＳ１のキャリ
ー伝播、ＰＩ［４：１］，ＰＩ［８：５］，……はイン
クリメントブロックＩＢのキャリー伝播である。
【００３９】Ｓｕｂ／Ａｄｄが加算または減算のどちら
を行うかを示す命令信号である。
を行うかを示す命令信号である。
【００４０】仮数加減算部ＭＡＰは、仮数部データＡ及
び仮数部データＢのビット群をそれぞれ処理する複数の
算術演算分割ブロックＡＳＢを含み、それぞれの算術演
算分割ブロックＡＳＢには、仮数部データＡ及び仮数部
データＢのビット群を受け、命令信号Ｓｕｂ／Ａｄｄに
応じて仮数部データＡのビット群と仮数部データＢのビ
ット群とを減算あるいは加算を行う加減算ブロックＡＢ
が含まれる。なお、図７に示す加減算ブロックＡＢは図
８に対応させて描かれている。複数の算術演算分割ブロ
ックＡＳＢは直列に接続され、後段の算術演算分割ブロ
ックＡＳＢは前段の算術演算分割ブロックＡＳＢから桁
上げ数を受ける。
び仮数部データＢのビット群をそれぞれ処理する複数の
算術演算分割ブロックＡＳＢを含み、それぞれの算術演
算分割ブロックＡＳＢには、仮数部データＡ及び仮数部
データＢのビット群を受け、命令信号Ｓｕｂ／Ａｄｄに
応じて仮数部データＡのビット群と仮数部データＢのビ
ット群とを減算あるいは加算を行う加減算ブロックＡＢ
が含まれる。なお、図７に示す加減算ブロックＡＢは図
８に対応させて描かれている。複数の算術演算分割ブロ
ックＡＳＢは直列に接続され、後段の算術演算分割ブロ
ックＡＳＢは前段の算術演算分割ブロックＡＳＢから桁
上げ数を受ける。
【００４１】ここで、仮数加減算部ＭＡＰの動作につい
て加算を行う場合を説明する。例えば、ビット群Ａ
［８：５］及びＢ［８：５］を受ける算術演算分割ブロ
ックＡＳＢは、ビット群Ｂ［８：５］にビット群Ａ
［８：５］を加算し、さらに前段の算術演算分割ブロッ
クＡＳＢからの桁上げ数を加算する。したがって、全体
として、仮数加減算部ＭＡＰは仮数部データＡに仮数部
データＢを加算することになる。
て加算を行う場合を説明する。例えば、ビット群Ａ
［８：５］及びＢ［８：５］を受ける算術演算分割ブロ
ックＡＳＢは、ビット群Ｂ［８：５］にビット群Ａ
［８：５］を加算し、さらに前段の算術演算分割ブロッ
クＡＳＢからの桁上げ数を加算する。したがって、全体
として、仮数加減算部ＭＡＰは仮数部データＡに仮数部
データＢを加算することになる。
【００４２】さらに、キャリースキップ回路ＣＳ１は、
Ａ［０］及びＢ［０］を処理するもの以外の算術演算分
割ブロックＡＳＢに含まれ、仮数加減算部ＭＡＰの演算
速度を速める。また、仮数加減算部ＭＡＰは、４つの算
術演算分割ブロックＡＳＢ毎にキャリースキップ回路Ｃ
Ｓ２を設けることによって、さらに演算速度を速める。
Ａ［０］及びＢ［０］を処理するもの以外の算術演算分
割ブロックＡＳＢに含まれ、仮数加減算部ＭＡＰの演算
速度を速める。また、仮数加減算部ＭＡＰは、４つの算
術演算分割ブロックＡＳＢ毎にキャリースキップ回路Ｃ
Ｓ２を設けることによって、さらに演算速度を速める。
【００４３】また、例えば、仮数加減算部ＭＡＰにおい
て、ビット群Ａ［４：１］を処理する算術演算分割ブロ
ックＡＳＢから、ビット群Ａ［１２：９］を処理する算
術演算分割ブロックＡＳＢへビット群Ａ［８：５］を処
理する算術演算分割ブロックＡＳＢのキャリースキップ
回路ＣＳ１を介して桁上げ数が伝搬する場合を考える。
ビット群Ａ［４：１］を処理する算術演算分割ブロック
ＡＳＢはビット群Ｄ［４：１］をインクリメントブロッ
クＩＳＢに出力し、ビット群Ａ［１２：９］を処理する
算術演算分割ブロックＡＳＢはビット群Ｄ［１２：９］
をインクリメントブロックＩＳＢに出力する。その後、
ビット群Ｄ［４：１］を処理するインクリメント分割ブ
ロックＩＳＢから、ビット群Ｄ［１２：９］を処理する
インクリメント分割ブロックＩＳＢへビット群Ｄ［８：
５］を処理するインクリメント分割ブロックＩＳＢのキ
ャリースキップ回路ＣＳ１を介して桁上げ数が伝搬す
る。このようにして、仮数加減算部ＭＡＰの演算処理と
インクリメンタＩＭの演算処理とをほぼ同時に終わらす
ことができる。
て、ビット群Ａ［４：１］を処理する算術演算分割ブロ
ックＡＳＢから、ビット群Ａ［１２：９］を処理する算
術演算分割ブロックＡＳＢへビット群Ａ［８：５］を処
理する算術演算分割ブロックＡＳＢのキャリースキップ
回路ＣＳ１を介して桁上げ数が伝搬する場合を考える。
ビット群Ａ［４：１］を処理する算術演算分割ブロック
ＡＳＢはビット群Ｄ［４：１］をインクリメントブロッ
クＩＳＢに出力し、ビット群Ａ［１２：９］を処理する
算術演算分割ブロックＡＳＢはビット群Ｄ［１２：９］
をインクリメントブロックＩＳＢに出力する。その後、
ビット群Ｄ［４：１］を処理するインクリメント分割ブ
ロックＩＳＢから、ビット群Ｄ［１２：９］を処理する
インクリメント分割ブロックＩＳＢへビット群Ｄ［８：
５］を処理するインクリメント分割ブロックＩＳＢのキ
ャリースキップ回路ＣＳ１を介して桁上げ数が伝搬す
る。このようにして、仮数加減算部ＭＡＰの演算処理と
インクリメンタＩＭの演算処理とをほぼ同時に終わらす
ことができる。
【００４４】以上のように、仮数加減算部ＭＡＰとイン
クリメンタＩＭとは、ブロック構成がそろっていること
が望ましく、キャリースキップ方式を仮数加減算部ＭＡ
ＰとインクリメンタＩＭとの両方に適用することによっ
て、演算速度をより効果的に改善できる。
クリメンタＩＭとは、ブロック構成がそろっていること
が望ましく、キャリースキップ方式を仮数加減算部ＭＡ
ＰとインクリメンタＩＭとの両方に適用することによっ
て、演算速度をより効果的に改善できる。
【００４５】次に、丸め判定部ＲＪＰは、例えば次のよ
うにして、ＬＳＢより１つ下位のビットを切り上げるか
否かを判定することができる。切り上げのケースと、切
り捨ての切り捨てのケースとを表２に示す。
うにして、ＬＳＢより１つ下位のビットを切り上げるか
否かを判定することができる。切り上げのケースと、切
り捨ての切り捨てのケースとを表２に示す。
【００４６】
【表２】
【００４７】表２のように、最近値丸めで切り上げが発
生するケースは、ＬＳＢにかかわらず、切り捨て部の最
上位ビットが”１”であり、切り捨てのケースでは、Ｌ
ＳＢにかかわらず、切り捨て部の最上位ビットが”０”
であるか、又は、ＬＳＢが”０”であり、切り捨て部の
最上位ビットが”１”、かつ、切り捨て部のその他のビ
ットが全て”０”の場合であればよい。
生するケースは、ＬＳＢにかかわらず、切り捨て部の最
上位ビットが”１”であり、切り捨てのケースでは、Ｌ
ＳＢにかかわらず、切り捨て部の最上位ビットが”０”
であるか、又は、ＬＳＢが”０”であり、切り捨て部の
最上位ビットが”１”、かつ、切り捨て部のその他のビ
ットが全て”０”の場合であればよい。
【００４８】また、表１のビット数の場合の桁溢れシフ
ト、桁落ちシフト、シフトが無い場合のパターンを表３
に示す。
ト、桁落ちシフト、シフトが無い場合のパターンを表３
に示す。
【００４９】
【表３】
【００５０】表２及び表３から、例えば、切り上げを行
うケースは、Ｄ［９］及びＤ［１］が共に”１”、ある
いはＤ［９］が”０”かつＤ［８］及びＤ［０］が共
に”１”、あるいはＤ［９］及びＤ［８］が共に”０”
かつＤ［−１］が”０”のときを含めばよい。
うケースは、Ｄ［９］及びＤ［１］が共に”１”、ある
いはＤ［９］が”０”かつＤ［８］及びＤ［０］が共
に”１”、あるいはＤ［９］及びＤ［８］が共に”０”
かつＤ［−１］が”０”のときを含めばよい。
【００５１】このように、仮数加減算部ＭＡＰの演算結
果Ｄを用いて、ＬＳＢより１つ下位のビットを切り上げ
るか否かを判定することができる。
果Ｄを用いて、ＬＳＢより１つ下位のビットを切り上げ
るか否かを判定することができる。
【００５２】実施の形態１によれば、従来のように仮数
加減算部ＭＡＰの演算結果Ｄを用いてインクリメントビ
ット位置を特定するのではなく、インクリメント部ＩＮ
Ｐが、仮数加減算部ＭＡＰの演算結果ＤのＭＳＢがシフ
トしていないと仮定したときにＬＳＢとなるビットに対
してインクリメントを行うことで、丸め処理について、
スループットが向上する。
加減算部ＭＡＰの演算結果Ｄを用いてインクリメントビ
ット位置を特定するのではなく、インクリメント部ＩＮ
Ｐが、仮数加減算部ＭＡＰの演算結果ＤのＭＳＢがシフ
トしていないと仮定したときにＬＳＢとなるビットに対
してインクリメントを行うことで、丸め処理について、
スループットが向上する。
【００５３】さらに、ＩＥＥＥ規格は元来、厳密な計算
を必要とする数値演算をも含めた汎用的な規格として規
定されたものであるが、現在では、３Ｄグラフィックス
などの利用も増え、丸めモードについてもデフォルトと
して規定される最近値丸めのみで充分なケースが多い。
したがって、３Ｄグラフィックスなどの特定用途につい
て特に有効である。
を必要とする数値演算をも含めた汎用的な規格として規
定されたものであるが、現在では、３Ｄグラフィックス
などの利用も増え、丸めモードについてもデフォルトと
して規定される最近値丸めのみで充分なケースが多い。
したがって、３Ｄグラフィックスなどの特定用途につい
て特に有効である。
【００５４】実施の形態２．図９は本発明の実施の形態
２における浮動小数点演算装置の構成を示すブロック図
である。図９に示す構成は、図２からセレクタＳ２を省
略したものである。
２における浮動小数点演算装置の構成を示すブロック図
である。図９に示す構成は、図２からセレクタＳ２を省
略したものである。
【００５５】実施の形態２では、インクリメントビット
判定部ＩＪＰは、仮数加減算部ＭＡＰの算術演算が実質
加算とであると判定したときは、実質加算用データとし
て”１”の判定結果ＪＲを出力し、仮数加減算部ＭＡＰ
の算術演算が実質減算とであると判定したときは、実質
減算用データとして”０”の判定結果ＪＲを出力する。
判定部ＩＪＰは、仮数加減算部ＭＡＰの算術演算が実質
加算とであると判定したときは、実質加算用データとし
て”１”の判定結果ＪＲを出力し、仮数加減算部ＭＡＰ
の算術演算が実質減算とであると判定したときは、実質
減算用データとして”０”の判定結果ＪＲを出力する。
【００５６】また、実施の形態２では、インクリメンタ
ＩＭの内部構成は望ましくは図１０に示すとおりであ
る。Ｄ［０］，Ｄ［１］を処理する加算器はそれぞれ全
加算器ＦＡ，半加算器ＨＡである。全加算器ＦＡの加数
は”１”であり、桁上げ数入力は判定結果ＪＲである。
その他の構成は、図３と同様である。
ＩＭの内部構成は望ましくは図１０に示すとおりであ
る。Ｄ［０］，Ｄ［１］を処理する加算器はそれぞれ全
加算器ＦＡ，半加算器ＨＡである。全加算器ＦＡの加数
は”１”であり、桁上げ数入力は判定結果ＪＲである。
その他の構成は、図３と同様である。
【００５７】なお、全加算器ＦＡの桁上げ数入力が”
１”であり、仮数が判定結果ＪＲであってもよい。
１”であり、仮数が判定結果ＪＲであってもよい。
【００５８】図１０では、仮数加減算部ＭＡＰの算術演
算が実質加算のときは、Ｄ［１］を処理する半加算器Ｈ
Ａは”１”の桁上げ数入力を受け、実質減算のときは、
Ｄ［０］を処理する全加算器ＦＡはＤ［０］に”１”が
加えられる。一方、図３では、仮数加減算部ＭＡＰの算
術演算が実質加算のときは、Ｄ［１］を処理する全加算
器ＦＡは”１”の桁上げ数入力を受け、実質減算のとき
は、Ｄ［０］を処理する半加算器ＨＡはＤ［０］に”
１”が加えられる。このように、図１０に示すインクリ
メンタＩＭは、図３に示すインクリメンタＩＭと等価的
に同じ動作をする。
算が実質加算のときは、Ｄ［１］を処理する半加算器Ｈ
Ａは”１”の桁上げ数入力を受け、実質減算のときは、
Ｄ［０］を処理する全加算器ＦＡはＤ［０］に”１”が
加えられる。一方、図３では、仮数加減算部ＭＡＰの算
術演算が実質加算のときは、Ｄ［１］を処理する全加算
器ＦＡは”１”の桁上げ数入力を受け、実質減算のとき
は、Ｄ［０］を処理する半加算器ＨＡはＤ［０］に”
１”が加えられる。このように、図１０に示すインクリ
メンタＩＭは、図３に示すインクリメンタＩＭと等価的
に同じ動作をする。
【００５９】実施の形態２によれば、図２と比較して、
ＬＳＢ特定部ＬＰの構成が簡単になる。また、例えば、
全加算器ＦＡは、図１０ではインクリメンタＩＭの最も
端に位置し、図３ではインクリメンタＩＭの途中に位置
するので、図１０のインクリメンタＩＭは構成が規則的
であり、回路設計が容易である。
ＬＳＢ特定部ＬＰの構成が簡単になる。また、例えば、
全加算器ＦＡは、図１０ではインクリメンタＩＭの最も
端に位置し、図３ではインクリメンタＩＭの途中に位置
するので、図１０のインクリメンタＩＭは構成が規則的
であり、回路設計が容易である。
【００６０】実施の形態３．図１１は本発明の実施の形
態３における浮動小数点演算装置の構成を示すブロック
図である。図１１において、ＢＳは仮数加減算部ＭＡＰ
の演算結果Ｄと、インクリメントビット判定部ＩＪＰの
判定結果ＪＲを受け、インクリメントビット判定部ＩＪ
Ｐの判定結果ＪＲが実質加算を示すときは、演算結果Ｄ
を１ビットだけシフトし、そうでなければシフトせずに
そのままインクリメンタＩＭ及びセレクタＳ１へ出力す
る１ビットシフタ、その他の符号は上述したとおりであ
る。
態３における浮動小数点演算装置の構成を示すブロック
図である。図１１において、ＢＳは仮数加減算部ＭＡＰ
の演算結果Ｄと、インクリメントビット判定部ＩＪＰの
判定結果ＪＲを受け、インクリメントビット判定部ＩＪ
Ｐの判定結果ＪＲが実質加算を示すときは、演算結果Ｄ
を１ビットだけシフトし、そうでなければシフトせずに
そのままインクリメンタＩＭ及びセレクタＳ１へ出力す
る１ビットシフタ、その他の符号は上述したとおりであ
る。
【００６１】また、実施の形態３では、インクリメンタ
ＩＭの内部構成は図１２に示すとおりである。インクリ
メンタＩＭは、インクリメントビット位置が常に最下位
ビットＤ［０］、つまり、周知のインクリメンタであ
る。
ＩＭの内部構成は図１２に示すとおりである。インクリ
メンタＩＭは、インクリメントビット位置が常に最下位
ビットＤ［０］、つまり、周知のインクリメンタであ
る。
【００６２】インクリメントビット判定部ＩＪＰの判定
結果ＪＲが実質加算を示すときについては、１ビットシ
フタＢＳは演算結果Ｄの最上位ビット側から最下位ビッ
ト側へ１ビットだけシフトして、インクリメンタＩＭは
Ｄ［０］に対してインクリメントを行い、図示しない手
段によって指数部データに１を加える。あるいは、イン
クリメントビット判定部ＩＪＰの判定結果ＪＲが実質減
算を示すときは、１ビットシフタＢＳは演算結果Ｄの最
下位ビット側から最上位ビット側へ１ビットだけシフト
して、インクリメンタＩＭはＤ［０］に対してインクリ
メントを行い、図示しない手段によって指数部データか
ら１を引いてもよい。この結果、２つの浮動小数点デー
タの算術演算の演算結果は、実施の形態１と実質的に同
様になる。
結果ＪＲが実質加算を示すときについては、１ビットシ
フタＢＳは演算結果Ｄの最上位ビット側から最下位ビッ
ト側へ１ビットだけシフトして、インクリメンタＩＭは
Ｄ［０］に対してインクリメントを行い、図示しない手
段によって指数部データに１を加える。あるいは、イン
クリメントビット判定部ＩＪＰの判定結果ＪＲが実質減
算を示すときは、１ビットシフタＢＳは演算結果Ｄの最
下位ビット側から最上位ビット側へ１ビットだけシフト
して、インクリメンタＩＭはＤ［０］に対してインクリ
メントを行い、図示しない手段によって指数部データか
ら１を引いてもよい。この結果、２つの浮動小数点デー
タの算術演算の演算結果は、実施の形態１と実質的に同
様になる。
【００６３】実施の形態３によれば、周知のインクリメ
ンタを適用できるので、例えば、ＩＣの設計において、
インクリメンタの標準的に用意されている汎用回路部品
（ビルディングブロック）を用いることができる。
ンタを適用できるので、例えば、ＩＣの設計において、
インクリメンタの標準的に用意されている汎用回路部品
（ビルディングブロック）を用いることができる。
【００６４】実施の形態４．図１３は本発明の実施の形
態４における浮動小数点演算装置の構成を示すブロック
図である。図１３において、ＢＳ１，ＢＳ２は仮数加減
算部ＭＡＰに仮数部データＡ，Ｂが入力される前に、仮
数部データＡ，Ｂと、インクリメントビット判定部ＩＪ
Ｐの判定結果ＪＲを受け、インクリメントビット判定部
ＩＪＰの判定結果ＪＲが実質加算を示すときは、仮数部
データＡ，Ｂを１ビットだけシフトし、そうでなければ
そのままシフトして仮数加減算部ＭＡＰへ出力する１ビ
ットシフタ、その他の符号は上述したとおりである。
態４における浮動小数点演算装置の構成を示すブロック
図である。図１３において、ＢＳ１，ＢＳ２は仮数加減
算部ＭＡＰに仮数部データＡ，Ｂが入力される前に、仮
数部データＡ，Ｂと、インクリメントビット判定部ＩＪ
Ｐの判定結果ＪＲを受け、インクリメントビット判定部
ＩＪＰの判定結果ＪＲが実質加算を示すときは、仮数部
データＡ，Ｂを１ビットだけシフトし、そうでなければ
そのままシフトして仮数加減算部ＭＡＰへ出力する１ビ
ットシフタ、その他の符号は上述したとおりである。
【００６５】また、実施の形態４では、インクリメンタ
ＩＭの内部構成は図１２に示すとおりである。
ＩＭの内部構成は図１２に示すとおりである。
【００６６】インクリメントビット判定部ＩＪＰの判定
結果ＪＲが実質加算を示すときについては、実施の形態
３と同様に考えることができる。すなわち、１ビットシ
フタＢＳ１，ＢＳ２は仮数部データＡ，Ｂの最上位ビッ
ト側から最下位ビット側へ１ビットだけシフトして、イ
ンクリメンタＩＭはＤ［０］に対してインクリメントを
行い、図示しない手段によって指数部データに１を加え
る。あるいは、インクリメントビット判定部ＩＪＰの判
定結果ＪＲが実質減算を示すときは、１ビットシフタＢ
Ｓ１，ＢＳ２は仮数部データＡ，Ｂの最下位ビット側か
ら最上位ビット側へ１ビットだけシフトして、インクリ
メンタＩＭはＤ［０］に対してインクリメントを行い、
指数部データから１を引いてもよい。この結果、２つの
浮動小数点データの算術演算の演算結果は、実施の形態
１と実質的に同様になる。
結果ＪＲが実質加算を示すときについては、実施の形態
３と同様に考えることができる。すなわち、１ビットシ
フタＢＳ１，ＢＳ２は仮数部データＡ，Ｂの最上位ビッ
ト側から最下位ビット側へ１ビットだけシフトして、イ
ンクリメンタＩＭはＤ［０］に対してインクリメントを
行い、図示しない手段によって指数部データに１を加え
る。あるいは、インクリメントビット判定部ＩＪＰの判
定結果ＪＲが実質減算を示すときは、１ビットシフタＢ
Ｓ１，ＢＳ２は仮数部データＡ，Ｂの最下位ビット側か
ら最上位ビット側へ１ビットだけシフトして、インクリ
メンタＩＭはＤ［０］に対してインクリメントを行い、
指数部データから１を引いてもよい。この結果、２つの
浮動小数点データの算術演算の演算結果は、実施の形態
１と実質的に同様になる。
【００６７】実施の形態４によれば、実施の形態３と同
様に、周知のインクリメンタを適用できるので、例え
ば、ＩＣの設計において、インクリメンタの標準的に用
意されている汎用回路部品（ビルディングブロック）を
用いることができる。
様に、周知のインクリメンタを適用できるので、例え
ば、ＩＣの設計において、インクリメンタの標準的に用
意されている汎用回路部品（ビルディングブロック）を
用いることができる。
【００６８】実施の形態５．算術演算は、加算や減算に
限らず、乗算でもよい。図１４は、本発明の実施の形態
５における浮動小数点演算装置の構成を示すブロック図
である。図１４において、ＭＭは仮数部データＡ，Ｂを
受けて、これらを乗算する仮数乗算部、その他の符号は
説明したとおりである。
限らず、乗算でもよい。図１４は、本発明の実施の形態
５における浮動小数点演算装置の構成を示すブロック図
である。図１４において、ＭＭは仮数部データＡ，Ｂを
受けて、これらを乗算する仮数乗算部、その他の符号は
説明したとおりである。
【００６９】仮数乗算部ＭＭの演算結果Ｄは、桁溢れシ
フトが有る場合と無い場合とがあるので、以上の実施の
形態で説明した考え方、つまり、仮数乗算部ＭＭの演算
結果ＤのＭＳＢがシフトしていないと仮定したときにＬ
ＳＢとなる演算結果Ｄのビットに対してインクリメント
を行うことを適用できる。図１４では、演算タイプは乗
算のみであり、桁溢れが有るか無いかの２つのケースし
かない。したがって、図２のＬＳＢ特定部ＬＰは必要な
く、またインクリメンタＩＭとしては例えば図１２に示
すようなインクリメントビット位置が１つだけのインク
リメンタが適用できる。
フトが有る場合と無い場合とがあるので、以上の実施の
形態で説明した考え方、つまり、仮数乗算部ＭＭの演算
結果ＤのＭＳＢがシフトしていないと仮定したときにＬ
ＳＢとなる演算結果Ｄのビットに対してインクリメント
を行うことを適用できる。図１４では、演算タイプは乗
算のみであり、桁溢れが有るか無いかの２つのケースし
かない。したがって、図２のＬＳＢ特定部ＬＰは必要な
く、またインクリメンタＩＭとしては例えば図１２に示
すようなインクリメントビット位置が１つだけのインク
リメンタが適用できる。
【００７０】
【発明の効果】請求項１に記載の発明によれば、インク
リメント部が、とりあえず、算術演算部の演算結果のＭ
ＳＢがシフトしていないと仮定したときにＬＳＢとなる
ビットに対してインクリメントを行うことで、丸め処理
について、スループットが向上する。
リメント部が、とりあえず、算術演算部の演算結果のＭ
ＳＢがシフトしていないと仮定したときにＬＳＢとなる
ビットに対してインクリメントを行うことで、丸め処理
について、スループットが向上する。
【００７１】請求項２に記載の発明によれば、算術演算
が実質加算と実質減算とのどちらであるかの判定によっ
て、ＬＳＢを特定することができる。
が実質加算と実質減算とのどちらであるかの判定によっ
て、ＬＳＢを特定することができる。
【００７２】請求項３に記載の発明によれば、実質加算
用データあるいは実質減算用データのどちらかである判
定部の判定結果と、算術演算部の演算結果とを足し合わ
せることによって、インクリメントを実現できる。
用データあるいは実質減算用データのどちらかである判
定部の判定結果と、算術演算部の演算結果とを足し合わ
せることによって、インクリメントを実現できる。
【００７３】請求項４に記載の発明によれば、請求項３
に記載の発明と比較して、構成が簡単になる。
に記載の発明と比較して、構成が簡単になる。
【００７４】請求項５に記載の発明によれば、インクリ
メンタに算術演算部の演算結果が入力される前に、ビッ
トシフタが当該演算結果のＬＳＢをシフトするので、周
知のインクリメンタを適用できる。
メンタに算術演算部の演算結果が入力される前に、ビッ
トシフタが当該演算結果のＬＳＢをシフトするので、周
知のインクリメンタを適用できる。
【００７５】請求項６に記載の発明によれば、算術演算
部に仮数部データが入力される前に、ビットシフタが当
該仮数部データのＬＳＢをシフトするので、周知のイン
クリメンタを適用できる。
部に仮数部データが入力される前に、ビットシフタが当
該仮数部データのＬＳＢをシフトするので、周知のイン
クリメンタを適用できる。
【００７６】請求項７に記載の発明によれば、例えば、
全加算器はインクリメンタの最も端に位置するので、イ
ンクリメンタの構成を規則的にすることができ、回路設
計が容易になる。
全加算器はインクリメンタの最も端に位置するので、イ
ンクリメンタの構成を規則的にすることができ、回路設
計が容易になる。
【００７７】請求項８に記載の発明によれば、算術演算
部の演算処理とインクリメンタの演算処理とをほぼ同時
に終わらすことができるので、スループットがさらに向
上する。
部の演算処理とインクリメンタの演算処理とをほぼ同時
に終わらすことができるので、スループットがさらに向
上する。
【図１】 本発明の実施の形態１における浮動小数点演
算装置の動作概念を示すフローチャートである。
算装置の動作概念を示すフローチャートである。
【図２】 本発明の実施の形態１における浮動小数点演
算装置の例を示すブロック図である。
算装置の例を示すブロック図である。
【図３】 本発明の実施の形態１におけるインクリメン
タの内部構成例を示すブロック図である。
タの内部構成例を示すブロック図である。
【図４】 本発明の実施の形態１における半加算器を示
す図である。
す図である。
【図５】 本発明の実施の形態１における全加算器を示
す図である。
す図である。
【図６】 本発明の実施の形態１におけるキャリースキ
ップ回路の内部構成例を示すブロック図である。
ップ回路の内部構成例を示すブロック図である。
【図７】 本発明の実施の形態１における仮数加減算部
及びインクリメンタの例を示すブロック図である。
及びインクリメンタの例を示すブロック図である。
【図８】 本発明の実施の形態１における加減算ブロッ
クを示す図である。
クを示す図である。
【図９】 本発明の実施の形態２における浮動小数点演
算装置の例を示すブロック図である。
算装置の例を示すブロック図である。
【図１０】 発明の実施の形態２におけるインクリメン
タの内部構成例を示すブロック図である。
タの内部構成例を示すブロック図である。
【図１１】 本発明の実施の形態３における浮動小数点
演算装置の例を示すブロック図である。
演算装置の例を示すブロック図である。
【図１２】 本発明の実施の形態３におけるインクリメ
ンタの内部構成例を示すブロック図である。
ンタの内部構成例を示すブロック図である。
【図１３】 本発明の実施の形態４における浮動小数点
演算装置の例を示すブロック図である。
演算装置の例を示すブロック図である。
【図１４】 本発明の実施の形態５における浮動小数点
演算装置の例を示すブロック図である。
演算装置の例を示すブロック図である。
【図１５】 従来の浮動小数点演算装置を示すブロック
図である。
図である。
【図１６】 浮動小数点データのフォーマットを示す図
である。
である。
【図１７】 浮動小数点データの計算過程を説明するた
めのフローチャートである。
めのフローチャートである。
【図１８】 従来の浮動小数点演算装置の動作概念を示
すフローチャートである。
すフローチャートである。
Ａ，Ｂ 仮数部データ、ＬＰ ＬＳＢ特定部、ＩＮＰ
インクリメント部、ＩＳＢ インクリメント分割ブロッ
ク、ＡＳＢ 算術演算分割ブロック。
インクリメント部、ＩＳＢ インクリメント分割ブロッ
ク、ＡＳＢ 算術演算分割ブロック。
Claims (8)
- 【請求項１】 第１の浮動小数点データの仮数部データ
と、第２の浮動小数点データの仮数部データとを受け
て、これらの算術演算を行う算術演算部と、 前記算術演算部の演算結果を受けて、前記演算結果のＭ
ＳＢがシフトしていないと仮定したときにＬＳＢとなる
前記演算結果のビットに対してインクリメントを行うイ
ンクリメント部と、 前記算術演算部の演算結果を受けて、前記演算結果に基
づいて前記ＬＳＢより１つ下位のビットを切り上げるか
否かを判定する丸め判定部と、 前記算術演算部の演算結果、前記インクリメント部の演
算結果、前記丸め判定部の判定結果を受けて、前記丸め
判定部の判定結果に応じて、前記インクリメント部の演
算結果と前記算術演算部の演算結果とのどちらかを選択
的に出力する第１のセレクタと、を備えた浮動小数点演
算装置。 - 【請求項２】 前記インクリメント部は、 前記算術演算が実質加算と実質減算とのどちらであるか
の判定を行い、この判定結果に応じて前記ＬＳＢを特定
するＬＳＢ特定部を含む請求項１記載の浮動小数点演算
装置。 - 【請求項３】 前記ＬＳＢ特定部は、 前記判定を行う判定部と、 前記判定部の判定結果を受けて、前記判定部の判定結果
に応じて、予め定められた実質加算用データと実質減算
用データとのどちらかを選択的に出力する第２のセレク
タと、を含み、 前記インクリメント部は、 前記算術演算部の演算結果と前記第２セレクタの選択結
果とを受けて、これらを足し合わせることによって、前
記インクリメントを行うインクリメンタをさらに含む請
求項２記載の浮動小数点演算装置。 - 【請求項４】 前記ＬＳＢ特定部は、 前記判定を行い、この結果に応じて実質加算用データあ
るいは実質減算用データのどちらかを選択的に出力する
判定部を含み、 前記インクリメント部は、 前記算術演算部の演算結果と前記判定部の出力とを受け
て、これらを足し合わせることによって、前記インクリ
メントを行うインクリメンタをさらに含む請求項２記載
の浮動小数点演算装置。 - 【請求項５】 前記ＬＳＢ特定部は、 前記判定を行う判定部と、 前記算術演算部の演算結果と、前記判定部の判定結果と
を受け、前記判定部の判定結果に応じて、前記算術演算
部の演算結果をシフトするビットシフタと、を含み、 前記インクリメント部は、 前記ビットシフタを介して出力される前記算術演算部の
演算結果を受けて、前記インクリメントを行うインクリ
メンタをさらに含む請求項２記載の浮動小数点演算装
置。 - 【請求項６】 前記ＬＳＢ特定部は、 前記判定を行う判定部と、 前記第１の浮動小数点データの仮数部データと、前記判
定部の判定結果とを受け、前記判定部の判定結果に応じ
て、前記第１の浮動小数点データの仮数部データをシフ
トして前記算術演算部に出力する第１のビットシフタ
と、 前記第２の浮動小数点データの仮数部データと、前記判
定部の判定結果とを受け、前記判定部の判定結果に応じ
て、前記第２の浮動小数点データの仮数部データをシフ
トして前記算術演算部に出力する第２のビットシフタ
と、を含み、 前記インクリメント部は、 前記算術演算部の演算結果を受けて、前記インクリメン
トを行うインクリメンタをさらに含む請求項２記載の浮
動小数点演算装置。 - 【請求項７】 前記判定部が選択的に出力する前記実質
加算用データは”１”であり、 前記判定部が選択的に出力する前記実質減算用データ
は”０”であり、 前記インクリメンタは、前記算術演算部の演算結果の最
下位ビットと、前記判定部の出力と、”１”とを受け
て、前記インクリメント部の演算結果の最下位ビットを
生成して出力する全加算器を含む請求項４記載の浮動小
数点演算装置。 - 【請求項８】 前記算術演算部は、 前記第１の浮動小数点データの仮数部データと前記第２
の浮動小数点データの仮数部データとを、互いに並列に
最下位ビット側から最上位ビット側へ順に列べて複数の
ビット群に分割し、前記複数のビット群をそれぞれ処理
する複数の算術演算分割ブロックを含み、 前記インクリメンタは、 前記複数の算術演算分割ブロックの演算結果をそれぞれ
処理する複数のインクリメント分割ブロックを含む請求
項３〜７のいずれかに記載の浮動小数点演算装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10173127A JP2000010762A (ja) | 1998-06-19 | 1998-06-19 | 浮動小数点演算装置 |
| TW087121400A TW494351B (en) | 1998-06-19 | 1998-12-22 | Floating-point arithmetic unit |
| US09/218,076 US6314442B1 (en) | 1998-06-19 | 1998-12-22 | Floating-point arithmetic unit which specifies a least significant bit to be incremented |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10173127A JP2000010762A (ja) | 1998-06-19 | 1998-06-19 | 浮動小数点演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000010762A true JP2000010762A (ja) | 2000-01-14 |
Family
ID=15954637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10173127A Pending JP2000010762A (ja) | 1998-06-19 | 1998-06-19 | 浮動小数点演算装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6314442B1 (ja) |
| JP (1) | JP2000010762A (ja) |
| TW (1) | TW494351B (ja) |
Cited By (3)
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|---|---|---|---|---|
| WO2005024625A1 (ja) * | 2003-08-28 | 2005-03-17 | Hitachi Ulsi Systems Co., Ltd. | データ処理装置 |
| JP2009181487A (ja) * | 2008-01-31 | 2009-08-13 | Sanyo Electric Co Ltd | 演算処理回路 |
| JP2018139134A (ja) * | 2006-09-22 | 2018-09-06 | インテル コーポレイション | 命令に応じた丸め処理の実行 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP3755602B2 (ja) * | 2003-03-04 | 2006-03-15 | ソニー株式会社 | 信号処理装置、信用処理装置用プログラム、信号処理装置用プログラムを記録した記録媒体、及び信号処理方法 |
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