JPH04114234A - 浮動小数点加算器 - Google Patents
浮動小数点加算器Info
- Publication number
- JPH04114234A JPH04114234A JP2234931A JP23493190A JPH04114234A JP H04114234 A JPH04114234 A JP H04114234A JP 2234931 A JP2234931 A JP 2234931A JP 23493190 A JP23493190 A JP 23493190A JP H04114234 A JPH04114234 A JP H04114234A
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- JP
- Japan
- Prior art keywords
- shifter
- mantissa
- input
- bit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000644 propagated effect Effects 0.000 claims abstract description 3
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 230000000295 complement effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、情報処理装置に利用される浮動小数点加算
器に関するものである。
器に関するものである。
第４図は、従来の浮動小数点加算器の仮数部の桁合わせ
を実行する部分のブロック図であり、１０１．１０２は
入力値を保持する入力レジスタであり、１０１ａ、１０
２ａは指数を、１０１ｂ。
を実行する部分のブロック図であり、１０１．１０２は
入力値を保持する入力レジスタであり、１０１ａ、１０
２ａは指数を、１０１ｂ。
１０２ｂは仮数を各々保持する構成となっている。
１３１は大小比較器、１３２．１３３は減算器、１４１
．１４２は仮数の桁合わせに用いるシフタ、１０６は整
数加算器、１７１．１７２はセレクタで、制御信号が“
１”のときに“°１°′側のデータを選択するものであ
る。
．１４２は仮数の桁合わせに用いるシフタ、１０６は整
数加算器、１７１．１７２はセレクタで、制御信号が“
１”のときに“°１°′側のデータを選択するものであ
る。
次に、仮数の桁合わせの動作について説明する。
２つの加算すべき入力データが、入力レジスタ１０１．
１０２に保持される。
１０２に保持される。
それらの指数１０１ａ、１０２ａを大小比較器１３１で
比較し、 １０１ａ＞１０２ａ であると判断したときに、°“１°”が出力される。
比較し、 １０１ａ＞１０２ａ であると判断したときに、°“１°”が出力される。
同時に１０１ａと１０２ａの差を減算器１３２．１３３
で求める。
で求める。
以下、■１０１ａ＞１０２ａと、■１０１ａ≦１０２ａ
の場合に分けて説明する。
の場合に分けて説明する。
■１０１ａ＞１０２ａ
大小比較器１３１の出力は“１”″となり、セレクタ１
７１は０を選択し、この値がシフタ１４１のシフト量と
して入力され、仮数１０１ｂはシフタ１４１においてＯ
ビットシフトされ、整数加算器１０６に入力される。
７１は０を選択し、この値がシフタ１４１のシフト量と
して入力され、仮数１０１ｂはシフタ１４１においてＯ
ビットシフトされ、整数加算器１０６に入力される。
一方、セレクタ１７２は減算器１３３の出力（１０１ａ
−１０２ａ）を選択し、この値がシフタ１４２のシフト
量として入力され、仮数１０２ｂはシフタ１４２におい
て、１０１ａ−１０２ａビツト右シフトされ、整数加算
器１０６に入力される。
−１０２ａ）を選択し、この値がシフタ１４２のシフト
量として入力され、仮数１０２ｂはシフタ１４２におい
て、１０１ａ−１０２ａビツト右シフトされ、整数加算
器１０６に入力される。
即ち、これば仮数１０２ｂをシフトすることによって２
つの入力値の桁合わせを実行したものである。
つの入力値の桁合わせを実行したものである。
■１０１ａ≦１０２ａ
大小比較器１３１の出力は“′０パとなり、セレクタ１
７１は減算器１３２の出力１０２ａ１０１ａを選択し、
このイ直がシフタ１４１のシフト量として入力され、仮
数１０１ｂはシフタ１４１により１０２ａ−１０１ａビ
ツト右シフトされ、整数加算器１０６に入力される。
７１は減算器１３２の出力１０２ａ１０１ａを選択し、
このイ直がシフタ１４１のシフト量として入力され、仮
数１０１ｂはシフタ１４１により１０２ａ−１０１ａビ
ツト右シフトされ、整数加算器１０６に入力される。
一方、セレクタ１７２はＯを選択し、この値がシフタ１
４２のシフト量として入力され、仮数１０２ｂはシフタ
１４２でＯビットシフトされ、整数加算器１０６に入力
される。
４２のシフト量として入力され、仮数１０２ｂはシフタ
１４２でＯビットシフトされ、整数加算器１０６に入力
される。
即ち、これは仮数１０１ｂをシフトすることによって２
つの入力値の桁合わせを実行したものである。
つの入力値の桁合わせを実行したものである。
また、類似先行技術文献として、特開昭６０１４２７３
６号公報において、シフト制御データを幾つかのグルー
プに分け、必要な情報が揃い次第、その情報に対応した
シフト動作を実行することにより、できるだけシフト制
御データの作成と、シフト動作とをオーバラップさせて
、仮数部の桁合わせのためのシフト動作の高速化を図る
方法が開示されている。
６号公報において、シフト制御データを幾つかのグルー
プに分け、必要な情報が揃い次第、その情報に対応した
シフト動作を実行することにより、できるだけシフト制
御データの作成と、シフト動作とをオーバラップさせて
、仮数部の桁合わせのためのシフト動作の高速化を図る
方法が開示されている。
しかしながら、従来の浮動少数点加算器は以上のように
構成されているので、桁合わせのためのシフト量が確定
した後に、シフタがシフト動作を開始しなければならず
、仮数の桁合わせに時間がかかるという問題点があった
。
構成されているので、桁合わせのためのシフト量が確定
した後に、シフタがシフト動作を開始しなければならず
、仮数の桁合わせに時間がかかるという問題点があった
。
また、特開昭６０−１４２７３６号公報に開示されてい
る方法は、その目的を達成するために、２種類のシフタ
が２セツト、異なる構成の減算器が２個、及びＴＨ，Ｅ
Ｘ信号等を生成するための生成回路が必要であるので、
その構成が複雑になるという問題点がある。
る方法は、その目的を達成するために、２種類のシフタ
が２セツト、異なる構成の減算器が２個、及びＴＨ，Ｅ
Ｘ信号等を生成するための生成回路が必要であるので、
その構成が複雑になるという問題点がある。
この発明は上記のような問題点を解決するためになされ
たもので、仮数の桁合わせを簡易な構成で、高速に実行
できる浮動少数点加算器を得ることを目的とする。
たもので、仮数の桁合わせを簡易な構成で、高速に実行
できる浮動少数点加算器を得ることを目的とする。
この発明に係る浮動少数点加算器は、複数の人力データ
を保持する入力レジスタと、該入力データの桁合わせを
行うために、指数大小比較器、指数差を求めるための減
算器及び仮数のシフトのためのシフタとを有する浮動小
数点加算器において、前記減算器の出力は、下位ビット
から−Ｆ位ビットに伝搬されると共に、下位ビットから
順に値が確定し、前記シフタは、データを順に１ビット
シフト、２ビットシフト、４ビットシフト、８ビットシ
フト、・・・をするためのセレクタで構成され、前記減
算器の出力と前記シフタのシフト量を入力する制御線を
直結し、前記指数大小比較器の出力に基づいて前記入力
レジスタの仮数と前記シフタの出力の一方を選択するよ
うにしたものである。
を保持する入力レジスタと、該入力データの桁合わせを
行うために、指数大小比較器、指数差を求めるための減
算器及び仮数のシフトのためのシフタとを有する浮動小
数点加算器において、前記減算器の出力は、下位ビット
から−Ｆ位ビットに伝搬されると共に、下位ビットから
順に値が確定し、前記シフタは、データを順に１ビット
シフト、２ビットシフト、４ビットシフト、８ビットシ
フト、・・・をするためのセレクタで構成され、前記減
算器の出力と前記シフタのシフト量を入力する制御線を
直結し、前記指数大小比較器の出力に基づいて前記入力
レジスタの仮数と前記シフタの出力の一方を選択するよ
うにしたものである。
〔作 用〕
この発明における浮動少数点加算器は、指数差を求める
ための減算器の出力が、下位ビットから順に確定し、そ
れに従って仮数シフタのシフト動作も下位のシフト量か
ら実行でき、指数大小比較の結果で小さい方はシフト後
の仮数が選択され、大きい方は、シフトなしの仮数が選
択される。
ための減算器の出力が、下位ビットから順に確定し、そ
れに従って仮数シフタのシフト動作も下位のシフト量か
ら実行でき、指数大小比較の結果で小さい方はシフト後
の仮数が選択され、大きい方は、シフトなしの仮数が選
択される。
減算処理とシフト動作が並行して実行されるので、桁合
わせ時間が短縮される。
わせ時間が短縮される。
以下、この発明の一実施例を図について説明する。
第１図において、１０１．１０２は入力値を保持する入
力レジスタで、１０１ａ、１０２ａは指数、１０１ｂ、
１０２ｂは仮数を各々保持する。
力レジスタで、１０１ａ、１０２ａは指数、１０１ｂ、
１０２ｂは仮数を各々保持する。
１３１は大小比較器、１３２．１３３は指数差を求める
減算器、１４１．１４２は仮数の桁合わせに用いるシフ
タ、１５１．１５２はセレクタで制御信号が“１”のと
きに“１′°側のデータを選択する。１０６は整数加算
器である。
減算器、１４１．１４２は仮数の桁合わせに用いるシフ
タ、１５１．１５２はセレクタで制御信号が“１”のと
きに“１′°側のデータを選択する。１０６は整数加算
器である。
次に仮数の桁合わせの動作について説明する。
２の加算データが入力レジスタ１０１．１０２に保持さ
れる。
れる。
それらの指数１０１ａ、１０２ａを大小比較器１３１で
比較し、１０１ａ＞１０２ａのときに°１′”が出力さ
れる。同時に１０１８．１０２ａの差を減算器１３２．
１３３で求める。
比較し、１０１ａ＞１０２ａのときに°１′”が出力さ
れる。同時に１０１８．１０２ａの差を減算器１３２．
１３３で求める。
減算器１３２の出力１０２ａ−１０１ａをシフタ１４１
に入力し、仮数１０１ｂをシフトする。
に入力し、仮数１０１ｂをシフトする。
第２図に減算器１３２とシフタ１４１の回路の一部の詳
細図を示す。
細図を示す。
第１人力データの指数を下位ビットからＡ。、Ａ１、・
・・Ａ、 、Ａ、、、 、・・・、第２人力データの指
数を下位ビットからＢ。、Ｂ１ ・・Ｂ、 、Ｂｉ。
・・Ａ、 、Ａ、、、 、・・・、第２人力データの指
数を下位ビットからＢ。、Ｂ１ ・・Ｂ、 、Ｂｉ。
１、・・・、シフトする仮数データを上位ビットからＳ
Ｊ、・・・Ｓ、、、 Ｓｌ、・・・とする。シフタ
１４１内の第ｊビットの第１段目の結果をＳｌ、１．１
とする。
Ｊ、・・・Ｓ、、、 Ｓｌ、・・・とする。シフタ
１４１内の第ｊビットの第１段目の結果をＳｌ、１．１
とする。
減算器１３２の結果はキャリーが伝搬する速度で、下位
ビットから確定するが、該キャリーはアンドゲート、オ
アゲートを１段ずつ通って」三位のビットに伝搬する。
ビットから確定するが、該キャリーはアンドゲート、オ
アゲートを１段ずつ通って」三位のビットに伝搬する。
一方、シフタ１４１もセレクタ１段分当たりアンドゲー
ト、オアゲートを１段ずつ通って、次の段のセレクタに
データを伝搬させ、減算器１３２の結果が確定するビッ
ト順序、速度とも一致しているので、減算処理とシフト
動作を並行して実行することができる。
ト、オアゲートを１段ずつ通って、次の段のセレクタに
データを伝搬させ、減算器１３２の結果が確定するビッ
ト順序、速度とも一致しているので、減算処理とシフト
動作を並行して実行することができる。
第１図において、減算器１３３の出力１０１ａ１０２ａ
をシフタ１４２に入力し、仮数１０２ｂをシフトする。
をシフタ１４２に入力し、仮数１０２ｂをシフトする。
詳細は仮数１０１ｂの場合と同様である。
出力１０１ａと１０２ａの大小により、■１０１ａ＞１
０２ａと、■１０１ａ≦１０２ａの２つの場合に分けら
れる。
０２ａと、■１０１ａ≦１０２ａの２つの場合に分けら
れる。
■１０１ａ＞１０２ａ
大小比較器１３１の出力は′１゛となり、セレクタ１５
１は仮数１０１ｂにより選択して整数加算器１０６に入
力し、セレクタ１５２はシフタ１４２の出力を選択して
整数加算器１０６に入力する。
１は仮数１０１ｂにより選択して整数加算器１０６に入
力し、セレクタ１５２はシフタ１４２の出力を選択して
整数加算器１０６に入力する。
■１０１ａ≦１０２８
大小比較器１３１の出力は“′０″となり、セレクタ１
５１はシフタ１４１の出力を選択して整数加算器１０６
に入力し、セレクタ１５２は仮数１０２ｂを選択して整
数加算器１０６に入力する。
５１はシフタ１４１の出力を選択して整数加算器１０６
に入力し、セレクタ１５２は仮数１０２ｂを選択して整
数加算器１０６に入力する。
なお、上記実施例では、指数部に大小比較器１３１を設
けたが、これを減算器１３２（第３図参照）か、減算器
１３３で兼用することもでき、また、減算器を１個にし
、減算器１３２と一方のシフタ１４２との間に補数生成
回路３０１を設けてもよい（第３図参照）。
けたが、これを減算器１３２（第３図参照）か、減算器
１３３で兼用することもでき、また、減算器を１個にし
、減算器１３２と一方のシフタ１４２との間に補数生成
回路３０１を設けてもよい（第３図参照）。
以上のように、この発明によれば人力データの指数の減
算処理と、仮数のシフト動作を簡易な構成にて並行して
行えるようにしたので、桁合わせをより高速に実行でき
る安価な浮動少数点加算器が得られる。
算処理と、仮数のシフト動作を簡易な構成にて並行して
行えるようにしたので、桁合わせをより高速に実行でき
る安価な浮動少数点加算器が得られる。
第１図はこの発明の一実施例による浮動少数点加算器の
桁合わせを実行する部分の構成を示すブロック図、第２
図は指数減算器と仮数シックの詳細を示す回路図、第３
図はこの発明の別の実施例による浮動少数点加算器の桁
合わせを実行する部分の構成を示すブロック図、第４図
は従来の浮動少数点加算器の桁合わせを実行する部分の
構成を示すブロック図である。 図において、１０１．１０２−人力レジスタ、１０６−
・整数加算器、１３１−・大小比較器、１３２．１３３
−一減算器、１４１．１４２−シフタ、１５１．１５２
−セレクタ、３０１−補数生成回路である。 なお、各図中、同一符号は同一、又は相当部分を示す。 代 理 人 大 石 増 誰 第 図 第 区
桁合わせを実行する部分の構成を示すブロック図、第２
図は指数減算器と仮数シックの詳細を示す回路図、第３
図はこの発明の別の実施例による浮動少数点加算器の桁
合わせを実行する部分の構成を示すブロック図、第４図
は従来の浮動少数点加算器の桁合わせを実行する部分の
構成を示すブロック図である。 図において、１０１．１０２−人力レジスタ、１０６−
・整数加算器、１３１−・大小比較器、１３２．１３３
−一減算器、１４１．１４２−シフタ、１５１．１５２
−セレクタ、３０１−補数生成回路である。 なお、各図中、同一符号は同一、又は相当部分を示す。 代 理 人 大 石 増 誰 第 図 第 区
Claims (1)
- 【特許請求の範囲】 複数の入力データを保持する入力レジスタと、前記入力
データの桁合わせを行うために、指数大小比較器、指数
差を求めるための減算器及び仮数のシフトのためのシフ
タとを有する浮動小数点加算器において、 前記減算器の出力は、下位ビットから上位ビットに伝搬
されると共に、下位ビットから順に値が確定し、 前記シフタは、データを順に１ビットシフト、２ビット
シフト、４ビットシフト、８ビットシフト、・・・をす
るためのセレクタで構成され、前記減算器の出力と前記
シフタのシフト量を入力する制御線を直結し、前記指数
大小比較器の出力に基づいて前記入力レジスタの仮数と
前記シフタの出力の一方を選択するセレクタを備えたこ
とを特徴とする浮動小数点加算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2234931A JPH04114234A (ja) | 1990-09-05 | 1990-09-05 | 浮動小数点加算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2234931A JPH04114234A (ja) | 1990-09-05 | 1990-09-05 | 浮動小数点加算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04114234A true JPH04114234A (ja) | 1992-04-15 |
Family
ID=16978523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2234931A Pending JPH04114234A (ja) | 1990-09-05 | 1990-09-05 | 浮動小数点加算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04114234A (ja) |
-
1990
- 1990-09-05 JP JP2234931A patent/JPH04114234A/ja active Pending
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