JP2792998B2 - 加減算回路を用いた型変換装置 - Google Patents
加減算回路を用いた型変換装置Info
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- JP2792998B2 JP2792998B2 JP2066204A JP6620490A JP2792998B2 JP 2792998 B2 JP2792998 B2 JP 2792998B2 JP 2066204 A JP2066204 A JP 2066204A JP 6620490 A JP6620490 A JP 6620490A JP 2792998 B2 JP2792998 B2 JP 2792998B2
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Description
【発明の詳細な説明】 〔概要〕 加減算回路を用いて型変換を行う型変換装置に関し、 加減算回路の前処理のシフタを右／左シフタにして型
変換対象の値（指数部、仮数部）をこれに入れて左シフ
トして型変換し、倍精度から単精度などの型変換をも加
減算などに合わせて行うことを目的とし、 型変換対象（あるいは加減算対象）の指数部の値によ
り仮数部（あるいは仮数部）を必要に応じて位置合わせ
（あるいは桁合わせ）のために右シフトあるいは左シフ
トする右／左シフタと、この右／左シフタによってシフ
トして位置合わせ（あるいは桁合わせ）した後の値を加
減算する加減算器と、この加減算器で加減算した結果に
ついて正規化を行うために必要に応じて右シフトあるい
は左シフトする右／左シフタとを備えた加減算回路を用
い、型変換対象の値の指数部および仮数部を上記右／左
シフタに入力して型変換に対応するビット数だけ左シフ
トあるいは右シフトした後、あるいは加減算対象の値の
仮数部を上記右／左シフタに入力して桁合わせに対応す
るビット数だけ右シフトした後、上記加減算回路に入力
して加減算した結果について上記右／左シフタによって
正規化を行い、型変換の結果あるいは加減算の結果を出
力するように構成する。
変換対象の値（指数部、仮数部）をこれに入れて左シフ
トして型変換し、倍精度から単精度などの型変換をも加
減算などに合わせて行うことを目的とし、 型変換対象（あるいは加減算対象）の指数部の値によ
り仮数部（あるいは仮数部）を必要に応じて位置合わせ
（あるいは桁合わせ）のために右シフトあるいは左シフ
トする右／左シフタと、この右／左シフタによってシフ
トして位置合わせ（あるいは桁合わせ）した後の値を加
減算する加減算器と、この加減算器で加減算した結果に
ついて正規化を行うために必要に応じて右シフトあるい
は左シフトする右／左シフタとを備えた加減算回路を用
い、型変換対象の値の指数部および仮数部を上記右／左
シフタに入力して型変換に対応するビット数だけ左シフ
トあるいは右シフトした後、あるいは加減算対象の値の
仮数部を上記右／左シフタに入力して桁合わせに対応す
るビット数だけ右シフトした後、上記加減算回路に入力
して加減算した結果について上記右／左シフタによって
正規化を行い、型変換の結果あるいは加減算の結果を出
力するように構成する。
本発明は、加減算回路を用いて型変換を行う型変換装
置に関するものである。
置に関するものである。
従来、加減算回路は、第３図に示すように、加減算対
象の２つの浮動小数点の値であるOP1（指数部e1、仮数
部f1）、OP2（指数部e2、仮数部f2）を加減算する場
合、以下のように処理していた。
象の２つの浮動小数点の値であるOP1（指数部e1、仮数
部f1）、OP2（指数部e2、仮数部f2）を加減算する場
合、以下のように処理していた。
（１） 前処理（PRE NORMALIZE）で指数部e1、e2を一
致させるように小さい方の仮数部f1、f2を右シフタ21−
１、21−２で右シフトして桁合わせを行う。
致させるように小さい方の仮数部f1、f2を右シフタ21−
１、21−２で右シフトして桁合わせを行う。
（２） （１）で右シフトして桁合わせした後の仮数部
f1、f2を加減算する。
f1、f2を加減算する。
（３） 後処理（POST NORMALIZE）で、（２）で加減算
した後の結果について、右／左シフタ24−１で右／左シ
フトして仮想部を正規化した値になるようにすると共に
指数部を調整し、これら調整した後の指数部および仮数
部を加減算の結果として出力する。
した後の結果について、右／左シフタ24−１で右／左シ
フトして仮想部を正規化した値になるようにすると共に
指数部を調整し、これら調整した後の指数部および仮数
部を加減算の結果として出力する。
従来の第３図に示す加減算回路を用いて単精度から倍
精度に変換する場合には、OP1として単精度の指数部お
よび仮数部を一緒に入れ、これを右シフタ21−１によっ
て右シフトして倍精度にし、その結果を加減算器22、右
／左シフタ24−１を介して倍精度の値（指数部、仮数
部）を出力することができる。しかし、逆に倍精度から
単精度に変換する場合、従来の第３図加減算回路では右
シフタ21−１が右シフトしかできず、左シフトできなく
変換し得ないという問題があった。
精度に変換する場合には、OP1として単精度の指数部お
よび仮数部を一緒に入れ、これを右シフタ21−１によっ
て右シフトして倍精度にし、その結果を加減算器22、右
／左シフタ24−１を介して倍精度の値（指数部、仮数
部）を出力することができる。しかし、逆に倍精度から
単精度に変換する場合、従来の第３図加減算回路では右
シフタ21−１が右シフトしかできず、左シフトできなく
変換し得ないという問題があった。
本発明は、加減算回路の前処理のシフタを右／左シフ
タにして型変換対象の値（指数部、仮数部）をこれに入
れて左シフトして型変換し、倍精度から単精度などの型
変換をも加減算などに合わせて行うことを目的としてい
る。
タにして型変換対象の値（指数部、仮数部）をこれに入
れて左シフトして型変換し、倍精度から単精度などの型
変換をも加減算などに合わせて行うことを目的としてい
る。
第１図を参照して課題を解決する手段を説明する。
第１図において、右／左シフタ１は、型変換対象（あ
るいは加減算対象）の値の指数部と仮数部（あるいは仮
数部）を必要に応じて位置合わせ（あるいは桁合わせ）
のために右シフトあるいは左シフトするシフタである。
るいは加減算対象）の値の指数部と仮数部（あるいは仮
数部）を必要に応じて位置合わせ（あるいは桁合わせ）
のために右シフトあるいは左シフトするシフタである。
加減算器２は、右／左シフタ１によってシフトして位
置合わせ（あるいは桁合わせ）した後の値を加減算する
加減算器である。
置合わせ（あるいは桁合わせ）した後の値を加減算する
加減算器である。
右／左シフタ４−１は、加減算器２で加減算した結果
について正規化を行うために必要に応じて右シフトある
いは左シフトするシフタである。
について正規化を行うために必要に応じて右シフトある
いは左シフトするシフタである。
本発明は、第１図に示すように、型変換対象の値の指
数部および仮数部を右／左シフタ１に入力して型変換に
対応するビット数だけ左シフトあるいは右シフトした
後、あるいは加減算対象の値の仮数部を右／左シフタ１
に入力して桁合わせに対応するビット数だけ右シフトし
た後、加減算回路２に入力して加減算した結果について
右／左シフタ４−１によって正規加を行い、型変換の結
果あるいは加減算の経過を出力するようにしている。
数部および仮数部を右／左シフタ１に入力して型変換に
対応するビット数だけ左シフトあるいは右シフトした
後、あるいは加減算対象の値の仮数部を右／左シフタ１
に入力して桁合わせに対応するビット数だけ右シフトし
た後、加減算回路２に入力して加減算した結果について
右／左シフタ４−１によって正規加を行い、型変換の結
果あるいは加減算の経過を出力するようにしている。
従って、加減算回路の前処理のシフタを右／左シフタ
１にして型変換対象の値（指数部、仮数部）をこれに入
れて左シフトして型変換し、倍精度から単精度などの型
変換をも加減算などに合わせて行うことが可能となる。
１にして型変換対象の値（指数部、仮数部）をこれに入
れて左シフトして型変換し、倍精度から単精度などの型
変換をも加減算などに合わせて行うことが可能となる。
次に、第１図および第２図を用いて本発明の１実施例
の構成および動作を順次詳細に説明する。
の構成および動作を順次詳細に説明する。
第１図において、OP1は、入力した型変換対象の値
（指数部e1、仮数部f1）、あるいは加減算対象の値（指
数部e1、仮数部f1）である。
（指数部e1、仮数部f1）、あるいは加減算対象の値（指
数部e1、仮数部f1）である。
OP2は、入力した型変換対象の値（指数部e2、仮数部f
2）であってここでは例えば値０（零）、あるいは加減
算対象の値（指数部e2、仮数部f2）である。
2）であってここでは例えば値０（零）、あるいは加減
算対象の値（指数部e2、仮数部f2）である。
右／左シフタ１は、右／左シフタ１−１および右／左
シフタ１−２から構成され、右シフトあるいは左シフト
するシフタである。ここで両者の右／左シフタ１−１お
よび右／左シフタ１−２は１つの右／左シフタで兼用し
て行うようにしてもよい。また、右／左シフタ１−１、
１−２は、型変換のときに必要に応じて型変換対象の値
（指数部e1、仮数部f1）を一緒に右シフト（例えば単精
度から倍精度に型変換するとき）あるいは左シスト（例
えば第２図倍精度から単精度に型変換するとき）する位
置合わせを行うようにしている。また、右／左シフタ１
−１、１−２は、加減算のときに必要に応じて加減算対
象の値（仮数部f1、f2）を右シフトして桁合わせするよ
うにしている。
シフタ１−２から構成され、右シフトあるいは左シフト
するシフタである。ここで両者の右／左シフタ１−１お
よび右／左シフタ１−２は１つの右／左シフタで兼用し
て行うようにしてもよい。また、右／左シフタ１−１、
１−２は、型変換のときに必要に応じて型変換対象の値
（指数部e1、仮数部f1）を一緒に右シフト（例えば単精
度から倍精度に型変換するとき）あるいは左シスト（例
えば第２図倍精度から単精度に型変換するとき）する位
置合わせを行うようにしている。また、右／左シフタ１
−１、１−２は、加減算のときに必要に応じて加減算対
象の値（仮数部f1、f2）を右シフトして桁合わせするよ
うにしている。
加減算器１−３は、加減算のときに指数部e1、e2を加
減算する。（例えば両者の指数e1、e2の差を求める）も
のである。
減算する。（例えば両者の指数e1、e2の差を求める）も
のである。
加減算器２は、右／左シフタ１−１、１−２によって
右／左シフトした結果の値を加減算するものである。
右／左シフトした結果の値を加減算するものである。
レジスタ３−１は、加減算器２によって加減算した結
果を記憶するレジスタである。
果を記憶するレジスタである。
レジスタ３−２は、加減算時に指数e1、e2のうちの大
きい方を記憶するレジスタである。
きい方を記憶するレジスタである。
右／左シフタ４−１は、レジスタ３−１に記憶されて
いる加減算の結果の値の正規化を行うために右シフトあ
るいは左シフトするものである。
いる加減算の結果の値の正規化を行うために右シフトあ
るいは左シフトするものである。
加減算器４−２は、レジスタ３−２に記憶されている
指数部の値について、仮数部の正規化に対応した指数を
加減算するものである。
指数部の値について、仮数部の正規化に対応した指数を
加減算するものである。
レジスタ５−１は、右／左シフタ４−１でシフトして
正規化した後の仮数部を記憶するレジスタである。
正規化した後の仮数部を記憶するレジスタである。
レジスタ５−２は、加減算器４−２によって正規化に
対応した仮数部の加減算した結果を記憶するレジスタで
ある。そして、レジスタ５−２、５−１から型変換後あ
るいは加減算後の指数部、仮数部を出力する。
対応した仮数部の加減算した結果を記憶するレジスタで
ある。そして、レジスタ５−２、５−１から型変換後あ
るいは加減算後の指数部、仮数部を出力する。
次に、第２図を用いて倍精度を単精度に型変換すると
きの第１図構成の動作を具体的に説明する。ここで、 （１） 入力の倍精度の値OP1は指数部e1および仮数部f
1から構成されている。指数部e1は符号ｓ（１ビッ
ト）、指数15ビットから構成されている。仮数部f1は48
ビットから構成されている。
きの第１図構成の動作を具体的に説明する。ここで、 （１） 入力の倍精度の値OP1は指数部e1および仮数部f
1から構成されている。指数部e1は符号ｓ（１ビッ
ト）、指数15ビットから構成されている。仮数部f1は48
ビットから構成されている。
（２） 出力の単精度の値は指数部（符号ｓ（１ビッ
ト）、指数７ビット）および仮数部（24ビット）から構
成されている。
ト）、指数７ビット）および仮数部（24ビット）から構
成されている。
次に、上記（１）の倍精度の値OP1を第１図OP1に入力
すると共に零を第１図OP2に入力したときの動作を説明
する。
すると共に零を第１図OP2に入力したときの動作を説明
する。
入力された（１）のOP1について、第１図右／左シ
フタ１−１で左に８ビットだけシフトする。
フタ１−１で左に８ビットだけシフトする。
で左に８ビットだけシフトしたOP1の値と、OP2に
入力した零の値とを第１図加減算器２で加算し、その値
をレジスタ３−１、右／左シフタ４−１、レジスタ５−
１を介すると共に先頭の符号ｓを付加して第２図単精度
に示すように出力する。
入力した零の値とを第１図加減算器２で加算し、その値
をレジスタ３−１、右／左シフタ４−１、レジスタ５−
１を介すると共に先頭の符号ｓを付加して第２図単精度
に示すように出力する。
以上のように、第１図右／左シフタ１−１によって左
に８ビットだけシフトすることにより、第２図上段の倍
精度から下段の単精度に型変換することが可能となる。
一方、逆に単精度から倍精度に型変換するときは、第１
図右／左シフタ１−１によって右に８ビットだけシフト
すればよい。その他として浮動小数点単精度を固定小数
点に型変換する場合も同様に左シフト（例えば７ビット
だけ左シフト）を行って型変換を行うことができる。
に８ビットだけシフトすることにより、第２図上段の倍
精度から下段の単精度に型変換することが可能となる。
一方、逆に単精度から倍精度に型変換するときは、第１
図右／左シフタ１−１によって右に８ビットだけシフト
すればよい。その他として浮動小数点単精度を固定小数
点に型変換する場合も同様に左シフト（例えば７ビット
だけ左シフト）を行って型変換を行うことができる。
尚、加減算を行うときは、加減算対象の値OP1、OP2の
それぞれの指数部e1、e2を加減算器１−３に入力してそ
の差を求め、この差に対応して指数部の小さい方のOP
1、OP2の仮数部f1、f2のうちのいずれかを右／左シフタ
１−１、１−２によって右方向にシフトして桁合わせを
行い、これら桁合わせを行った後の仮数部を加減算器２
で加減算し、その結果について右／左シフタ４−１およ
び加減算器４−２によって正規化を行って加減算結果
（指数部、仮数部）を出力するようにしている。
それぞれの指数部e1、e2を加減算器１−３に入力してそ
の差を求め、この差に対応して指数部の小さい方のOP
1、OP2の仮数部f1、f2のうちのいずれかを右／左シフタ
１−１、１−２によって右方向にシフトして桁合わせを
行い、これら桁合わせを行った後の仮数部を加減算器２
で加減算し、その結果について右／左シフタ４−１およ
び加減算器４−２によって正規化を行って加減算結果
（指数部、仮数部）を出力するようにしている。
以上説明したように、本発明によれば、加減算回路の
前処理のシフタを右／左シフタ１にして型変換対象の値
（指数部、仮数部）をこれに入れて左シフトして型変換
する構成を採用しているため、倍精度から単精度などの
型変換も、加減算などに合わせて行うことができる。
前処理のシフタを右／左シフタ１にして型変換対象の値
（指数部、仮数部）をこれに入れて左シフトして型変換
する構成を採用しているため、倍精度から単精度などの
型変換も、加減算などに合わせて行うことができる。
第１図は本発明の１実施例構成図、第２図は本発明の具
体例説明図、第３図は従来の加減算回路例を示す。 図中、１、１−１、１−２、４−１は右／左シフタ、１
−３、２、４−２は加減算器、３−１、３−２、５−
１、５−２はレジスタを表す。
体例説明図、第３図は従来の加減算回路例を示す。 図中、１、１−１、１−２、４−１は右／左シフタ、１
−３、２、４−２は加減算器、３−１、３−２、５−
１、５−２はレジスタを表す。
Claims (1)
- 【請求項１】加減算回路を用いて型変換を行う型変換装
置において、 型変換対象の指数部の値により仮数部を必要に応じて位
置合わせのために右シフトあるいは左シフトする右／左
シフタ（１）と、 この右／左シフタ（１）によってシフトして位置合わせ
した後の値を加減算する加減算器（２）と、 この加減算器（２）で加減算した結果について正規化を
行うために必要に応じて右シフトあるいは左シフトする
右／左シフタ（４−１）とを備えた加減算回路を用い、 型変換対象の値の指数部および仮数部を上記右／左シフ
タ（１）に入力して型変換に対応するビット数だけ左シ
フトあるいは右シフトした後、上記加減算回路（２）に
入力して加減算した結果について上記右／左シフタ（４
−１）によって正規化を行い、結果を出するように構成
したことを特徴とする加減算回路を用いた型変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2066204A JP2792998B2 (ja) | 1990-03-16 | 1990-03-16 | 加減算回路を用いた型変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2066204A JP2792998B2 (ja) | 1990-03-16 | 1990-03-16 | 加減算回路を用いた型変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03266022A JPH03266022A (ja) | 1991-11-27 |
| JP2792998B2 true JP2792998B2 (ja) | 1998-09-03 |
Family
ID=13309077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2066204A Expired - Fee Related JP2792998B2 (ja) | 1990-03-16 | 1990-03-16 | 加減算回路を用いた型変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2792998B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62139037A (ja) * | 1985-12-13 | 1987-06-22 | Fujitsu Ltd | シフト演算処理装置 |
-
1990
- 1990-03-16 JP JP2066204A patent/JP2792998B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03266022A (ja) | 1991-11-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |