JPS62168228A - 浮動小数点積和演算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高精度の積和演算を短時間に行うことのでき
る、浮動小数点積和演算器に関する。

〔従来の技術〕

積和演算器が行う積和演算は、ここでは、当該演算器に
入力される２つのデータ列について、各データ列の対応
する項ごとに乗算を行い、その乗算の結果を順次加算す
ることにより、内積を求める演算である、と定義される
。

従来の積和演算器について、入力データとして単精度の
浮動小数点データを与えたとき、先ず通常の浮動小数点
乗算に従って乗算値を得、次いで加算が行われるが、こ
の場合、浮動小数点乗算の結果は、丸めによって単精度
の浮動小数点データとして得られる。

上記の通常の浮動小数点乗算を具体的に述べる。

例えば第５図（ａ）に示すように、数値データ６１が、
指数部Ｅがｅビット、仮数部Ｍがｎビット（２の補数表
示）の浮動小数点データ形式で与えられたとする。この
ようなデータ同士の乗算を行うと、指数部同士の加算及
び仮数部同士の乗算が行われ、特に仮数部は２の補数表
示によって２０−１ビットとなる。この２ｎ−１ビット
の乗算結果は、正規化され、その上位ｎビットを取出す
ことによって、単精度のデータとして求められる。

上記の結果、従来の積和演算器では、単精度の浮動小数
点データとして得られた乗算値を用いて引続き加算を行
うので、積和演算の精度が低くなる。

従って、上記積和演算を高精度で行うためには、最初の
乗算による２ｎ−１ビットの仮数部の乗算結果を丸める
ことなく、累算する必要がある。これを実際に行うには
、第５図（ｂ）に示すようなｅビットの指数部及び２０
−１ビットの仮数部を有する倍精度浮動小数点データ６
２の状態で積和演算を行うことができるようにする必要
がある。

〔発明が解決しようとする問題点〕

ｅビットの指数部及び２ｎ−１ビットの仮数部を有する
倍精度浮動小数点データについて浮動小数点加算を行う
場合には、桁合わせシフタで倍精度の仮数部をシフトさ
せる必要がある。また、仮数部について倍精度加算を行
うと共に、最後に正規化シフタによりその加算結果につ
いて再度倍精度シフトを行う必要が生じる。

上記のように倍精度浮動小数点加算を行うには、桁合わ
せシフト、加算、正規化シフトの各々に関し、倍精度処
理を行う必要がある。従って、単精度の浮動小数点加算
を行う場合に比較して処理に時間を要し、演算全体に要
する時間が長くなり、また、より多くのハードウェア量
が必要になる。

本発明の目的は、倍精度浮動小数点加算を含む積和演算
において、浮動小数点加算の一部を省略し、演算時間を
高速化すると同時に、ハードウェア量の増加を抑えた浮
動小数点積和演算器を提供することにある。

〔問題点を解決するための手段〕

本発明に係る浮動小数点積和演算器は、乗算データを倍
精度で出力する浮動小数点乗算器と、前記乗算データと
後記倍精度レジスタの出力を入力し、両データについて
桁合わせシフトを行い、２つの倍精度仮数部と１つの指
数部を出力する倍精度桁合わせシフタと、前記２つの倍
精度仮数部を加算し、倍精度加算出力とオーバーフロー
出力を出力する倍精度加算器と、この倍精度加算器でオ
ーバーフローが生じたとき前記倍精度加算出力に対し１
ビット右シフトを行う１ビット右シフタと、前記倍精度
加算器でオーバーフローが生じたとき前記倍精度桁合わ
せシフタから出力される指数部に１を加算する指数部加
算器と、この指数部加算器の出力を指数部とし、前記１
ビット右シフタの出力を仮数部とした順次加算データを
格納すると共に、前記倍精度桁合わせシフタにこの順次
加算データを与える倍精度レジスタとを備えた浮動小数
点積和演算器において、前記倍精度レジスタの出力の仮
数部の最大反符号ビット（符号ビットの下位ビットの中
で符号ビットと異なるビットを有する最大桁のビット）
の位置を検出し、符号ビット（７）次の桁のビットと最
大反符号ビットとの桁の差を出力する最大反符号ビット
検出器と、この最大反符号ビット検出器の出力を用いて
、前記倍精度桁合わせシフタをシフトする手段と、前記
倍精度レジスタの出力の指数部から前記最大反符号ビッ
ト検出器の出力を減する指数部減算器と、前記指数部加
算器の出力と、前記指数部減算器の出力とを入力とし浮
動小数点加算を行う場合は前記指数部加算器の出力を選
択し、正規化を行う場合は前記指数部減算器の出力を選
択して前記倍精度レジスタの指数部へ出力する選択器と
を備え、前記倍精度レジスタに蓄えられた積和演算結果
の正規化シフトを前記倍精度桁合わせシフタを利用して
実行することを特徴としている。

〔作用〕

本発明において、浮動小数点乗算器に入力される２つの
単精度の浮動小数点データ同士の乗算結果の仮数部を、
単精度に丸めることなく、倍精度のまま、倍精度桁合わ
せシフタに入力し、戻された倍精度レジスタの出力と桁
合わせを行った後、桁合わせされた倍精度仮数部同士の
加算を倍精度加算器によって行う。そして上記の仮数部
加算においてオーバーフローが生じたときには、１ビッ
ト右シツクによって仮数部を１ビット右シフトし、指数
部加算器によって桁合わせされた指数部１を加算する。

仮数部加算において桁落ちが生じた場合には、仮数部の
加算結果は非正規化数になる。しかし、非正規化数にな
っても正規化は行われず、加算結果に対し逐一正規化し
ないで積和演算を行い、これにより倍精度正規化シフト
に要する時間を省略することができる。

正規化しないで積和演算を行う場合、一般に指数部の値
は増加することはあるが、反対に減少することはない。

そのため、桁落ちが生じて積和の値が減少した時に、指
数部の値が積和の指数部の値よりも小さい浮動小数点乗
算結果を積和の値に加算しようとすると、桁合わせシフ
トにより浮動小数点乗算結果の仮数部の下位ビットが、
最悪の場合、正規化を行った場合に比較して、桁落ちし
たビット数と同じたけ失われることになる。このような
場合、仮数部の演算精度（演算桁数）は、（仮数部の桁
数）−（桁落ちした桁数）になっている。

しかし、仮数部加算は倍精度で行われるので、仮り単精
度に相当するビット数の桁落ちが生じたとしても、残り
の単精度に相当するビット数の演算精度は保存される。

従って、最終的な演算結果の仮数部を単精度で得ること
を考えれば、単精度に相当するビット数以下の桁落ちま
では許容される。

一方、積和演算結果を正規化数として出力する場合、倍
精度レジスタに蓄えられた非正規化数に対して正規化演
算を行う必要があり、この正規化演算を高速に行う為に
は、前記倍精度桁合わせシフタで用いたものと同じ規模
の多桁シフタを用意する必要がある。

本発明においては、倍精度レジスタに格納された最終累
算結果の仮数部を最大反符号ビット検出器及び倍精度桁
合わせシフタに入力し、先ず最大反符号ビット検出器で
正規化に必要なシフト量を求め、このシフトｆｆｌに基
づいて倍精度桁合わせシフタにおいて仮数部の正規化シ
フトを行う。一方、倍精度レジスタに格納された最終累
算結果の指数部に対し指数部減算器により前記正規化シ
フト量を減算することにより正規化結果の指数部を求め
る。このように最終累算結果の正規化を行う際の仮数部
正規化シフトの為に、新たに別のシフタを設けることな
く、桁合わせシフトの為のシフタを共用することができ
るため、多くのハードウェア量を要するシフタの数を削
減することが可能になる。

〔実施例〕

以下に、図面を用いて本発明の詳細な説明する。

第１図は浮動小数点積和演算器の全体構成を示すブロッ
ク図である。浮動小数点積和演算器は、図示されるよう
に浮動小数点乗算器１と、倍精度桁合わせシフタ２と、
倍精度加算器３と、指数部加算器４と、１ビット右シフ
タ５と、倍精度しジスタロと、最大反符号ビット検出器
７と、指ｆ１１．部減算器１４と、選択器１５とから構
成される。

上記構成において、浮動小数点乗算器１は２つの入力端
子１ａ、ｌｂを有し、各入力端子１ａ。

ｌｂを介して２つのｅ＋ｎビットの浮動小数点データを
入力する。浮動小数点データにおいて、ｅビットは指数
部、ｎビットは仮数部である。浮動小数点乗算器１は２
つの浮動小数点データに基づいてｅ＋２ｎ　　１ビット
の乗算データ８を出力する。乗算データ８において、ｅ
ビットは指数部、２ｎ−１ビットは仮数部である。倍精
度桁合わせシフタ２には、上記乗算データ８と後述され
る倍精度レジスタ６の出力データ９とが入力される。

倍精度桁合わせシフタ２は、浮動小数点加算を行う場合
と左正規化演算を行う場合とで異なる処理を行う。左正
規化演算を行う場合については後述する。

浮動小数点加算を行う場合は、乗算データ８と出力デー
タ９に関し、指数部の値の大きい方を検出して指数部出
力１０として出力すると共に、指数部の値の小さい方の
仮数部につき桁合わせシフトを行った後、乗算データ８
と出力データ９に係る仮数部を仮数部出力１１．１２と
して出力する。

仮数部出力１１．１２は倍精度加算器３に入力される。

倍精度加算器３は倍精度桁合わせシフタ２から与えられ
る２つの仮数部出力１１．１２を加算し、倍精度加算出
力１３を出力する。また同時に倍精度加算器３は、加算
においてオーバーフローが生じた時には“１”、オーバ
ーフローが生じない時には“０”のオーバーフロー出力
１７を出力する。

指数部加算器４は、倍精度桁合わせシフタ２からの指数
部出力１０と倍精度加算器３からのオーバーフロー出力
１７を入力し、指数部出力１０の最下位ビットにオーバ
ーフロー出力１７を加算する。また１ビット右シフタ５
は、倍精度加算器３からの倍精度加算出力１３とオーバ
ーフロー出力１７を入力し、オーバーフロー出力１７が
“１”の時には倍精度加算出力１３を１ビット右方向に
シフトさせて出力し、オーバーフロー出力１７が“０”
の時には上記シフトを行わずそのまま出力する機能を有
する。

選択器１５は浮動小数点加算を行う場合は、指数部加算
器４の出力を選択し、左正規化演算を行う時は後述する
指数部減算器１４の出力を選択する。選択器１５の出力
及び１ビット右シフタ５の出力は倍精度レジスタ６に与
えられる。倍精度レジスタ６は、指数部加算器４の出力
を指数部とし、１ビット右シフタ５の出力を仮数部とし
たｅ＋２ｎ−１ビットの浮動小数点データを格納する。

このようにして倍精度レジスタ６に格納された浮動小数
点データは、所要の累算が完了するまでの間、桁合わせ
シフタ２に与えられる。

最大反符号ビット検出器７は左正規化演算を行う時に用
いられる。ここで左正規化演算とは、所要の累算が完了
した後に、後述する倍精度レジスタ６に格納されたｅ＋
２ｎ−１ビットの浮動小数点データに対して行うもので
あり、仮数部における左端の符号ビットの次のビット位
置に当該符号ビットと異なる符号ビットが来るよう、仮
数部全体を左方向にシフトさせ、その時のシフトｉを指
数部から減する演算をいう。最大反符号ビット検出器７
では、倍精度レジスタ６からの出力データ９の仮数部に
おける符号ビットと最大反符号ビット（符号ビットの下
位ビットの中で符号ビットと異なるビットを有する最大
桁のビット）の位置の差を検出して検出値１６を出力す
る。

前記桁合わせシフタ２は、左正規化演算を行う場合は、
前記出力データ９の仮数部を、前記最大反符号ビット検
出器７が出力した検出値１６だけ左シフトを行う。

指数部減算器１４では出力データ９の指数部なら最大反
符号ビット検出器７の検出値１６を減じる。左正規化シ
フトを行う場合、倍精度加算器３は仮数部出力１２を入
力してそのまま出力する。

選択器１５は、左正規化演算を行う場合は、指数部減算
器１４の値を選択し、倍精度レジスタ６には左正規化シ
フトされた浮動小数点データが入力される。第５図の例
で具体的に示すと、第５図（ｃ）の浮動小数点データの
仮数部をｍビ・ノド左方向にシフトし、指数部デーから
ｍを引くと、第５図（ｄ）に示す如き浮動小数点データ
が左正規化演算されたものとして得られる。

次に、上記構成を有する浮動小数点積和演算器の動作を
、第２図及び第３図のフローチャートに従って説明する
。第２図及び第３図のフローチャートは結合子■、■、
◎により結合される。

先ず、積和演算を開始すると、浮動小数点乗算器ｌの２
つの入力端子１ａ、ｌｂのそれぞれにｅ＋ｎピントの浮
動小数点データが入力される（ステップ３１）。浮動小
数点乗算器１は、これらの入力データについて浮動小数
点乗算を行う（ステップＳ２）　、ｅ＋２ｎ−１ビット
の乗算データ８を得て、これを出力する。

ここで、上記乗算データ８０指数部をＥｌ、指数部Ｅ１
の値をｅｌ　と表現し、且つ仮数部をＭｌと表現する。

一方、倍精度レジスタ６から与えられる出力データ９の
指数部をＥ２、指数部Ｅ２の値をｅ２と表現し、且つ仮
数部をＭ２と表現する。

次のステップでは、倍精度桁合わせシフタ２において、
ＥｌとＥ２の差ｄ＝ｅｌ　　−ｅ２を求める（ステップ
Ｓ３）。ｄが負の時には、倍精度桁合わせシフタ２は、
ＭｌをＩｄ１桁左桁間方向フトしくステップＳ４）、こ
うして得られたＭｌを仮数部出力■１且つＭ２を仮数部
出力１２とすると共にＥ２を指数部出力１０とする（ス
テップｓ５）。反対にｄが正のときには、Ｍ２を６桁左
方向にシフトしくステップＳ６）、こうして得られたＭ
２を仮数部出力１２且つＭｌを仮数部出力１１とすると
共に、Ｅｌを指数部出力１ｏとする（ステップ３７）。

倍精度加算器３でＣｔ、上記の如く定まる仮数部出力１
１．１２の加算が行われ、倍精度加算器３は倍精度加算
出力１３を出力する（ステップｓ８）。倍精度加算器３
における加算においてはオーバーフローが生じたか否か
が判断される（ステラ７’Ｓ９）。オーバーフローが生
じた場合には、１ビット右シフタ５によって倍精度加算
出力１３の仮数部を１ビット右シフトしくステップ５１
０）、また指数部加算器４によって倍精度桁合わせシフ
タ２から出力される指数部出力■ｏに１を加算する（ス
テップ５１１）。仮数部について上記１ビット右シフト
を行う場合には、仮数部の最上位ビットには倍精度加算
出力１３のキャリー出力が入力される。オーバーフロー
が生じない場合にはステップ３１０．Ｓｉｔは実行され
ない。

倍精度レジスタ６は、指数部加算器４の出力を選択した
選択器１５の出力を指数部とし、１ビット右シフタ５の
出力を仮数部とした浮動小数点データを、中間結果とし
て格納する（ステップ５１２）。ステップ５１３は、累
算が終了したか否かを判断するステップで、終了してい
ない場合には、ステップＳ１に戻り、次の入力データに
対して、上記ステップ８１〜３１２の処理を繰返す。

累算が終了した場合には、倍精度レジスタ６に格納され
る値を、最終結果として左正規化シフトを行う。ここで
は先ず、最大反符号ビット検出器７で出力データ９の仮
数部に対する正規化シフト量を求め（ステップ５１４）
、次に桁合わせシフタ２で左正規化シフトを行う（ステ
ップ５１５）。

また、指数部減算器１４で出力データ９の指数部から正
規化シフト量だけ値を減じ（ステップ８１６）、これを
指数部とし、桁合わせシフタ２の出力値を仮数部とした
値を倍精度レジスタ６に格納し、これを出力して（ステ
ップ５１７）終了する。

上記動作で明らかなように、本発明に係る浮動小数点積
和演算器では、累算の途中において逐一正規化を行わず
、累算終了後の最終結果のみを正規化する。従って１回
の累算に必要とされる浮動小数点加算に要する時間を短
縮することができる。

また、浮動小数点加算における桁合わせシフトと最終結
果の正規化シフトを同じシフタを用いて行う為、ハード
ウェア量を節約することができる。

次に、前記倍精度桁合わせシフタ２の詳細な構成を説明
する。

第４図は倍精度桁合わせシフタ２の構成を示す回路図で
ある。倍精度桁合わせシフタ２は、図示の如く、入力レ
ジスタ２０１，２０２、減算器２０３．２０４、入力セ
レクタ２０５，２０６，２１２、シフト量セレクタ２０
７，２１３、シック２０８、指数部出力セレクタ２０９
、仮数部出力セレクタ２１０，２１１，２１４とから構
成される装 上記構成において、第１の入力レジスタ２０１には前記
乗算データ８が入力し、第２のレジスタ２０２には前記
出力データ９が入力する。入力レジスタ２０１に格納さ
れた乗算データ８の指数部及び入力レジスタ２０２に格
納された出力データ９の指数部は減算器２０３，２０４
に供給され、減算器２０３は入力レジスタ２０１の指数
部から入力レジスタ２０２の指数部を減算し、減算器２
０４は入力レジスタ２０２の指数部から入力レジスタ２
０１の指数部を減算する。これの減算器２０３．２０４
の各減算出力はシフト量セレクタ２０７に供給される。

また減算器２０３は、前記２つの指数部の大小関係を表
す符号信号として、減算値における最上位ビットを取り
、これを符号信号ＣＳとして出力する。この符号信号Ｃ
８において、入力レジスタ２０１の指数部の値が入力レ
ジスタ２０２の指数部の値より大きいか又は等しいとき
に、はＣ８の値は“Ｏ”となり、反対に入力レジスタ２
０１の指数部の値が入力レジスタ２０２の指数部の値よ
りも小さいときにはＣ３の値は１″となる。この符号信
号は、入力セレクタ２０５．ｊ０６、シフト量セレクタ
２０７等に与えられる。

入力セレクタ２０５，２０６のそれぞれには、入力レジ
スタ２０１，２０２の各仮数部が供給され、上記ＣＳＯ
値に応じていずれかの仮数部を選択する。すなわち、入
力セレクタ２０５は、Ｃ８の値が“０”のときには入力
レジスタ２０１の２ｎ−１ビット仮数部を選択し、Ｃ８
の値が“１”のときには入力レジスタ２０２の２ｎ−１
ビットの仮数部を選択する。一方、入力セレクタ２０６
は、Ｃ８の値が“０”のときには入力レジスタ２０２の
仮数部を選択し、Ｃ３の値が“１”のときには入力レジ
スタ２０１の仮数部を選択する。入力セレクタ２０５の
出力は仮数部出力セレクタ２１０．２１１に与えられ、
入力セレクタ２０６の出力は入力セレクタ２１２に与え
られる。

入力セレクタ２１２は、浮動小数点加算を行う時は、入
力セレクタ２０６の出力を選択し、左正規化シフトを行
う時は、入力レジスタ２０２の仮数部を選択する。シフ
ト量セレクタ２０７は、Ｃ８の値が“Ｏ”のときに減算
器２０３の出力を選択し、Ｃ８の値が１″のときに減算
器２０４の出力を選択する。シフト量セレクタ２１３は
、浮動小数点加算を行う時は、シフト量セレクタ２０７
の出力を選択し、左正規化シフトを行う時は、最大反符
号ビット検出器７の正規化シフト量出力２１５を選択す
る。シフト量セレクタ２１３の出力はシフタ２０８に与
えられる。

シフタ２０８では、入力セレクタ２１２の出力について
、シフト量セレクタ２１３の出力によって指定されるビ
ット数の分だけ、浮動小数点加算の時は右シフトが、左
正規化シフトの時は左シフトが行われる。シフタ２０８
の出力は仮数部出力セレクタ２１０，２１１，２１４に
与えられる。

指数部出力セレクタ２０９には、入力レジスタ２０１．
２０２の指数部出力及び減算器２０３の前記符号信号Ｃ
Ｓが供給される。指数部出力セレクタ２０９は、Ｃ８の
値が“０”の時に入力レジスタ２０１の指数部出力を選
択し、ＣＳの値が“１”のときに入力レジスタ２０２の
指数部出力を選択する。指数部出力セレクタ２０９は前
記指数部出力１０を出力する。

仮数部出力セレクタ２１０，２１１には減算器２０３か
ら符号信号Ｃ８が供給され、この符号信号によって仮数
部出力セレクタ２１０，２１１は次のようなセレクタ動
作を行う。すなわち、仮数部出力セレクタ２１０では、
Ｃ８の値が“０”のときには入力セレクタ２０５の出力
を選択し、Ｃ８の値が“１”のときにはシック２０８の
出力を選択し、前記仮数部出力１１として出力する。ま
た仮数部出力セレクタ２１１では、Ｃ８Ｏ値が“０”の
ときにはシフタ２０８の出力を選択し、Ｃ３の値が“１
”のときには入力セレクタ２０５の出力を選択する。仮
数部出力セレクタ２１４は、浮動小数点加算の時は、仮
数部出力セレクタ２１１の出力を選択し、左正規化シフ
トの時は、シック２０８の出力を選択して仮数部出力１
２として出力する。

以上のようにして、倍精度桁合わせシフタ２では、浮動
小数点加算を行う場合は、入力レジスタ２０１．２０２
に入力される乗算データ８と出力データ９のうち、大き
い値の指数部が指数部出力１０として出力され、小さい
値の指数部を有するデータの仮数部が指数部の差の分だ
け右シフトされることによって仮数部出力１１．１２が
出力される。

また、左正規化シフトを行う場合は、入力レジスタ２０
２の仮数部を最大反符号ビット検出器７の正規化シフト
量出力で与えられる値だけ左シフトを行う。

〔発明の効果〕

以上の説明で明らかなように、本発明によれば、順次に
得られる浮動小数点乗算結果に対し倍精度小数点累算を
行う浮動小数点積和演算器において、上記浮動小数点累
算にける各加算において正規化シフトを行わず、最終的
な累算結果のみに対して正規化を行うことにより、浮動
小数点加算に要する時間を短縮化し、浮動小数点積和演
算全体に要する時間を短くすることができる効果がある
。

また最終的な累算結果の正規化を、桁合わせシックを用
いることにより、多量のハードウェア量を要するシフタ
の数を減らすことができる。

【図面の簡単な説明】

第１図は本発明に係る浮動小数点積和演算器の全体構成
を示すブロック図、 第２図は動作説明のためのフローチャート、第３図は動
作説明のためのフローチャート、第４図は倍精度桁合わ
せシフタの詳細な構成を示す回路図、 第５図は通常の浮動小数点データ表現及び倍精度浮動小
数点データ表現を示す図である。 １・・・・・浮動小数点乗算器 ２・・・・・倍精度桁合わせシフタ ３・・・・・倍精度加算器 ４・・・・・指数部加算器 ５・・・・・１ビット右シフタ ６・・・・・倍精度レジスタ ７・・・・・最大反符号ビ７ト検出器 １４・・・・指数部減算器 １５・・・・選択器

Claims (1)

【特許請求の範囲】
1. （１）乗算データを倍精度で出力する浮動小数点乗算器
   と、前記乗算データと後記倍精度レジスタの出力を入力
   し、両データについて桁合わせシフトを行い、２つの倍
   精度仮数部と１つの指数部を出力する倍精度桁合わせシ
   フタと、前記２つの倍精度仮数部を加算し、倍精度加算
   出力とオーバーフロー出力を出力する倍精度加算器と、
   この倍精度加算器でオーバーフローが生じたとき前記倍
   精度加算出力に対し１ビット右シフトを行う１ビット右
   シフタと、前記倍精度加算器でオーバーフローが生じた
   とき前記倍精度桁合わせシフタから出力される指数部に
   １を加算する指数部加算器と、この指数部加算器の出力
   を指数部とし、前記１ビット右シフタの出力を仮数部と
   した順次加算データを格納すると共に、前記倍精度桁合
   わせシフタにこの順次加算データを与える倍精度レジス
   タとを備えた浮動小数点積和演算器において、前記倍精
   度レジスタの出力の仮数部の最大反符号ビット（符号ビ
   ットの下位ビットの中で符号ビットと異なるビットを有
   する最大桁のビット）の位置を検出し、符号ビットの次
   の桁のビットと最大反符号ビットとの桁の差を出力する
   最大反符号ビット検出器と、この最大反符号ビット検出
   器の出力を用いて、前記倍精度桁合わせシフタをシフト
   する手段と、前記倍精度レジスタの出力の指数部から前
   記最大反符号ビット検出器の出力を減する指数部減算器
   と、前記指数部加算器の出力と、前記指数部減算器の出
   力とを入力とし浮動小数点加算を行う場合は前記指数部
   加算器の出力を選択し、正規化を行う場合は前記指数部
   減算器の出力を選択して前記倍精度レジスタの指数部へ
   出力する選択器とを備え、前記倍精度レジスタに蓄えら
   れた積和演算結果の正規化シフトを前記倍精度桁合わせ
   シフタを利用して実行することを特徴とする浮動小数点
   積和演算器。