JPS59105142A

JPS59105142A - フロ−テイング加算器

Info

Publication number: JPS59105142A
Application number: JP57214668A
Authority: JP
Inventors: Masao Takato; 高藤　政雄; Shigeo Abe; 阿部　重夫; Tadaaki Bando; 忠秋坂東; Hidekazu Matsumoto; 松本　秀和; Hideyuki Hara; 秀幸原
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1982-12-09
Filing date: 1982-12-09
Publication date: 1984-06-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野」本発明は、フローティング演算回路に係ジ、特に倍精度
データの加算結果を単精度のデータ形式で出力するベク
トル演算の高速実行に好適な７０−ティング加算器に関
するものである。

し従来技術〕フローティングデータの内積演算や総オロ演算などを計
算機で行なう場合、入力データが単精度データであって
も精度を確保する必要がめることから内部では乗算演算
および加算演算を倍精厩で行なうが、その最終的な演算
結果を単精度で得ることがしばしば必要となっている。

倍精度データ間で演算を行ないその演算結果を単２留度
データ形式で得る必要があるわけであるが、列えば指数
部が１６のべき乗で表現され、単精度と倍精度の指数部
でのビット数が同一であるデータフォーマット全採用し
ている計算機においては、倍精度データのまま加算を行
ないその結果を単精度テークとして得ることは容易とな
っている。しかしながら、１６のべき乗で指数部が表現
される場合には、仮数部を正規化した場合でも仮数部の
先頭３ビツト内に０が生じる場合があることから、仮数
部を表現するビット数分だけの精度が得られないものと
なっている。このため指数部を２のべき乗で表現し、且
つ倍精度である場合には表現し得る数の範囲を更に拡大
すべく単精度の指数部よ）はビット長が犬とされたフォ
ーマットを採用することが行なわれている。この例とし
ては例えば、ＩＥＥＥＣｏｍｐｕｔｅｒ　ｍａｒｃｈ　
１９８１．　ｐｐｓｉ−６２”Ａ　ｐｒｏ　−ｐｏｓｅ
ｄ　５ｔａｎｄａｒｄ　ｆｏｒ　Ｂｉｎａｒｙ　Ｆｌｏ
ａｔｉｎｇ　−ｐｏｉｎｔ　Ａｒｉｔｈｍｅｔｉｃ”で
開示されている■ＥＥＥ標準フォーマットが挙げられる
。しかしながら、これらのフォーマットによる場合は単
精度と倍精度の指数部でのビット長が異なることから、
内積演算、総和演算などで精度落ちを防ぐために倍精度
６Ｉ算を行なう場合にはその演算結果を単精度演算結果
に変換するに際しては、指数部のフォーマット変換２ノ
フトウエアプログラムによって行なう必要がある。

〔発明の目的〕

よって本発明の目的は、単精度テークと倍精度データの
指数部でのビット数が異なる場合に、倍精度データの加
算結果が結果的に単精度データとして迅速に、しかも精
度良好にして得られるフローティング加算器を供するに
ある。

〔発明の概要〕

この目的のため本発明は、２つの倍精度データのうち指
数の人なるものを基準として加減算を行なうようにした
ものであり、指数が小なる倍精度データの仮数をその基
準指数に対する差分たけ右方向にシフトされたうえ仮数
の加減演算を行ない、この演算結果によっては演算結果
そのものを左右何れかの方向に７ノトさせて正規化する
一方、千のシフト方向と／フト赦に応じて基準指数を補
正し、これら補正済基準指数、正規化仮数演、、￥準結
果および仮数演算結果の符号を単ｆＡｉ度データ形式に
配列することによって結果的に倍精度テーク加算結果を
単精度データの加算結果として１０るようにしだもので
ある。

〔発明の実施例〕

以下、本発明を第１図から第１１図により説明する。

先ず第１図から第４図により本発明に係るプロセッサの
概要について説明する。第１図はその全体構成を示すが
、こ、ｌ−Ｌによるとホスト（ＨＯ８Ｔ）コンピュータ
１はインクフェイス部２を介し演算ユニット３、レジス
タファイル４、メモリ部５およびアドレス演算部６、更
にはマイクロプログラムコントローラ７に接続されてお
り、マイクロプログラム内容が可変とされたマイクロプ
ログラムコントローラ７はホストコンピュータ１による
制御下にそのマイクログログ２ムを実行することによっ
て演算ユニット３やアドレス演算部６などに制御タイミ
ング信号やアドレス信号などを出力するものとなってい
る。このようにしてなるプロセジヤ゛の構成は特に新規
なものではないが、本発明はその構成における演算ユニ
ットの一部を構成する加算器に関するものである。

第２図はその演算ユニットの構成を示したものであり、
図示の如く３２ビット乗算器１０と６４ビツト加算器１
１とから主に構成されるようになっている。このうち乗
算器１０は４段のステージ回路１０−１〜１０−４よシ
なるパイプライン乗算器として構成され、また、加算器
１１は３段のステージ回路１１−１〜１１−３よシなる
パイプライン加算器として構成される。乗算器について
は例えば米国特許第４，０７５，７０４号で例示されて
いるようなパイプライン乗算器とされる。加算器１１に
ついては後に詳述するところであるが、乗算器１０への
乗算データの入力は３２ビット乗算器右入力信号バス１
４および３２ビット乗算器左入力信号バス１５よシ行な
われる。また、その出力である乗算結果のうち上位３２
ビツトは３２ビツトデータバス１６の他、信号線２１　
＋　１８によってそれぞれ３２ビット加算器右入力信号
バス１２、レジスタファイルに送出される一方、その下
位３２ビツトは信号線２２によって加算器１１に右入力
下３２ピットとして入力されるようになっている。一方
、加算器１１への加算データの入力は単精度データの場
合は勿論のこと、倍精度データが２度に分けて入力され
る場合も原則として加算器右入力信号バス１２および３
２ピット加算器左入力信号バス１３を介して行なわれる
。但し、倍精度データの場合に乗算器１ｏよシ右入力下
３２ビットが、加算器１１よシ左入力下３２ビットが与
えられる場合には右入力上３２ビツト、左入力上３２ビ
ツトのみが加算器右入力信号バス１２および加算器在入
力信号バス１３よシ入力されるようになっている。また
、その出力である加算結果のうち上位３２ビツトはデー
タバス１６の他、信号線１７．２０によってそれぞれレ
ジスタファイル、加算器在入力信号バス１３に送出され
る一方、その下位３２ビツトは信号線１９によって左入
力として直接加算器１１に入力されるようになっている
。

次に第３図によりレジスタファイルについて説明すれば
、レジスタファイル４は主にＦＩＦＯ（Ｆｉｒｓｔ　−
■ｎ、　Ｆｉｒｓｔ−Ｑｕｔ）レジスタ３１と２ポート
レジスタ３３とから構成されるようになっている。ＦＩ
ＦＯレジスタ３１へのデータの書込は信号線１７．１８
からの加算器出力、乗算器出力の何れかをセレクタ３０
で選択したうえ１ビット書込信号ＷＥをｕＩＨの状態に
おくことによって、また、Ｆ工ＦＯレジスタ３１からの
データの加算器右入力信号バス１２、加算器在入力信号
バス１３への読出は１ビット読出信号几Ｅをａｔ　１ｎ
の状態におくことによって行なわれるようになっている
ものである。また、２ポートレジスタ３３へのデータの
書込は信号ｉ１１！１７．１８からの加算器出力、乗算
器出力の何れか、またはデータバス１６上のデータがセ
レクタ３２で選択されたうえ５ビット書込アドレス信号
ＷＡによって指定されたアドレスに書込されるようにな
っている。２ポートレジスタ３３からのデータの読出は
また５ビット読出アドレス信号ＲＡＩ、几Ａ２によって
いる。続出アドレス信号ＲＡＩによって読出されたデー
タは加算器在入力信号バス１３および乗算器在入力信号
バス１５に、また、続出アドレス信号几Ａ２によって読
出されたデータは加算器右入力信号バス１２および乗算
器右入力信号バス１４に読み出されるようになっている
ものである。

最後にメモリ部５およびアドレス演算部６について第４
図によシ説明すれば、メモリ部５は２つの同一構成のメ
モリ４１．４５よシなりその周辺回路構成も全く同様と
なっている。即ち、メモリ４１．４５へのデータの書込
はデータバス１６上のデータをメモリデータライトレジ
スタ４２゜４６にセットした状態でメモリアドレスレジ
スタ４３．４７よシ書込アドレス信号を与えることによ
って行なわれるようになっている。メモリアドレスレジ
スタ４３．４７は後述するアドレス演算部６からのアド
レス信号を保持し必要な場合には保持されているアドレ
ス信号をインクリメントしたりデクリメントするように
なっている。また、メモリ４１．４５からのデータの読
出はメモリアドレスレジスタ４’３．４７よシ読出アド
レス信号を与えることによって行なわれる。そのアドレ
ス信号によって指定されン【アドレスよシ読み出された
データはメモリデータリードレジスタ４０゜４４を介し
アドレス演算部６に出力される他、既述の信号バス１２
〜１５や信号線４８．４９を介してデータバス１Ｇ上に
出力可とされるようにしてなる。次にアドレス演算部６
について説明すれば、アドレス演算部６は２ポートレジ
スタ５１およびＡＬ［Ｊ（数値論理演算部〕５３を含む
ものとなっている。このうち２ポートレジスタ５１は４
ビットアドレス信号ＷＫＩ、ＷＫ２に対応して２つの読
出ボートを有するものとなっておシ、また、２ボートレ
ジスタ５１へのデータの書込はＡ、　Ｌ　Ｄ５３出力、
データバス上のデータの何れかをセレクタ５０によって
選択したうえアドレス信号ＷＫＩによって１マシンサイ
クルの後半に行なわれるものとなっている。２ポートレ
ジスタ５１　ノ何しカ１方の読出ボートからの読出デー
タは直接ｋＬ’Ｕ５１に右入力として入力されるが、左
へカはメモリデータリードレジスタ４０．４４がらのメ
モリ読出データの何れか、または２ポートレジスク５１
の他方の読出ポ〜ｌ・からの読出データをセレクタ５２
によって選択し／ン二ものとされる。Ａ　ｉ、　Ｕ５１
はそれら在入カ、右入力のデータにもどづき所定の演算
を行なうが、その演算結果はメモリアドレスレジスタ４
３．４７や２ボ−ルジスタ５１にセット町となっている
ものである。。

なお、演算ユニットやアドレス演算部なトテノ動作はマ
イクロプログラムコントローラに格納すれているマイク
ロプログラムの１語によって規定されるようになってい
る。また、演算ユニットやレジスタファイルなどからの
信号バスへのデータ出力も何れか１つのみしか選択され
ないようになっている。

さて、本発明によるフローナイング加算器金第５図によ
り説明する。第５図は第２図における加算器１１のイＪ
成を具体的に示したものであるが、これによると全体は
指数演算部分秒よび仮数演算部分よシなるものとなって
いる。先ず第５図ケ具体的に説明する前に単循度データ
、倍精度データのナータノオーフッ］・全第６図（ａ）
　、　（ｂ）にょシ説明して：ｌ？＜。第６図（ａ）、
　（ｂ）はそれぞれ単精度データ、倍ｆ＋ｒ度データの
フォーマット゛を示すが、これによると単精度データは
全体として３２ビツトよりなり符号８１指数Ｅ８、仮数
、Ｆｓにはそれぞれ１ビット、８ビット、２３ビットが
劇痛され、しかしてｊ’、４を精度データは以下に示す
データを表わすものとなっている。

単４ｉｆ度テ’　；　（１）”　・２””−Ｂｓ・１．
Ｆ　ｓ但し、ＢＳは指数Ｅｓのバイアス分を、また、Ｓ
はｔｔ　１　ｐｐかＬＬ　０７１の値をとジ′１″であ
る場合にはその単精度データは負のデータであることを
、ＩＩ　ＯＩＦの場合には正のデータであることを示す
ようになっている。

また、倍精度データは全体が６４ビツトよりなシ符号８
１指数ｂ　ｐ−、仮数ＦＤにはそれぞれ１ビツト、１１
ビツト、５２ビツトが割出され単精度データの場合と同
様にその倍精度データは以下に示すデータを表わすもの
となっている。

倍精度データ１（−１）８・２ＥＤ−ＢＤ・１．Ｆ　。

但し、ＢＤは指数ＥＤのバイアス分を示している。

ここでデータの加算とその出力態様を考えれば、４つの
場合が考えられる。その１は２つの単精度データを演算
し演算結果を単精度データ形式で得る場合である。その
２はその単精度データ演算結果を倍精度データ形式で得
る場合である。その３は２つの倍精度データを演算し演
算結果を倍精度データ形式で得る場合であシ、その４は
その倍精度データ演算結果を単精度データ形式で得る場
合でるる。

単精度データ、倍精度データのデータ形式は以上のよう
であるが、以下上記態様の加算が如何にして行なわれる
かを第７図から第１２図をも参照して具体的に説明する
。

第５図によると先ず第１ステージにおいては、２つの入
力データよシ指数、仮数が所定状態で抽出され、抽出さ
れた仮数は保持される一方、抽出された指数については
これらの間で差が求められたうえその結果は保持される
とともに、その結果に応じて犬なる指数が選択されたう
え保持されるようになっている。加算器在人力信号バス
１３および加算器右入力信号バス１２からの入力データ
に含まれる指数は指数部入力制御回路１０１゜１０２に
よって所定の状態で抽出されるわけであるが、第７図は
それら指数部入力制御回路１０１゜１０２の一例での構
成を示したものである、図中におけるＳは人力データが
単精度データである」易合のみ′１″となり、倍精度デ
ータである場合には′０”の信号状態を採るようになっ
ている。第６図（ａ）、　（ｂ）からも判るように指数
は少なくとも１２番目ビット位置以降には現われないこ
とから、０奎目から１１番目のピット位置より指数のみ
を入力データが単精度データか倍精度データでおるかに
拘わらずそのＬＳＢを１１番目ビット位置に位置させる
べく揃えた状態で抽出しようというものである。

図示の如くＳがｔｔ　１ｎである場合には０奎目から３
番−目のピット位置に対応するビット情報は強制的にａ
ｔ　Ｏｘｐとされたうえ新たなるＯ〜３番目ビット位置
のビット情報とされる一方、１〜８番目ピット位置のビ
ット情報は新たに４〜１１番目ビット位置のビット情報
として得られるようになっている。また、ＳがｕＯ”で
ある場合には０着目ピット位置のビット情報は強制的に
ｔｔ　Ｏｐｐとされたうえ新たなる０奎目ビツト位置の
ビット情報とされるが、残シの１〜１１番目ビット位置
のビット情報はそのまま１〜１１番目ピット位置のビッ
ト情報として得られるようになっているものでちる。第
８図（ａ）、　（ｂ）はそれぞれ入力データが単精度デ
ータ、倍精度データである場合での指数部入力制御回路
出力のデータフォーマットを示したものであるが、これ
については明らか、であるので特に説明は要しない。こ
のようにＬＳＢが１１番目ビット位置に揃えられた指数
ｉｉｓ、１２０は次に減算器１０９でその差が求められ
その結果（絶対値）１２４と符号１２２はそれぞれラッ
チレジスタ１１３，１１２にラッチされるとともに、そ
の符号１２２の結果如何によってセレクタ１１０よりは
犬なる指数１２３が選択出力されたうえラッチレジスタ
１′ｉ１にラッチされるようになっている。減算器１０
９からは左入力Ａ≧右入力Ｂである場合には符号１２２
としそ”０″が、また、左入力Ａ〈右入力Ｂである場合
はＩｔ　１ｊｊが出力されるが、この符号１２２の状態
如何によって指数１１８．１２０の何れか犬なるものが
指数１２３としてラッチレジスタ１１１にラッチされる
ものである。これにより基準となる指数が求められたわ
けである。なお、加算器１１の左入力信号線１９上には
加算器１１の出力である倍精度データの下３２ビットデ
ータが、また、右入力信号線２２上には乗算器１０出力
である倍精度データ下３２ビットが存するが、これらに
は指数は含まれないので、それらデータは指数部入力制
御回路１０１．１０２に供されない。

次に第１ステージにおける仮数の処理について説明すれ
ば、加算器１１の左入力信号バス１３および左入力信号
線１９と、加算器１１の右入力信号バス１２および右入
力信号？ＩＭ２２からのデータは仮数部入力制御回路１
１４，１１５に入力されることによってそれらデータか
らは仮数のみがそのＭＳＢが９奎目ビツト位置となるべ
く抽出されるようになっている。抽出された仮数１２５
　。

１２６はそれぞれラッチレジスタ１１６，１１７にラン
チされるが、第９図（ａ）、　（ｂ）はそれぞれ入力デ
ータが単精度データ、倍精度データである場合での仮数
部入力制御回路１１４，１１５より出力されるデータの
フォーマットを、また、第１０Ｑはその仮数部入力制御
回路１１４，１１５の一例での構成を示したものである
。これによると第１０図における信号Ｓ、ＤＵ、ＤＬ、
Ｄはそれぞれ入力データが単精度、倍精度上３２ビツト
、倍精度下３２ビット、倍精度である場合のみ°°１″
となりそれ以外は０＃となるようになっている。

即ち、Ｓが１″である場合にはＯ〜７番目ビット位置の
ビット情報は強制的に′Ｏｎとされたうえ新たなる０〜
７番目ピット位置のそれとして、また、８番目ピッ′ト
位置のビット情報は強電１」的にａｔ　１ｎとされたう
え８奎目ビツト位置のそれとして、更に９〜３１番目ビ
ット位置のビット情報はそのま１９〜３１番目ビット位
置のそれとして、更にまだ３２〜６３番目ピット位置の
ビット情報は強制的に′０″とされたうえ３２〜６３番
目ビット位置のそれとして得られるようになっている。

ここで８奎目ビツト位置のビット情報が１″とされるの
は、仮数Ｆｓを１．Ｆ　ｓＯ形に戻すためである。また
、ＤＵが１″である場合には８奎目ビツト位置までのビ
ット情報はＳが′１″の場合と同様であるが、１２〜３
１番目ビット位置のビット情報は９〜２８番目ビット位
置のそれとして、また２９〜６３番目のビット情報は°
０”としで得られるようになっている。更にＤＬが１″
の場合（ｄＯ〜２８番目のビット情報は０″として、３
２〜６３番目ビット位置のビット情報は２９〜６０番目
ビット位置のそれとして、６１〜６３番目ビット位置と
してのビット情報は０″におかれるようになっている。

更にまたＤがＩＩ　ＩＩＩである場合には第９図（ｂ）
に示す如くにして仮数、；ハ得られるようになっている
。なお、Ｄ［Ｊ、ＤＬがそれぞれＬｌ　Ｉ　ＩＴである
場合には本発明には直接間しないものとなっている。

引き続いて第２ステージでの処理について説明すれば、
指数については加算出力態様に応じたバイアス補正が行
なわれるようになっている。図示の如くラッチレジスタ
１１１からの指数１４３はセレクタ１３３からの３種類
の補正値（「０」、［（ＢＤ−Ｂｓ）Ｊおよび「（Ｂｓ
　　　ＢＤ月）の何れか１つと加算器１３１で加算され
加ふＴ結果１４７はラッチレジスタ１３２にラッチされ
るようになっているものである。この場合単精度データ
の演算結果を単精度データ形式で得る場合、または倍精
度データの演算結果を倍精度データ形式で得る場合は当
然補正値として１−０」が選択されるが、単精度データ
演算結果を＠精度データ形式で得る場合には！−−（Ｂ
ｓ　　ＢＤ）Ｊが、倍精度データ演算結果を単精度デー
タ形式で得る場合にはｆ−−（ＢＤ　−ＢＳ　）Ｊがそ
れぞれ補正値として選択されるようになっている。

一方、第２ステージにおける仮数の処理は、小なる指数
に係る仮数は指数の差に応じて右方向に／フトーａれた
後他の仮数と所定に加減算されるようになっている。図
示の即くラッチレジスタ１１６゜１１７からの仮数１５
８’、１５７はラッチレジスタ１１２からの符号結果１
４４によってセレクタ１３４で指数が小なるものに係る
方が選択されるようになっており、更に選択された仮数
１６５はシフタ１３５でラッチレジスタ１１３からの指
数差１４５によって右方向にジノ）ｉｉｌＪ（ｉｌｌさ
れるようになっている。例えば指数の差がパ２”である
場合には２ビット分右方向にシフトされるものである。

これにより加算に必要とされる桁合せが行なわれるもの
である。次にシフタ１３５より出力されるシフト済の仮
ａｉｓ４．ｔｓｓは他の仮数とＡＬＵＩ　３９で演算さ
れるが、セレクタ１３７゜１３８は演算入力を選択する
ために設けられたものである。ラッチレジスタ１１６か
らの仮数１５３に係る指数が大である場合にはその仮数
１５３はセレクタ１３７を介しＡＬＩＪ左入カＡ１６０
として、また、ラッチレジスタ１１７がらのゴ旨数１５
７はセレクタ１３４、シフタ１３５、セレクタ１３８を
介しＡＬＬＩ石人力Ｂ１６１としてＡＬＩＪ１３９で演
算されるものである。これとは逆にラッチレジスタ１１
７からの仮数１５６に係る指数が大である場合にはその
仮数１５６はセレクタ１３８を介しＡ　Ｌ　Ｕ右人力Ｂ
１６１として、また、ラッチレジスタ１１６からの指数
１５８はセレクタ１３４、シフタ１３５、セレクタ１３
７全介しＡ　ＩＩＵ左入力Ａ１６０としてＡＬＵ１３９
で演算されるものである。この場合ＡＬＵ１３９で如何
なる演算が行なわれるかはＡＬ［Ｊモード判定回路１３
６からのモード制御信号１５０によっている。外部（マ
イクロプログラムコントローラ）からの演算種類制御信
号１５２と入カデータ符号借号（Ｓ）１４ｓ。

１４９とにもとづきＡＬ［Ｊ１３９での演算が制御され
るものである。演算種類制御信号１５２が加算を指示し
ている場合にはＡＬＵ１３９でＡＬＵ右入力１６１とＡ
　Ｌ　’Ｕ左大入力１６０の間で加減算が行なわれるが
′、その演算結果は２の補数形式で得られるようになっ
ている。この演算結果は絶対値表現回路１７１を介しラ
ッチレジスタ１４２にラッチされるが、絶対値表現回路
１７１においてはＡＬＵ１３９からの演算結果の符号を
判定し符号が正である場合にはそのま１とし、負である
場合は下５６ビツトのデータに対して２の補数をとるよ
うになっている。これによりラッチレジスタ１４２には
符号ピッ１−（Ｓ）と絶対値化された演算結果がラッチ
さｌしるものである。絶対値表現回路１７１より得られ
る絶対値化結果１６２はまたＬＥＡＤＯカウント回路１
４０に与えられ、その演算結果が例えば０．００１１・
・・といった形であればｕ３”をカウントあるいは検出
するようになっている。第１１図はその場合での演算結
果のフォーマットを単精度データに例を採って示したも
のであるが、８番目ビット位置と９番目ビット位置との
間に小数点が任するから、その演算結果を３ビツト左方
向にシフトせしめれば、１．１・・・といった形にし得
ることが判る。即ち、ＬＥＡＤＯカウント回路１４０は
第８番目ビット位置のビット情報が０”である場合にそ
のビット位置から右方向にｔｔ　Ｏｎが何個連続するか
をカウントあるいは検出するようになっているものであ
る。そのカウントあるいは検出のホ百果はラッチレジス
タ１４１にラッチさｎるが、これは後述するように７７
　）　：ｒｉｌＪ御に供さ２するようになっている。

さて、最後に第３ステージでの処理について説明すれば
、このステージでは絶対値化された仮数の演算結果をシ
フト処理によって１．・・・といった形に戻す正規化処
理が行なわれ、また、このシフト処理に応じ指数が補正
されるようになっており、補正筒の指数、仮数演算結果
の符号および正規化された仮数演算結果は所定に配列さ
れることによって加算結果が目的とするデータ形式で得
られるようになっている。

即ち、絶対瞳化された仮数の演算結果はラッチレジスタ
１４２にその符号ビット（Ｓ）とともにラッチされてい
るが、これより演算頑果の符号は一義的に定まるから、
符号ビット情報は加算結果符号１８１として出力データ
制御回路１７５にそのまま与えられることになる。問題
は絶対値化された仮数演算結果の正規化処理でりる。こ
こで仮数演算結果は一般に３つに大別されるものとなっ
ている。その１は１１．・・・や１０．・・・といった
形の場合である。この場合には仮数演算結果を１ビツト
右方向にシフトさせて正規化処理を行なうと同時に、ラ
ッチレジスタ１３２にラッチされている指数に１を加え
る補正処理が要されるというものである。７番目ビット
位置のビット情報がｔｔ　１ｍである場合には上記のよ
うな処理が行なわれるわけであるが、このような処理は
入力データの符号および指数がともに同一である場合に
行なわれることになる。その２は１．・・・といった形
の場合である。

このような場合には正規化処理のだめのシフト処理は不
要であシ、また、ラッチレジスタ１３２にラッチされて
いる指数も同等補正されることを要しないものである。

その３は０．・・・といった形の場合である。この場合
には１．・・・といった形にすべく左方向にソフト処理
を行ない、そのシフト数分だけラッチレジスタ１３２に
ラッチされている指数は減じられる必要があるというも
のである。ラッチレジスタ１４２からの仮数演算結果は
丸め処理回路１７２で丸め処理され、丸め処理後の仮数
演算結果１８２はシフタ１７３，１７４の何れかでシフ
ト処理されるわけであるが、このうちシフタ１７３はラ
ッチレジスタ１４２における７番目ピット位置のピット
情報１７８が“０”である場合にラッチレジスタ１４１
にラッチされている数値１７７分だけ仮数演算結果１８
２を左方向にシフトするものとなつ′Ｃいる。一方、シ
フタ１７４はその７番目ビット位置のビット情報１７８
が′″１”である場合に仮数演算結果１８２を右方向に
１ピツトシフトするようになっている。これによシ正規
化仮数演算結果１８５が得らｎるものである。

この正規化処理の際には指数の補正も行なわれるが、加
ｎ器１７０はそのだめのものであシ、ランチレジスタ１
３２からの指数１８９は加算器１７０で１加えられるか
、またはラッチレジスタ１４１からの数値１７７分だけ
減じられるようになっている。したがって、加算器１７
０からは補正筒指数１７６が得られるものである。

さて、出力データ制御回路１７５では以上のようにして
得られた３種の結果は所定に配列されたうえ加算器出力
として出力されることになるが、第１２図は出力データ
制御回路１７５の一例での構成を示したものである。こ
れによると出力許容制御信号（ＯＥ）２４１が（１１Ｉ
Ｉにある場合のみ出力可能となっており、また、制御信
号（Ｓ）２４２、（ＤＴＳ）２４３はそれぞれ単精度デ
ータ演算結果を単精度データとして、倍精度データ演算
結果を単精度データとして得る場合の春ｔ′１”となる
ようになっている。これと同様にして制御信号（Ｄ　）
　２４４、（ＳＴＤ　）　２４５ｉｄそレソレ倍精度デ
ータ演算結果を倍精度データとして、単４１〜度データ
演算結果を倍精度データとして得る場合のみ′１″とな
るようになっている。したがって、演算結果を単精度デ
ータとして得る場合には、出力信号線１７．１９上にお
ける０番目ビット位置のビット情報は加算結果符号１８
１そのものとされる。また４、１〜８番目番目ビット流
のそれは補正済Ｊｇ数１７６の４〜１１番目ピント位置
のビット情報とされ、更に９〜６３査■ビット位置のそ
れは正規化仮数演算結果１８５の９〜６３番目ビット位
置のビット渭報とσれる。また、演算結果を倍精度デー
タとして得る場合は、出力信号線１７．１９上における
０番目ビット位惹○ビット情報は加算結果符号１８１そ
のものとされることは前の場合に同様である。１〜１１
番目ビット位置のそれは補正済指数１７６の１〜１１爵
目ビツト立置のビット情報とされ、１２〜６３−＄目ビ
ット位置のそれは正規化仮数演算結果１８５の９〜６０
番目ビット位置のビット１−ｎ報となるように配列制御
されたうえ出力されるようになっているものである。な
お、図中における制御信号（ＤＬ）２４６は演算結果を
倍精度データとして得る場合にその下３２ビットを出力
１ｄ号）腺１７上に出力させるときに°′１″となるよ
うになっている。

〔発明の効果〕

以上説明し／ζように本発明による場合は、単精度デー
タと倍精度データの指数部でのビット数が異なる場合Ｖ
こ、倍精度データの加算結果が単精度デ〜りとして、１
だ、単精度データの加算結果が倍精度データとして得ら
れるかし、内債演算（Ｓ＝Ｓ＋ΣＸ＋≠Ｙ＋）やは和演
算（Ｓ二Ｓ＋ΣＸ＋）において演算途中で確度落ちを生
じさせることなく演算を実行し得るという効果がめる。

【図面の簡単な説明】

第１図は、本発明に係るプロセッサの全体構成を示す図
、第２図、第３図、第４図は、その構成における演算ユ
ニッｌ−、レジスタファイル、メモリ部・アドレス演算
部の構成をそれぞれ示す図、第５図は、本発明によるフ
ローティング加算器の構成をパイプライン構成として示
す図、第６図（ａ）。（ｂ）は、それぞれ単精度データ、倍精度データのフォ
ーマットを示す図、第７図は、第５図における指数部入
力制御回路の一例での１１Ｖ４成を示す図、第８図＜ａ
）、　（ｂ）は、それぞれ入力データか単精度データ、
倍精度データでりる場合での指数部入力制御回路出力の
フォーマツ）１示す図、第９図（ａ）、　（ｂ）は、そ
れぞれ入力データが単精度データ、倍精度データである
場合での第５図における仮数部人力制御回路出力のフォ
ーマットを示ず図、第１０図は、その仮数部人力［Ｕｌ
」御回路の一例での１１４成ケ示す図、第１１図は、第
５図におけるＬＥＡＤＯカウント回路の動作を説明する
だめの絶対値化された演算結果の例を示す図、第１２図
は、第５図における出力データ？ｔｉｌＪ御回路の一例
での構成ケ示す図である。１０１．１０２・・・指数部入力制御回路、１０９・・
・減算器、１１０，１３３，１３４，１３７，１３８・
・・セレクタ、１１１〜１ｉ３，１１６，１１７゜１３
２．１４．１，１４２・・・ラッチレジスタ、１１４゜
１１５・・・仮数部入力制御回路、１３１，１７０・・
・加算器、１３５，１７３，１７４・・・シフタ、１３
６・・・ＡＬＩＪモード判屋回路、１３９・・・ＡＬＵ
、１４０・・・ＬＥＡＤＯカウント回路、１７１・・・
絶対値表現回路、１７５・・・出力データ開側１回路。代理人　弁理士　秋本正実沼Ｇし］）（０−／／）／／Ｅｌ（／２ｏ）

Claims

【特許請求の範囲】 ■、指数部のビット長が異なる単精度データ、倍精度デ
ータにもとづき２つの同一精度データとの間で加算を行
ない単精度データ加算結果を倍精度データ形式としても
、倍精度データ加算結果を単精度データとしても得るこ
とを町とするフローティング加算器にして、２つの同一
精度データ各々より所定状態にて抽出された指数の差を
求めたうえ該結果にもとづき大なる指数を選択する指数
選択回路と、上記同一精度データ各々より所定状態に仮
数を選択する仮数選択回路と、指数の走の結果にもとづ
き小なる指数に係る仮数を該差に応じてシフトし／ヒう
え大なる指数に係る仮数との間で加減算を行なう演算回
路と、加減算結果に応じて選択に係る指数を補正すると
ともに、加減算結果に応じて該結果を正規化したうえ加
減算結果の符号、補正済指数および正規化仮数演算結果
を出力データ形式に応じたフォーマットで出力する出力
制御回路とからなる構成を特徴とするフローティング加
算器。２、指数選択回路および仮数選択回路が第１ステージと
して、演算回路が第２ステージとして、出力制御回路が
第３ステージとして分割され、第１゜第２ステージの最
終段には選択された指数および仮数、指数の差結果、加
減算結果を一時的に保持するレジスタが設けられパイプ
ライン動作町とされる特許請求の範囲第１項記載の７０
−ティング加算器。３、指数選択回路と出力制御回路との間に、選択された
指数を入力データの精度別、出力デニタの精度別の組脅
せに応じて補正する回路が介在される特許請求の範囲第
１項記載の７０−ティング加算器。