JPH05241792A - 浮動小数点加減算方式および装置 - Google Patents
浮動小数点加減算方式および装置Info
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- JPH05241792A JPH05241792A JP4041634A JP4163492A JPH05241792A JP H05241792 A JPH05241792 A JP H05241792A JP 4041634 A JP4041634 A JP 4041634A JP 4163492 A JP4163492 A JP 4163492A JP H05241792 A JPH05241792 A JP H05241792A
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Abstract
(57)【要約】
【目的】 従来方式よりもバレルシフト処理が１回少な
い高速な浮動小数点加減算方式および装置を提供する。
固定小数点加減算装置として用いるときは、従来の２倍
のスループットを得ることができる浮動小数点加減算装
置を提供する。 【構成】 入力オペランドの大小比較と指数減算の後
に、両オペランドの指数の差の値、および演算が真の加
算か減算かに応じて、シフト量が１以下の桁合わせ右シ
フト、仮数加減算、正規化のための左バレルシフト、と
いう処理フローＡと、仮数の桁合わせ右バレルシフト、
仮数加減算、正規化のためのシフト量が１以下のシフ
ト、という処理フローＢとを選択的に実行する。また固
定小数点加減算装置として用いるときは、上記Ａ，Ｂの
フローをそれぞれ処理するための２個の仮数加減算器を
並列動作させることで、従来の２倍のスループットを得
る。
い高速な浮動小数点加減算方式および装置を提供する。
固定小数点加減算装置として用いるときは、従来の２倍
のスループットを得ることができる浮動小数点加減算装
置を提供する。 【構成】 入力オペランドの大小比較と指数減算の後
に、両オペランドの指数の差の値、および演算が真の加
算か減算かに応じて、シフト量が１以下の桁合わせ右シ
フト、仮数加減算、正規化のための左バレルシフト、と
いう処理フローＡと、仮数の桁合わせ右バレルシフト、
仮数加減算、正規化のためのシフト量が１以下のシフ
ト、という処理フローＢとを選択的に実行する。また固
定小数点加減算装置として用いるときは、上記Ａ，Ｂの
フローをそれぞれ処理するための２個の仮数加減算器を
並列動作させることで、従来の２倍のスループットを得
る。
Description
【０００１】
【産業上の利用分野】本発明は、従来よりバレルシフト
の回数が１回少ない浮動小数点加減算方式と装置、およ
び従来の２倍のスループットを実現する固定小数点加減
算装置とに関する。
の回数が１回少ない浮動小数点加減算方式と装置、およ
び従来の２倍のスループットを実現する固定小数点加減
算装置とに関する。
【０００２】
【従来の技術】従来の浮動小数点加減算実行方式は大ま
かに次の４ステップで構成される。大小比較と指数減
算、桁合わせ右シフト、仮数加減算、演算結果の
正規化。以下ではこの従来方式と従来の浮動小数点加減
算装置とを図面を用いて説明する。
かに次の４ステップで構成される。大小比較と指数減
算、桁合わせ右シフト、仮数加減算、演算結果の
正規化。以下ではこの従来方式と従来の浮動小数点加減
算装置とを図面を用いて説明する。
【０００３】図５は従来の浮動小数点加減算装置の基本
構成を示す図である。まず、比較選択回路５０１によっ
て入力オペランド５５１，５５２の大小が判断され、小
さい方の入力オペランドの仮数部５５４が右バレルシフ
タ５０３に送出される。ここで桁合わせのための右シフ
トが行われる。そのシフト量は指数減算器５０２によっ
て計算された両オペランドの指数の差である。桁合わせ
の後大きい方の入力オペランドの仮数部５５３と右バレ
ルシフタ５０３の出力との加減算が、加減算器５０４に
よって行われる。この加減算結果を正規化用バレルシフ
タ５０５で正規化する。すなわち仮数が１．ｘｘｘとい
う形になるようにする。そのためにプライオリティエン
コーダ５０６が加減算器５０４の出力に対して、最上位
の“１”が第何桁目にあるかをエンコードする。正規化
用バレルシフタ５０５はプライオリティエンコーダ５０
６の出力値をシフト量としてシフトを行う。仮数の正規
化にともなって指数の更新が指数更新器５０７によって
実行される。すなわち、比較選択回路５０１の出力の１
つである大きい方の入力オペランドの指数部５５５に対
して正規化シフト量を加減することで指数の更新が行わ
れる。
構成を示す図である。まず、比較選択回路５０１によっ
て入力オペランド５５１，５５２の大小が判断され、小
さい方の入力オペランドの仮数部５５４が右バレルシフ
タ５０３に送出される。ここで桁合わせのための右シフ
トが行われる。そのシフト量は指数減算器５０２によっ
て計算された両オペランドの指数の差である。桁合わせ
の後大きい方の入力オペランドの仮数部５５３と右バレ
ルシフタ５０３の出力との加減算が、加減算器５０４に
よって行われる。この加減算結果を正規化用バレルシフ
タ５０５で正規化する。すなわち仮数が１．ｘｘｘとい
う形になるようにする。そのためにプライオリティエン
コーダ５０６が加減算器５０４の出力に対して、最上位
の“１”が第何桁目にあるかをエンコードする。正規化
用バレルシフタ５０５はプライオリティエンコーダ５０
６の出力値をシフト量としてシフトを行う。仮数の正規
化にともなって指数の更新が指数更新器５０７によって
実行される。すなわち、比較選択回路５０１の出力の１
つである大きい方の入力オペランドの指数部５５５に対
して正規化シフト量を加減することで指数の更新が行わ
れる。
【０００４】このような従来の浮動小数点加減算装置は
固定小数点加減算処理にも流用できる。そのためには加
減算器５０４で固定小数点加減算を実行し、その他のブ
ロックではデータが何も処理されずにそのまま通過する
ように制御すれば良い。なお、このような浮動小数点加
減算方式および装置については「コンピュータの高速演
算方式」（近代科学社、ワン著）に詳しい。
固定小数点加減算処理にも流用できる。そのためには加
減算器５０４で固定小数点加減算を実行し、その他のブ
ロックではデータが何も処理されずにそのまま通過する
ように制御すれば良い。なお、このような浮動小数点加
減算方式および装置については「コンピュータの高速演
算方式」（近代科学社、ワン著）に詳しい。
【０００５】
【発明が解決しようとする課題】従来の浮動小数点加減
算方式および装置では、大小比較と指数減算、桁合
わせ右バレルシフト、仮数加減算、正規化バレルシ
フトという４つの処理が直列処理となる上、バレルシフ
トを２回行うため遅延時間が長いという欠点があった。
また従来の浮動小数点加減算装置は加減算器を１個しか
備えていないので、固定小数点加減算の実行速度が遅い
という欠点があった。
算方式および装置では、大小比較と指数減算、桁合
わせ右バレルシフト、仮数加減算、正規化バレルシ
フトという４つの処理が直列処理となる上、バレルシフ
トを２回行うため遅延時間が長いという欠点があった。
また従来の浮動小数点加減算装置は加減算器を１個しか
備えていないので、固定小数点加減算の実行速度が遅い
という欠点があった。
【０００６】本発明の目的は、このような問題点を解決
した浮動小数点加減算方式および装置を提供することに
ある。
した浮動小数点加減算方式および装置を提供することに
ある。
【０００７】
【課題を解決するための手段】本発明の浮動小数点加減
算方式は、所定形式の浮動小数点データである２つの入
力オペランドに対して、前記２つの入力オペランドの大
小比較と前記２つの入力オペランドの指数の差を計算
し、前記指数の差が１以下で、かつ真の減算処理の場
合、小さい方の入力オペランドの仮数部に対してシフト
量が０または１の桁合わせ右シフトを行い、次に仮数減
算処理を行い、最後に前記仮数減算処理結果に対して正
規化バレルシフトを行い、前記指数の差が２以上か、ま
たは真の加算処理の場合、桁合わせ右バレルシフトを行
い、次に仮数加減算処理を行い、最後にシフト量が１以
下の正規化シフトを行う、ことを特徴とする。
算方式は、所定形式の浮動小数点データである２つの入
力オペランドに対して、前記２つの入力オペランドの大
小比較と前記２つの入力オペランドの指数の差を計算
し、前記指数の差が１以下で、かつ真の減算処理の場
合、小さい方の入力オペランドの仮数部に対してシフト
量が０または１の桁合わせ右シフトを行い、次に仮数減
算処理を行い、最後に前記仮数減算処理結果に対して正
規化バレルシフトを行い、前記指数の差が２以上か、ま
たは真の加算処理の場合、桁合わせ右バレルシフトを行
い、次に仮数加減算処理を行い、最後にシフト量が１以
下の正規化シフトを行う、ことを特徴とする。
【０００８】また、本発明の浮動小数点加減算装置は、
所定形式の浮動小数点データである２つの入力オペラン
ドに対して、前記２つの入力オペランドの大小を比較す
る比較選択回路と、前記２つの入力オペランドの指数の
差を計算する指数減算器と、前記指数減算器の出力値を
シフト量として前記比較選択回路の出力の１つである小
さい方の入力オペランドの仮数部を右シフトする右バレ
ルシフタと、前記右バレルシフタの出力と、前記比較選
択回路の出力の１つである大きい方の入力オペランドの
仮数部とを入力する第１の加減算器と、前記第１の加減
算器の出力を入力とする第１の右シフタと、前記小さい
方の入力オペランドの仮数部を１ビット右シフトする第
２の右シフタと、前記第２の右シフタの出力と前記大き
い方の入力オペランドの仮数部とを入力とする第２の加
減算器と、前記第２の加減算器の出力を入力とするプラ
イオリティエンコーダと、前記プライオリティエンコー
ダの出力値をシフト量として前記第２の加減算器の出力
をシフトする正規化用バレルシフタと、前記第１の右シ
フタと前記正規化用バレルシフタとを入力する第１の選
択回路と、前記比較選択回路の出力の１つである大きい
方の入力オペランドの指数部を仮数の正規化に合わせて
更新する指数更新器とから構成されることを特徴とす
る。
所定形式の浮動小数点データである２つの入力オペラン
ドに対して、前記２つの入力オペランドの大小を比較す
る比較選択回路と、前記２つの入力オペランドの指数の
差を計算する指数減算器と、前記指数減算器の出力値を
シフト量として前記比較選択回路の出力の１つである小
さい方の入力オペランドの仮数部を右シフトする右バレ
ルシフタと、前記右バレルシフタの出力と、前記比較選
択回路の出力の１つである大きい方の入力オペランドの
仮数部とを入力する第１の加減算器と、前記第１の加減
算器の出力を入力とする第１の右シフタと、前記小さい
方の入力オペランドの仮数部を１ビット右シフトする第
２の右シフタと、前記第２の右シフタの出力と前記大き
い方の入力オペランドの仮数部とを入力とする第２の加
減算器と、前記第２の加減算器の出力を入力とするプラ
イオリティエンコーダと、前記プライオリティエンコー
ダの出力値をシフト量として前記第２の加減算器の出力
をシフトする正規化用バレルシフタと、前記第１の右シ
フタと前記正規化用バレルシフタとを入力する第１の選
択回路と、前記比較選択回路の出力の１つである大きい
方の入力オペランドの指数部を仮数の正規化に合わせて
更新する指数更新器とから構成されることを特徴とす
る。
【０００９】また、本発明の浮動小数点加減算装置は、
第２の発明の浮動小数点加減算装置において、所定形式
の第１の固定小数点データと、前記小さい方の入力オペ
ランドの仮数部とを入力しどちらかを選択的に前記第２
の右シフタに出力する第２の選択回路と、所定形式の第
２の固定小数点データと、前記大きい方の入力オペラン
ドの仮数部とを入力し、どちらかを選択的に前記第２の
加減算器に出力する第３の選択回路とを具備することを
特徴とする。
第２の発明の浮動小数点加減算装置において、所定形式
の第１の固定小数点データと、前記小さい方の入力オペ
ランドの仮数部とを入力しどちらかを選択的に前記第２
の右シフタに出力する第２の選択回路と、所定形式の第
２の固定小数点データと、前記大きい方の入力オペラン
ドの仮数部とを入力し、どちらかを選択的に前記第２の
加減算器に出力する第３の選択回路とを具備することを
特徴とする。
【００１０】
【作用】本発明の浮動小数点加減算方式および装置は、
入力オペランドの大小比較と指数減算の後に、両オペラ
ンドの指数の差が１以下でかつ真の減算処理を実行する
ときには、１ビット以下の桁合わせ右シフトと、仮数加
減算と、正規化のための左バレルシフト処理を順次行い
（処理フローＡ）、それ以外の場合、つまり両オペラン
ドの指数の差が２以上かまたは真の加算処理を実行する
場合には、仮数の桁合わせ右バレルシフトと、仮数加減
算と、正規化のための１ビット以下のシフト処理を順次
実行する（処理フローＢ）。どちらの処理を実行するに
せよ、従来よりもバレルシフト処理が１回少ないので、
遅延時間を短縮することができる。また本発明の浮動小
数点加減算装置を固定小数点加減算装置として用いると
きは、上記Ａ，Ｂのフローをそれぞれ処理するための２
個の仮数加減算器を並列動作させることで、従来の２倍
のスループットを得ることができる。
入力オペランドの大小比較と指数減算の後に、両オペラ
ンドの指数の差が１以下でかつ真の減算処理を実行する
ときには、１ビット以下の桁合わせ右シフトと、仮数加
減算と、正規化のための左バレルシフト処理を順次行い
（処理フローＡ）、それ以外の場合、つまり両オペラン
ドの指数の差が２以上かまたは真の加算処理を実行する
場合には、仮数の桁合わせ右バレルシフトと、仮数加減
算と、正規化のための１ビット以下のシフト処理を順次
実行する（処理フローＢ）。どちらの処理を実行するに
せよ、従来よりもバレルシフト処理が１回少ないので、
遅延時間を短縮することができる。また本発明の浮動小
数点加減算装置を固定小数点加減算装置として用いると
きは、上記Ａ，Ｂのフローをそれぞれ処理するための２
個の仮数加減算器を並列動作させることで、従来の２倍
のスループットを得ることができる。
【００１１】
【実施例】次に図面を参照しながら本発明の浮動小数点
加減算方式および装置について説明する。
加減算方式および装置について説明する。
【００１２】図１は、本発明の浮動小数点加減算方式の
処理フローを示す図である。まず従来の浮動小数点加減
算方式および装置における正規化処理について考える。
次に示す２つの場合においてのみ、正規化のために仮数
部の２ビット以上のシフトが必要となる可能性がある。
それ以外の場合は正規化のためのシフト量はたかだか１
ビットである。
処理フローを示す図である。まず従来の浮動小数点加減
算方式および装置における正規化処理について考える。
次に示す２つの場合においてのみ、正規化のために仮数
部の２ビット以上のシフトが必要となる可能性がある。
それ以外の場合は正規化のためのシフト量はたかだか１
ビットである。
【００１３】（１）処理内容が“真の減算”（注１参
照）であって、かつ両オペランドの指数が同じとき、仮
数部の減算結果を正規化する際に、仮数部の２ビット以
上の左シフトが必要となる可能性がある。このような計
算の一例を図３に示す。
照）であって、かつ両オペランドの指数が同じとき、仮
数部の減算結果を正規化する際に、仮数部の２ビット以
上の左シフトが必要となる可能性がある。このような計
算の一例を図３に示す。
【００１４】（注１）真の加算／減算…演算の命令の種
類が“加算せよ”であっても、入力オペランドの符号Ｘ
ｓ，Ｙｓとの関係で実際は減算をしなければならないこ
とがある。例えば（便宜上１０進法で書くと）（＋５）
と（−６）の“加算”は（＋５）＋（−６）＝５−６で
あって実は減算である。また例えば（＋５）と（−６）
の“減算”は（＋５）−（−６）＝５＋６であって実は
加算である。この２例のうち前者を“真の減算”、後者
を“真の加算”と呼び単純な命令の種類、“加算せ
よ”，“減算せよ”とは区別して用いる。
類が“加算せよ”であっても、入力オペランドの符号Ｘ
ｓ，Ｙｓとの関係で実際は減算をしなければならないこ
とがある。例えば（便宜上１０進法で書くと）（＋５）
と（−６）の“加算”は（＋５）＋（−６）＝５−６で
あって実は減算である。また例えば（＋５）と（−６）
の“減算”は（＋５）−（−６）＝５＋６であって実は
加算である。この２例のうち前者を“真の減算”、後者
を“真の加算”と呼び単純な命令の種類、“加算せ
よ”，“減算せよ”とは区別して用いる。
【００１５】（２）処理内容が“真の減算”であってか
つ、両オペランドの指数の差が１であるとき、その仮数
部の減算結果を正規化しようとする場合に、２ビット以
上の左シフトが必要となる可能性がある。このような計
算の一例を図４に示す。
つ、両オペランドの指数の差が１であるとき、その仮数
部の減算結果を正規化しようとする場合に、２ビット以
上の左シフトが必要となる可能性がある。このような計
算の一例を図４に示す。
【００１６】上記（１）（２）の場合以外には、仮数部
正規化のためのシフト量は１以下でよい。何故ならば、
真の加算処理の場合は、仮数の加算結果は２0 桁から
の桁上げによって２1 の桁に１が立つか（１ｘ．ｘｘｘ
…という数になるか）、あるいは桁上げが生じないか
（１．ｘｘｘｘ…という数になるか）のいずれかであっ
て、正規化のためには２1 の桁に桁上げが生じた場合に
１ビットの右シフトが必要となるだけである。また真
の減算処理でかつ両オペランドの指数の差が２以上の場
合は、仮数の減算は（１．ｘｘｘ…）−（０．０…０１
ｘｘｘ…）という計算であって、この答えは１．ｘｘｘ
…という数かまたは０．１ｘｘｘ…という数になるかの
いずれかであることは明らかである。したがって正規化
のためには、１ビット以下の左シフトが必要なだけであ
る。
正規化のためのシフト量は１以下でよい。何故ならば、
真の加算処理の場合は、仮数の加算結果は２0 桁から
の桁上げによって２1 の桁に１が立つか（１ｘ．ｘｘｘ
…という数になるか）、あるいは桁上げが生じないか
（１．ｘｘｘｘ…という数になるか）のいずれかであっ
て、正規化のためには２1 の桁に桁上げが生じた場合に
１ビットの右シフトが必要となるだけである。また真
の減算処理でかつ両オペランドの指数の差が２以上の場
合は、仮数の減算は（１．ｘｘｘ…）−（０．０…０１
ｘｘｘ…）という計算であって、この答えは１．ｘｘｘ
…という数かまたは０．１ｘｘｘ…という数になるかの
いずれかであることは明らかである。したがって正規化
のためには、１ビット以下の左シフトが必要なだけであ
る。
【００１７】以上の説明から、浮動小数点加減算は２つ
のタイプの処理フローに分けることが可能である。 処理フローＡ…正規化のために仮数の２ビット以上の
左バレルシフトが行われる可能性がある。これは真の減
算で、かつ両オペランドの指数の差が０または１である
ときである。仮数の減算前に行う桁合わせはたかだか１
ビットのシフトである。 処理フローＢ…正規化のための仮数のシフトは右また
は左方向の１ビット以下のシフトである。これは真の加
算か、または真の減算で両オペランドの指数の差が２以
上の場合である。
のタイプの処理フローに分けることが可能である。 処理フローＡ…正規化のために仮数の２ビット以上の
左バレルシフトが行われる可能性がある。これは真の減
算で、かつ両オペランドの指数の差が０または１である
ときである。仮数の減算前に行う桁合わせはたかだか１
ビットのシフトである。 処理フローＢ…正規化のための仮数のシフトは右また
は左方向の１ビット以下のシフトである。これは真の加
算か、または真の減算で両オペランドの指数の差が２以
上の場合である。
【００１８】そこで本発明の浮動小数点加減算方式で
は、図１に示すように、まず大小比較と指数の減算を行
った後、指数の差が１以下でかつ真の減算処理の場合
は、シフト量が１以下の桁合わせ右シフトを行い、次に
仮数減算を行い、最後に正規化バレルシフトを行う（処
理フローＡに対応）。また指数の差が２以上か、または
真の加算処理の場合には、桁合わせ右バレルシフトを行
った後仮数加減算処理を行い、次にシフト量が１以下の
正規化シフトを行う（処理フローＢに対応）。
は、図１に示すように、まず大小比較と指数の減算を行
った後、指数の差が１以下でかつ真の減算処理の場合
は、シフト量が１以下の桁合わせ右シフトを行い、次に
仮数減算を行い、最後に正規化バレルシフトを行う（処
理フローＡに対応）。また指数の差が２以上か、または
真の加算処理の場合には、桁合わせ右バレルシフトを行
った後仮数加減算処理を行い、次にシフト量が１以下の
正規化シフトを行う（処理フローＢに対応）。
【００１９】処理フローＡにおける桁合わせ右シフト
と、処理フローＢにおける正規化シフトは共に、シフト
量が１以下なので処理時間は少ない。したがって処理フ
ローＡ，Ｂの処理時間は共に、仮数加減算と１回のバレ
ルシフト処理に要する時間で大体決まる。したがって従
来の浮動小数点加減算方式のように、仮数加減算と２回
のバレルシフトを行わなくてもすむので、高速な処理が
実現できる。
と、処理フローＢにおける正規化シフトは共に、シフト
量が１以下なので処理時間は少ない。したがって処理フ
ローＡ，Ｂの処理時間は共に、仮数加減算と１回のバレ
ルシフト処理に要する時間で大体決まる。したがって従
来の浮動小数点加減算方式のように、仮数加減算と２回
のバレルシフトを行わなくてもすむので、高速な処理が
実現できる。
【００２０】次に、本発明の浮動小数点加減算装置につ
いて図２を参照しながら説明する。図２は本発明の浮動
小数点加減算装置の基本構成図である。まず２つの入力
オペランド２５１，２５２の指数部の差が指数減算器２
０２によって計算される。また比較選択回路２０１が入
力オペランド２５１，２５２の大小を比較する。その比
較結果をもとに大きい方の入力オペランドの仮数部２５
３が第３の選択回路２１３と第１の加減算器２０４とに
出力され、小さい方の入力オペランドの仮数部２５４が
第２の選択回路２１２と右バレルシフタ２０３とに出力
される。浮動小数点演算を行う場合には第２の選択回路
２１２は入力である小さい方の入力オペランドの仮数部
２５４を選択的に出力し、また第３の選択回路２１３も
入力である大きい方の入力オペランドの仮数部２５３を
選択的に出力する。
いて図２を参照しながら説明する。図２は本発明の浮動
小数点加減算装置の基本構成図である。まず２つの入力
オペランド２５１，２５２の指数部の差が指数減算器２
０２によって計算される。また比較選択回路２０１が入
力オペランド２５１，２５２の大小を比較する。その比
較結果をもとに大きい方の入力オペランドの仮数部２５
３が第３の選択回路２１３と第１の加減算器２０４とに
出力され、小さい方の入力オペランドの仮数部２５４が
第２の選択回路２１２と右バレルシフタ２０３とに出力
される。浮動小数点演算を行う場合には第２の選択回路
２１２は入力である小さい方の入力オペランドの仮数部
２５４を選択的に出力し、また第３の選択回路２１３も
入力である大きい方の入力オペランドの仮数部２５３を
選択的に出力する。
【００２１】以降の処理では、（１）真の減算でかつ指
数の差が１以下の場合（処理フローＡ）に対応する処理
と、（２）そうでない場合（処理フローＢ）に対応する
処理とに分かれる。
数の差が１以下の場合（処理フローＡ）に対応する処理
と、（２）そうでない場合（処理フローＢ）に対応する
処理とに分かれる。
【００２２】まず処理フローＡについて説明する。指数
減算器２０２によって計算された指数の差がもし１なら
ば、第２の右シフタ２０８は第２の選択回路２１２の出
力、すなわち小さい方の入力オペランドの仮数部２５４
を１ビット右にシフトして桁合わせをする。また指数の
差が０ならばシフト量は０であり第２の右シフタ２０８
はデータをそのまま通過させる。第２の加減算器２０９
は第３の選択回路２１３の出力（大きい方の入力オペラ
ンドの仮数部２５３）、および第２の右シフタ２０８の
出力を減算する。正規化用バレルシフタ２０５は正規化
のために第２の加減算器２０９の出力をシフトする。シ
フト量はプライオリティエンコーダ２０６の出力値であ
る。以上が処理フローＡに対応する。
減算器２０２によって計算された指数の差がもし１なら
ば、第２の右シフタ２０８は第２の選択回路２１２の出
力、すなわち小さい方の入力オペランドの仮数部２５４
を１ビット右にシフトして桁合わせをする。また指数の
差が０ならばシフト量は０であり第２の右シフタ２０８
はデータをそのまま通過させる。第２の加減算器２０９
は第３の選択回路２１３の出力（大きい方の入力オペラ
ンドの仮数部２５３）、および第２の右シフタ２０８の
出力を減算する。正規化用バレルシフタ２０５は正規化
のために第２の加減算器２０９の出力をシフトする。シ
フト量はプライオリティエンコーダ２０６の出力値であ
る。以上が処理フローＡに対応する。
【００２３】次に処理フローＢについて説明する。指数
減算器２０２の計算結果をシフト量として、右バレルシ
フタ２０３が小さい方の入力オペランドの仮数部２５４
を桁合わせのために右バレルシフトする。次に第１の加
減算器２０４が大きい方の入力オペランドの仮数部２５
３と右バレルシフタ２０３の出力とを加算または減算す
る。処理フローＢでは正規化のためのシフトは右または
左方向の１ビット以下のシフトでよい。つまり真の加算
処理で２1 桁への桁上げが生じて第１の加減算器２０４
の答えが１ｘ．ｘｘｘ…という形になった場合は１ビッ
ト右シフトして正規化し、真の減算処理で２0 桁からの
桁借りが生じて第１の加減算器２０４の答えが０．１ｘ
ｘｘ…という形になった場合は１ビット左シフトして正
規化する。このような正規化シフト処理を第１の右シフ
タ２１０が行う。以上が処理フローＢである。
減算器２０２の計算結果をシフト量として、右バレルシ
フタ２０３が小さい方の入力オペランドの仮数部２５４
を桁合わせのために右バレルシフトする。次に第１の加
減算器２０４が大きい方の入力オペランドの仮数部２５
３と右バレルシフタ２０３の出力とを加算または減算す
る。処理フローＢでは正規化のためのシフトは右または
左方向の１ビット以下のシフトでよい。つまり真の加算
処理で２1 桁への桁上げが生じて第１の加減算器２０４
の答えが１ｘ．ｘｘｘ…という形になった場合は１ビッ
ト右シフトして正規化し、真の減算処理で２0 桁からの
桁借りが生じて第１の加減算器２０４の答えが０．１ｘ
ｘｘ…という形になった場合は１ビット左シフトして正
規化する。このような正規化シフト処理を第１の右シフ
タ２１０が行う。以上が処理フローＢである。
【００２４】第１の選択回路２１１は、指数の差が１以
下でかつ真の減算処理の場合は、正規化用バレルシフタ
２０５の出力を選択的に出力し、指数の差が２以上かま
たは真の加算処理の場合は、第１の右シフタ２１０の出
力を選択的に出力する。指数更新器２０７は、大きい方
の入力オペランドの指数部２５５を比較選択回路２０１
より受取り、処理フローＡまたはＢで実行された正規化
シフト処理のシフト量を加減算することで、指数の更新
を行う。
下でかつ真の減算処理の場合は、正規化用バレルシフタ
２０５の出力を選択的に出力し、指数の差が２以上かま
たは真の加算処理の場合は、第１の右シフタ２１０の出
力を選択的に出力する。指数更新器２０７は、大きい方
の入力オペランドの指数部２５５を比較選択回路２０１
より受取り、処理フローＡまたはＢで実行された正規化
シフト処理のシフト量を加減算することで、指数の更新
を行う。
【００２５】以上で浮動小数点加減算処理が終了する。
【００２６】次に固定小数点加減算の処理について述べ
る。固定小数点加減算は第１の加減算器２０４と第２の
加減算器２０９で実行される。固定小数点加減算を行う
場合には第２の選択回路２１２は所定形式の第１の固定
小数点データ２５６を選択的に第２の右シフタ２０８に
出力し、また第３の選択回路２１３は所定形式の第２の
固定小数点データ２５７を選択的に第２の加減算器２０
９に出力する。第２の右シフタ２０８は入力データをそ
のまま通過させる。こうして第２の加減算器２０９は第
１，第２の固定小数点データ２５６，２５７を受け取っ
て固定小数点加減算処理を実行する。第２の加減算器２
０９の出力は正規化用バレルシフタ２０５を通過してそ
のまま出力される。
る。固定小数点加減算は第１の加減算器２０４と第２の
加減算器２０９で実行される。固定小数点加減算を行う
場合には第２の選択回路２１２は所定形式の第１の固定
小数点データ２５６を選択的に第２の右シフタ２０８に
出力し、また第３の選択回路２１３は所定形式の第２の
固定小数点データ２５７を選択的に第２の加減算器２０
９に出力する。第２の右シフタ２０８は入力データをそ
のまま通過させる。こうして第２の加減算器２０９は第
１，第２の固定小数点データ２５６，２５７を受け取っ
て固定小数点加減算処理を実行する。第２の加減算器２
０９の出力は正規化用バレルシフタ２０５を通過してそ
のまま出力される。
【００２７】一方、第１の加減算器２０４で固定小数点
加減算を実行させることも可能である。そのために、入
力オペランド２５１，２５２を固定小数点データとし
て、比較選択回路２０１と右バレルシフタ２０３は入力
をそのまま通過的に出力するように制御する。こうする
ことで第１の加減算器２０４は固定小数点データである
入力オペランド２５１，２５２を受け取って固定小数点
加減算処理を実行する。第１の右シフタ２１０は第１の
加減算器２０４の出力をそのまま出力し、第１の選択回
路２１１は第１の右シフタ２１０の出力を選択的に出力
する。以上のように本発明の浮動小数点加減算装置の特
徴として仮数の加減算用に２個の加減算器２０９と２０
４とを備えているので、固定小数点加減算処理時には、
これらを並列に動作させることにより、固定小数点加減
算は、従来の２倍のスループットを得ることができる。
加減算を実行させることも可能である。そのために、入
力オペランド２５１，２５２を固定小数点データとし
て、比較選択回路２０１と右バレルシフタ２０３は入力
をそのまま通過的に出力するように制御する。こうする
ことで第１の加減算器２０４は固定小数点データである
入力オペランド２５１，２５２を受け取って固定小数点
加減算処理を実行する。第１の右シフタ２１０は第１の
加減算器２０４の出力をそのまま出力し、第１の選択回
路２１１は第１の右シフタ２１０の出力を選択的に出力
する。以上のように本発明の浮動小数点加減算装置の特
徴として仮数の加減算用に２個の加減算器２０９と２０
４とを備えているので、固定小数点加減算処理時には、
これらを並列に動作させることにより、固定小数点加減
算は、従来の２倍のスループットを得ることができる。
【００２８】
【発明の効果】本発明の浮動小数点加減算方式および装
置では、入力オペランドの大小比較と指数減算の後に、
両オペランドの指数の差の値、および演算が真の加算か
減算かに応じて、シフト量が１以下の桁合わせ右シフ
ト、仮数加減算、正規化のための左バレルシフト、とい
う処理フローＡと、仮数の桁合わせ右シフト、仮数加減
算、正規化のためのシフト量が１以下のシフト、という
処理フローＢとを選択的に実行する。処理フローＡ，Ｂ
共に従来よりもバレルシフト処理が１回少ないので、遅
延時間を短縮することができる。また本発明の浮動小数
点装置を固定小数点加減算装置として用いるときは、上
記Ａ，Ｂのフローをそれぞれ処理するための２個の仮数
加減算器を並列動作させることで、従来の２倍のスルー
プットを得ることができる。
置では、入力オペランドの大小比較と指数減算の後に、
両オペランドの指数の差の値、および演算が真の加算か
減算かに応じて、シフト量が１以下の桁合わせ右シフ
ト、仮数加減算、正規化のための左バレルシフト、とい
う処理フローＡと、仮数の桁合わせ右シフト、仮数加減
算、正規化のためのシフト量が１以下のシフト、という
処理フローＢとを選択的に実行する。処理フローＡ，Ｂ
共に従来よりもバレルシフト処理が１回少ないので、遅
延時間を短縮することができる。また本発明の浮動小数
点装置を固定小数点加減算装置として用いるときは、上
記Ａ，Ｂのフローをそれぞれ処理するための２個の仮数
加減算器を並列動作させることで、従来の２倍のスルー
プットを得ることができる。
【図１】本発明の浮動小数点加減算方式を示す図であ
る。
る。
【図２】本発明の浮動小数点加減算装置の基本構成を示
す図である。
す図である。
【図３】指数の差が０であって、仮数部の減算結果を正
規化する際に仮数部の２ビット以上の左シフトが必要と
なる場合の一例を示す図である。
規化する際に仮数部の２ビット以上の左シフトが必要と
なる場合の一例を示す図である。
【図４】指数の差が１であって、仮数部の減算結果を正
規化する際に仮数部の２ビット以上の左シフトが必要と
なる場合の一例を示す図である。
規化する際に仮数部の２ビット以上の左シフトが必要と
なる場合の一例を示す図である。
【図５】従来の浮動小数点加減算装置の基本構成を示す
図である。
図である。
２０１，５０１ 比較選択回路 ２０２，５０２ 指数減算器 ２０３，５０３ 右バレルシフタ ２０４ 第１の加減算器 ２０５，５０５ 正規化用バレルシフタ ２０６，５０６ プライオリティエンコーダ ２０７，５０７ 指数更新器 ２０８ 第２の右シフタ ２０９ 第２の加減算器 ２１０ 第１の右シフタ ２１１ 第１の選択回路 ２１２ 第２の選択回路 ２１３ 第３の選択回路 ２５１，２５２，５５１，５５２ 入力オペランド ２５３，５５３ 大きい方の入力オペランドの仮数部 ２５４，５５４ 小さい方の入力オペランドの仮数部 ２５５，５５５ 大きい方の入力オペランドの指数部 ２５６ 第１の固定小数点データ ２５７ 第２の固定小数点データ
Claims (3)
- 【請求項１】所定形式の浮動小数点データである２つの
入力オペランドに対して、前記２つの入力オペランドの
大小比較と前記２つの入力オペランドの指数の差を計算
し、 前記指数の差が１以下で、かつ真の減算処理の場合、 小さい方の入力オペランドの仮数部に対してシフト量が
０または１の桁合わせ右シフトを行い、 次に仮数減算処理を行い、 最後に前記仮数減算処理結果に対して正規化バレルシフ
トを行い、 前記指数の差が２以上か、または真の加算処理の場合、 桁合わせ右バレルシフトを行い、 次に仮数加減算処理を行い、 最後にシフト量が１以下の正規化シフトを行う、ことを
特徴とする浮動小数点加減算方式。 - 【請求項２】所定形式の浮動小数点データである２つの
入力オペランドに対して、 前記２つの入力オペランドの大小を比較する比較選択回
路と、 前記２つの入力オペランドの指数の差を計算する指数減
算器と、 前記指数減算器の出力値をシフト量として前記比較選択
回路の出力の１つである小さい方の入力オペランドの仮
数部を右シフトする右バレルシフタと、 前記右バレルシフタの出力と、前記比較選択回路の出力
の１つである大きい方の入力オペランドの仮数部とを入
力する第１の加減算器と、 前記第１の加減算器の出力を入力とする第１の右シフタ
と、 前記小さい方の入力オペランドの仮数部を１ビット右シ
フトする第２の右シフタと、 前記第２の右シフタの出力と前記大きい方の入力オペラ
ンドの仮数部とを入力とする第２の加減算器と、 前記第２の加減算器の出力を入力とするプライオリティ
エンコーダと、 前記プライオリティエンコーダの出力値をシフト量とし
て前記第２の加減算器の出力をシフトする正規化用バレ
ルシフタと、 前記第１の右シフタと前記正規化用バレルシフタとを入
力する第１の選択回路と、 前記比較選択回路の出力の１つである大きい方の入力オ
ペランドの指数部を仮数の正規化に合わせて更新する指
数更新器とから構成されることを特徴とする浮動小数点
加減算装置。 - 【請求項３】所定形式の第１の固定小数点データと、前
記小さい方の入力オペランドの仮数部とを入力しどちら
かを選択的に前記第２の右シフタに出力する第２の選択
回路と、 所定形式の第２の固定小数点データと、前記大きい方の
入力オペランドの仮数部とを入力し、どちらかを選択的
に前記第２の加減算器に出力する第３の選択回路とを具
備することを特徴とする、請求項２記載の浮動小数点加
減算装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4041634A JPH05241792A (ja) | 1992-02-27 | 1992-02-27 | 浮動小数点加減算方式および装置 |
| US08/003,491 US5369607A (en) | 1992-02-27 | 1993-01-12 | Floating-point and fixed-point addition-subtraction assembly |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4041634A JPH05241792A (ja) | 1992-02-27 | 1992-02-27 | 浮動小数点加減算方式および装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05241792A true JPH05241792A (ja) | 1993-09-21 |
Family
ID=12613764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4041634A Pending JPH05241792A (ja) | 1992-02-27 | 1992-02-27 | 浮動小数点加減算方式および装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5369607A (ja) |
| JP (1) | JPH05241792A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5831884A (en) * | 1994-12-02 | 1998-11-03 | Mitsubishi Denki Kabushiki Kaisha | Apparatus for performing arithmetic operation of floating point numbers capable of improving speed of operation by performing canceling prediction operation in parallel |
| JP2008510229A (ja) * | 2004-08-13 | 2008-04-03 | アナログ・デバイセズ・インコーポレイテッド | 効率的浮動小数点式ａｌｕのための方法及び装置 |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU95107478A (ru) * | 1995-05-18 | 1997-02-10 | А.И. Грушин | Способ устранения старших незначащих цифр при вычислениях с плавающей запятой и устройство для его осуществления |
| US5808926A (en) * | 1995-06-01 | 1998-09-15 | Sun Microsystems, Inc. | Floating point addition methods and apparatus |
| US5673216A (en) * | 1995-12-19 | 1997-09-30 | International Business Machines Corporation | Process and system for adding or subtracting symbols in any base without converting to a common base |
| US5880983A (en) * | 1996-03-25 | 1999-03-09 | International Business Machines Corporation | Floating point split multiply/add system which has infinite precision |
| US5790445A (en) * | 1996-04-30 | 1998-08-04 | International Business Machines Corporation | Method and system for performing a high speed floating point add operation |
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| US6298367B1 (en) * | 1998-04-06 | 2001-10-02 | Advanced Micro Devices, Inc. | Floating point addition pipeline including extreme value, comparison and accumulate functions |
| US6038583A (en) * | 1997-10-23 | 2000-03-14 | Advanced Micro Devices, Inc. | Method and apparatus for simultaneously multiplying two or more independent pairs of operands and calculating a rounded products |
| US6094668A (en) * | 1997-10-23 | 2000-07-25 | Advanced Micro Devices, Inc. | Floating point arithmetic unit including an efficient close data path |
| US6269384B1 (en) | 1998-03-27 | 2001-07-31 | Advanced Micro Devices, Inc. | Method and apparatus for rounding and normalizing results within a multiplier |
| US6085213A (en) * | 1997-10-23 | 2000-07-04 | Advanced Micro Devices, Inc. | Method and apparatus for simultaneously multiplying two or more independent pairs of operands and summing the products |
| US6223198B1 (en) | 1998-08-14 | 2001-04-24 | Advanced Micro Devices, Inc. | Method and apparatus for multi-function arithmetic |
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1992
- 1992-02-27 JP JP4041634A patent/JPH05241792A/ja active Pending
-
1993
- 1993-01-12 US US08/003,491 patent/US5369607A/en not_active Expired - Lifetime
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Also Published As
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|---|---|
| US5369607A (en) | 1994-11-29 |
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