JPH05100823A - 浮動小数点演算方式とその装置 - Google Patents
浮動小数点演算方式とその装置Info
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- JPH05100823A JPH05100823A JP3258993A JP25899391A JPH05100823A JP H05100823 A JPH05100823 A JP H05100823A JP 3258993 A JP3258993 A JP 3258993A JP 25899391 A JP25899391 A JP 25899391A JP H05100823 A JPH05100823 A JP H05100823A
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Abstract
(57)【要約】
【目的】従来の浮動小数点加減算装置にごくわずかのハ
ードウェアを追加することにより、コンピュータシステ
ムの高速化に有効な浮動小数点データの整数データへの
変換であるデータ変換命令を実行することが可能となる
浮動小数点演算方式とその装置を提供する。 【構成】浮動小数点加減算装置１の比較選択器１１の入
力部に挿入した入力オペランドＯＰ１および全ビットが
０であるデータとのいずれか一方を選択的に出力する選
択器２を備える。指数減算器１８の入力部に挿入した入
力オぺランドＯＰ１の指数部とこの指数部のバイアス値
から決定される定数値とのいずれか一方を選択的に出力
する選択器３を備える。
ードウェアを追加することにより、コンピュータシステ
ムの高速化に有効な浮動小数点データの整数データへの
変換であるデータ変換命令を実行することが可能となる
浮動小数点演算方式とその装置を提供する。 【構成】浮動小数点加減算装置１の比較選択器１１の入
力部に挿入した入力オペランドＯＰ１および全ビットが
０であるデータとのいずれか一方を選択的に出力する選
択器２を備える。指数減算器１８の入力部に挿入した入
力オぺランドＯＰ１の指数部とこの指数部のバイアス値
から決定される定数値とのいずれか一方を選択的に出力
する選択器３を備える。
Description
【０００１】
【産業上の利用分野】本発明は浮動小数点演算方式とそ
の装置に関し、特に浮動小数点データを整数データに変
換するデータ変換命令を実行できる機能を有する浮動小
数点演算方式とその装置に関する。
の装置に関し、特に浮動小数点データを整数データに変
換するデータ変換命令を実行できる機能を有する浮動小
数点演算方式とその装置に関する。
【０００２】
【従来の技術】ここで対象とする浮動小数点データフォ
ーマットは、図２（Ａ）に示すように、符号部Ｓが１ビ
ット、指数部Ｅが１５ビットでバイアス値１６３８４、
仮数部Ｍは４８ビットの絶対値正規化表現で示されるも
のと仮定する。Ｍのビット列をＭ0 Ｍ1 Ｍ2 ・・・Ｍ47
とすると、この浮動小数点データは以下の値を表してい
る。
ーマットは、図２（Ａ）に示すように、符号部Ｓが１ビ
ット、指数部Ｅが１５ビットでバイアス値１６３８４、
仮数部Ｍは４８ビットの絶対値正規化表現で示されるも
のと仮定する。Ｍのビット列をＭ0 Ｍ1 Ｍ2 ・・・Ｍ47
とすると、この浮動小数点データは以下の値を表してい
る。
【０００３】
【０００４】また、対象とする整数データフォーマット
は、図２（Ｂ）に示すように、形式上６４ビットである
が、下位３２ビットが符号付２の補数表現の２進数であ
り、上位の３２ビットは不定であるとするものと仮定す
る。この整数データは以下の値を表している。
は、図２（Ｂ）に示すように、形式上６４ビットである
が、下位３２ビットが符号付２の補数表現の２進数であ
り、上位の３２ビットは不定であるとするものと仮定す
る。この整数データは以下の値を表している。
【０００５】
【０００６】従来の浮動小数点演算装置である浮動小数
点加減算装置１は、図３に示すように、仮数部が絶対値
表現である浮動小数点データである２つの入力オペラン
ドＯＰ１，ＯＰ２を入力しその大小を比較する比較選択
器１１と、比較選択器１１の比較結果小さい方のオペラ
ンドの仮数部ＭＳを入力し桁合せのための右シフトを行
なう右シフタ１２と、右シフタ１２の出力を入力し加算
実行時には入力値をそのまま出力し減算実行時には入力
値の１の補数を出力する反転器１３と、反転器１３の出
力と比較選択器１１の比較結果大きい方のオペランドの
仮数部ＭＬを入力し加算実行時には両者の和を出力し減
算実行時には両者の和にさらに最下位ビットの重さを持
った’１’を加算した値を出力する仮数加算器１４と、
仮数加算器１４の出力における最上位の’１’のビット
の位置を検出するビット位置デコーダ１５と、大きい方
のオペランドの指数部ＥＬを入力しビット位置デコーダ
１５の出力値にもとずき指数部の更新を行なう更新器１
６と、ビット位置デコーダ１５の出力値にもとずき正規
化のため仮数加算器１４の出力のシフトを行なう正規化
用シフタ１７と、入力オペランドＯＰ１，ＯＰ２の指数
部を減算し指数の差を出力する指数減算器１８とを備え
て構成されていた。
点加減算装置１は、図３に示すように、仮数部が絶対値
表現である浮動小数点データである２つの入力オペラン
ドＯＰ１，ＯＰ２を入力しその大小を比較する比較選択
器１１と、比較選択器１１の比較結果小さい方のオペラ
ンドの仮数部ＭＳを入力し桁合せのための右シフトを行
なう右シフタ１２と、右シフタ１２の出力を入力し加算
実行時には入力値をそのまま出力し減算実行時には入力
値の１の補数を出力する反転器１３と、反転器１３の出
力と比較選択器１１の比較結果大きい方のオペランドの
仮数部ＭＬを入力し加算実行時には両者の和を出力し減
算実行時には両者の和にさらに最下位ビットの重さを持
った’１’を加算した値を出力する仮数加算器１４と、
仮数加算器１４の出力における最上位の’１’のビット
の位置を検出するビット位置デコーダ１５と、大きい方
のオペランドの指数部ＥＬを入力しビット位置デコーダ
１５の出力値にもとずき指数部の更新を行なう更新器１
６と、ビット位置デコーダ１５の出力値にもとずき正規
化のため仮数加算器１４の出力のシフトを行なう正規化
用シフタ１７と、入力オペランドＯＰ１，ＯＰ２の指数
部を減算し指数の差を出力する指数減算器１８とを備え
て構成されていた。
【０００７】次に、従来の浮動小数点演算方式とその装
置の動作について説明する。
置の動作について説明する。
【０００８】比較器選択器１１は、図４で示すフォーマ
ットを持つ浮動小数点データを２つの入力オペランドＯ
Ｐ１，ＯＰ２として入力し、その大小を判定して小さい
方のオペランドの仮数部ＭＳを右シフタ１２の入力とし
て出力する。また、指数減算器１８は、入力オペランド
ＯＰ１，ＯＰ２の指数部を減算し指数の差を出力する。
その値、すなわち、指数の差をシフト量として、右シフ
タ１２は、入力された小さい方のオペランドの仮数部Ｍ
Ｓを桁合せのために右シフトする。右シフタ１２の出力
は反転器１３に入力される。
ットを持つ浮動小数点データを２つの入力オペランドＯ
Ｐ１，ＯＰ２として入力し、その大小を判定して小さい
方のオペランドの仮数部ＭＳを右シフタ１２の入力とし
て出力する。また、指数減算器１８は、入力オペランド
ＯＰ１，ＯＰ２の指数部を減算し指数の差を出力する。
その値、すなわち、指数の差をシフト量として、右シフ
タ１２は、入力された小さい方のオペランドの仮数部Ｍ
Ｓを桁合せのために右シフトする。右シフタ１２の出力
は反転器１３に入力される。
【０００９】実行命令が加算のときは反転器１３は入力
をそのまま出力する。また、実行命令が減算のときは反
転器１３は入力の１の補数を出力する。
をそのまま出力する。また、実行命令が減算のときは反
転器１３は入力の１の補数を出力する。
【００１０】仮数加算器１４は、反転器１３の出力と比
較選択器１１の出力である大きい方のオペランドの仮数
部ＭＬとを加算する。このとき、実行命令が加算のとき
は両方の入力の和を出力する。また、実行命令が減算の
ときは両方の入力の和に、さらに、ＬＳＢの重みを持
つ’１’を加えることにより、反転器１３の動作と合せ
て２の補数を用いての減算を実行する。
較選択器１１の出力である大きい方のオペランドの仮数
部ＭＬとを加算する。このとき、実行命令が加算のとき
は両方の入力の和を出力する。また、実行命令が減算の
ときは両方の入力の和に、さらに、ＬＳＢの重みを持
つ’１’を加えることにより、反転器１３の動作と合せ
て２の補数を用いての減算を実行する。
【００１１】ビット位置デコーダ１５は、仮数加算器１
４の出力データを検索し最上位の’１’のビット位置、
すなわち、最上位の’１’のビットがＭＳＢから下位に
数えて何番目の位置かを検出する。
４の出力データを検索し最上位の’１’のビット位置、
すなわち、最上位の’１’のビットがＭＳＢから下位に
数えて何番目の位置かを検出する。
【００１２】正規化用シフタ１７は、ビット位置デコー
ダ１５の出力にもとずいて、最上位ビットが’１’にな
るまで仮数加算器１４の出力データをシフトする。この
とき、加算実行時には桁あふれの補正のための１ビット
右シフトし、減算実行時には左バレルシフトが必要とな
る。
ダ１５の出力にもとずいて、最上位ビットが’１’にな
るまで仮数加算器１４の出力データをシフトする。この
とき、加算実行時には桁あふれの補正のための１ビット
右シフトし、減算実行時には左バレルシフトが必要とな
る。
【００１３】以上の処理に並行して、指数部の更新が更
新器１６により行なわれる。これは、比較選択器１１か
ら大きい方のオペランドの指数部ＥＬを入力して、これ
から正規化用シフタ１７が実行した左シヘト量分を減算
することで実現される。
新器１６により行なわれる。これは、比較選択器１１か
ら大きい方のオペランドの指数部ＥＬを入力して、これ
から正規化用シフタ１７が実行した左シヘト量分を減算
することで実現される。
【００１４】以上の処理により浮動小数点加減算が実行
され、結果データＲを出力するというものであった。
され、結果データＲを出力するというものであった。
【００１５】しかし、コンピュータシステムでは、浮動
小数点データだけではなく整数データをも扱う。したが
って、場合によっては浮動小数点データを整数データに
変換するデータ変換命令を実行する必要がある。
小数点データだけではなく整数データをも扱う。したが
って、場合によっては浮動小数点データを整数データに
変換するデータ変換命令を実行する必要がある。
【００１６】従来のコンピュータシステムでは、浮動小
数点演算装置は浮動小数点演算専用としてのみ用いられ
ており、素子数のオーバヘッドを抑えるためにデータ変
換用のハードウェアをコンピュータシステム内に搭載せ
ずに、整数用の演算器やシフト回路をマイクロプログラ
ム等により制御してデータ変換命令を実行していたの
で、変換命令の実行を高速化できないというものであっ
た。
数点演算装置は浮動小数点演算専用としてのみ用いられ
ており、素子数のオーバヘッドを抑えるためにデータ変
換用のハードウェアをコンピュータシステム内に搭載せ
ずに、整数用の演算器やシフト回路をマイクロプログラ
ム等により制御してデータ変換命令を実行していたの
で、変換命令の実行を高速化できないというものであっ
た。
【００１７】
【発明が解決しようとする課題】上述した従来の浮動小
数点演算方式とその装置は、コンピュータシステムの高
速化に有効である浮動小数点データの整数データへのデ
ータ変換命令を実行することができないという欠点があ
った。
数点演算方式とその装置は、コンピュータシステムの高
速化に有効である浮動小数点データの整数データへのデ
ータ変換命令を実行することができないという欠点があ
った。
【００１８】本発明の目的は、ごくわずかのハードウェ
アを追加するだけで、データ変換命令を実行できる浮動
小数点演算方式とその装置を提供することにある。
アを追加するだけで、データ変換命令を実行できる浮動
小数点演算方式とその装置を提供することにある。
【００１９】
【課題を解決するための手段】第一の発明の浮動小数点
演算方式は、指数減算器と右シフタと仮数加算器と反転
器とを備え仮数部が絶対値表現である浮動小数点データ
の第一および第二の入力オペランドを入力し加減算を行
なう浮動小数点加減算装置を用いる浮動小数点演算方式
において、前記指数減算器により入力した前記浮動小数
点データの指数部の値から前記指数部のバイアス値と前
記仮数部のビット長を減算し、前記減算結果をシフト量
として桁合せ用の前記右シフタにより前記仮数部をシフ
トし、前記右シフタの出力を前記反転器と前記仮数加算
器とを用いて２の補数表現に変換することにより前記浮
動小数点データを整数データに変換することを特徴とす
るものである。
演算方式は、指数減算器と右シフタと仮数加算器と反転
器とを備え仮数部が絶対値表現である浮動小数点データ
の第一および第二の入力オペランドを入力し加減算を行
なう浮動小数点加減算装置を用いる浮動小数点演算方式
において、前記指数減算器により入力した前記浮動小数
点データの指数部の値から前記指数部のバイアス値と前
記仮数部のビット長を減算し、前記減算結果をシフト量
として桁合せ用の前記右シフタにより前記仮数部をシフ
トし、前記右シフタの出力を前記反転器と前記仮数加算
器とを用いて２の補数表現に変換することにより前記浮
動小数点データを整数データに変換することを特徴とす
るものである。
【００２０】また、第２の発明の浮動小数点演算装置
は、仮数部が絶対値表現である浮動小数点データの第一
および第二の入力オペランドをそれぞれ入力する第一お
よび第二の入力部を有し前記第一および第二の入力オペ
ランドの大小を比較し前記第一および第二の入力オペラ
ンドの大きい方のオペランドの仮数部を第一の仮数部と
し小さい方のオペランドの仮数部を第二の仮数部とし大
きい方のオペランドの指数部を第一の指数部としてそれ
ぞれ出力する比較選択器と、前記第一および第二の入力
オペランドのそれぞれの指数部同志の減算を行ない前記
指数部の差である指数差を出力する指数減算器と、前記
第二の仮数部を入力し前記指数差をシフト量として桁合
せのための右シフトを行なう右シフタと、前記右シフタ
の出力を入力し加算実行時には入力値をそのまま出力し
減算実行時には前記入力値の１の補数を出力する反転器
と、前記反転器の出力と前記第一の仮数部とを入力し加
算実行時には前記反転器の出力と前記第一の仮数部との
和を出力し減算実行時には前記和にさらに最下位ビット
の重さを持った’１’を加算した値を出力する仮数加算
器と、前記仮数加算器の出力における最上位の’１’の
ビットの位置を検出するビット位置デコーダと、前記ビ
ット位置デコーダの出力値にもとずき正規化のため前記
仮数加算器の出力のシフトを行なう正規化用シフタと、
前記第一の指数部を入力し前記ビット位置デコーダの出
力値にもとずき前記指数部の更新を行なう更新器とを備
えた浮動小数点加減算装置と、前記第一の入力部に挿入
する第一の入力オペランドおよび全ビットが０であるデ
ータとのいずれか一方を選択的に出力する第一の選択器
と、前記指数減算器の入力部に挿入する前記第一の入力
オぺランドの指数部とこの指数部のバイアス値から決定
される定数値とのいずれか一方を選択的に出力する第二
の選択器とを備え、制御信号により前記比較選択器およ
び前記反転器および前記仮数加算器を制御して前記第二
の入力オペランドを前記右シフタの入力とし、前記正規
化用シフタが前記シフト演算を行なわず入力値をそのま
ま出力し、前記第二の入力オペランドの符号が負である
ならば前記反転器は前記入力値の１の補数を出力すると
ともに前記仮数加算器は前記入力値に最下位ビットの重
さを持った’１’を加算し、前記符号が正であるならば
前記反転器および前記仮数加算器は前記入力値をそのま
ま出力することを特徴とするものである。
は、仮数部が絶対値表現である浮動小数点データの第一
および第二の入力オペランドをそれぞれ入力する第一お
よび第二の入力部を有し前記第一および第二の入力オペ
ランドの大小を比較し前記第一および第二の入力オペラ
ンドの大きい方のオペランドの仮数部を第一の仮数部と
し小さい方のオペランドの仮数部を第二の仮数部とし大
きい方のオペランドの指数部を第一の指数部としてそれ
ぞれ出力する比較選択器と、前記第一および第二の入力
オペランドのそれぞれの指数部同志の減算を行ない前記
指数部の差である指数差を出力する指数減算器と、前記
第二の仮数部を入力し前記指数差をシフト量として桁合
せのための右シフトを行なう右シフタと、前記右シフタ
の出力を入力し加算実行時には入力値をそのまま出力し
減算実行時には前記入力値の１の補数を出力する反転器
と、前記反転器の出力と前記第一の仮数部とを入力し加
算実行時には前記反転器の出力と前記第一の仮数部との
和を出力し減算実行時には前記和にさらに最下位ビット
の重さを持った’１’を加算した値を出力する仮数加算
器と、前記仮数加算器の出力における最上位の’１’の
ビットの位置を検出するビット位置デコーダと、前記ビ
ット位置デコーダの出力値にもとずき正規化のため前記
仮数加算器の出力のシフトを行なう正規化用シフタと、
前記第一の指数部を入力し前記ビット位置デコーダの出
力値にもとずき前記指数部の更新を行なう更新器とを備
えた浮動小数点加減算装置と、前記第一の入力部に挿入
する第一の入力オペランドおよび全ビットが０であるデ
ータとのいずれか一方を選択的に出力する第一の選択器
と、前記指数減算器の入力部に挿入する前記第一の入力
オぺランドの指数部とこの指数部のバイアス値から決定
される定数値とのいずれか一方を選択的に出力する第二
の選択器とを備え、制御信号により前記比較選択器およ
び前記反転器および前記仮数加算器を制御して前記第二
の入力オペランドを前記右シフタの入力とし、前記正規
化用シフタが前記シフト演算を行なわず入力値をそのま
ま出力し、前記第二の入力オペランドの符号が負である
ならば前記反転器は前記入力値の１の補数を出力すると
ともに前記仮数加算器は前記入力値に最下位ビットの重
さを持った’１’を加算し、前記符号が正であるならば
前記反転器および前記仮数加算器は前記入力値をそのま
ま出力することを特徴とするものである。
【００２１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００２２】本実施例においても従来例と同様に、図２
（Ａ）で示した浮動小数点データフォーマットと、図２
（Ｂ）に示した整数データフォーマットとを仮定して説
明する。
（Ａ）で示した浮動小数点データフォーマットと、図２
（Ｂ）に示した整数データフォーマットとを仮定して説
明する。
【００２３】図２（Ａ）で示す浮動小数点データフォー
マットで表される数値は、Ｍのビット列をＭ0 Ｍ1 Ｍ2
・・・Ｍ47とすると、下記に示す（１）のようになる。
マットで表される数値は、Ｍのビット列をＭ0 Ｍ1 Ｍ2
・・・Ｍ47とすると、下記に示す（１）のようになる。
【００２４】
【００２５】この値は、小数点を最下位まで移動して、
下記に示す（２）のように書直すことができる。
下記に示す（２）のように書直すことができる。
【００２６】
【００２７】ここで、Ｙ＝｜Ｅ−１６３８４−４８｜と
する。Ｅ−１６３８４−４８が零または負であれば、数
値（２）はさらに小数点位置を移動して下記に示す
（３）のように書直すことができる。
する。Ｅ−１６３８４−４８が零または負であれば、数
値（２）はさらに小数点位置を移動して下記に示す
（３）のように書直すことができる。
【００２８】
【００２９】このＭ0 Ｍ1 ・・・Ｍ46-Yが求める整数で
ある。
ある。
【００３０】ここで、整数データフォーマットは、図２
（Ｂ）に示したように、６４ビット長データの下位３２
ビットが実際の値を表す。したがって、浮動小数点デー
タフォーマットでは、上位から数えて１７ビット目から
始まるＭ0Ｍ1 ・・・Ｍ46-Yというビット列を、整数デ
ータに変換する際には上位から数えて３３ビット目以降
にシフトしなければならない。そのためのシフト量がＹ
である。つまり、入力された浮動小数点データの仮数部
を｜Ｅ−１６３８４−４８｜ビット分右シフトすること
により整数データに変換できることになる。なお、上位
から数えて３２ビット目は符号ビットをいれることにな
る。
（Ｂ）に示したように、６４ビット長データの下位３２
ビットが実際の値を表す。したがって、浮動小数点デー
タフォーマットでは、上位から数えて１７ビット目から
始まるＭ0Ｍ1 ・・・Ｍ46-Yというビット列を、整数デ
ータに変換する際には上位から数えて３３ビット目以降
にシフトしなければならない。そのためのシフト量がＹ
である。つまり、入力された浮動小数点データの仮数部
を｜Ｅ−１６３８４−４８｜ビット分右シフトすること
により整数データに変換できることになる。なお、上位
から数えて３２ビット目は符号ビットをいれることにな
る。
【００３１】ここで、数値（１）が負値を表していると
すると、これを２の補数表現にする必要がある。この理
由は、浮動小数点データフォーマットでは負値に対し絶
対値表現を使うが、整数データフォーマットでは負値に
対し２の補数表現を使うからである。
すると、これを２の補数表現にする必要がある。この理
由は、浮動小数点データフォーマットでは負値に対し絶
対値表現を使うが、整数データフォーマットでは負値に
対し２の補数表現を使うからである。
【００３２】数値の２の補数化のためには、まず、反転
器により１の補数を生成し、その値とＬＳＢの重みを持
った’１’とを仮数加算器により加算すればよい。
器により１の補数を生成し、その値とＬＳＢの重みを持
った’１’とを仮数加算器により加算すればよい。
【００３３】なお、以上の説明からわかるように、Ｅ−
１６３８４−４８が正値の場合には、浮動小数点データ
を整数データに変換するとオーバフローが発生する。ま
た、Ｅ−１６３８４−４８が負値の場合であっても４６
−Ｙが３０より大きい場合にはオーバフローが発生す
る。の理由は、Ｍ0 Ｍ1 ・・・Ｍ46-Yが３２個以上のビ
ット列になってしまうからである。オーバフローが発生
したときの結果は不定値となる。
１６３８４−４８が正値の場合には、浮動小数点データ
を整数データに変換するとオーバフローが発生する。ま
た、Ｅ−１６３８４−４８が負値の場合であっても４６
−Ｙが３０より大きい場合にはオーバフローが発生す
る。の理由は、Ｍ0 Ｍ1 ・・・Ｍ46-Yが３２個以上のビ
ット列になってしまうからである。オーバフローが発生
したときの結果は不定値となる。
【００３４】次に、本発明の浮動小数点演算装置の実施
例について図面を参照して説明する。
例について図面を参照して説明する。
【００３５】図１は本発明の浮動小数点演算装置の一実
施例を示すブロック図である。
施例を示すブロック図である。
【００３６】本実施例の浮動小数点演算装置は、図１に
示すように、従来の浮動小数点演算装置である浮動小数
点加減算装置１と、比較選択器１１のオペランドＯＰ１
の入力部側に挿入した選択器２と、指数減算器１８の入
力部に挿入した選択器４とを備えて構成されている。
示すように、従来の浮動小数点演算装置である浮動小数
点加減算装置１と、比較選択器１１のオペランドＯＰ１
の入力部側に挿入した選択器２と、指数減算器１８の入
力部に挿入した選択器４とを備えて構成されている。
【００３７】浮動小数点加減算装置１は、前述のよう
に、比較選択器１１と、右シフタ１２と、反転器１３
と、仮数加算器１４と、ビット位置デコーダ１５と、更
新器１６と、正規化用シフタ１７と、指数減算器１８と
を備えて構成されている。
に、比較選択器１１と、右シフタ１２と、反転器１３
と、仮数加算器１４と、ビット位置デコーダ１５と、更
新器１６と、正規化用シフタ１７と、指数減算器１８と
を備えて構成されている。
【００３８】次に、本実施例の動作について説明する。
【００３９】まず、浮動小数点加減算について説明す
る。
る。
【００４０】図１において、選択器２は、図２（Ａ）で
示したフォーマットを持つ浮動小数点データの２つの入
力オペランドＯＰ１，ＯＰ２のうちのＯＰ１を入力して
そのまま出力する。浮動小数点加減算装置１の比較選択
器１１は、入力オペランドＯＰ１，ＯＰ２の大小を判定
して小さい方のオペランドの仮数部ＭＳを桁合せのため
に右シフタ１２の入力として出力する。右シフタ１２の
出力は反転器１３に入力される。
示したフォーマットを持つ浮動小数点データの２つの入
力オペランドＯＰ１，ＯＰ２のうちのＯＰ１を入力して
そのまま出力する。浮動小数点加減算装置１の比較選択
器１１は、入力オペランドＯＰ１，ＯＰ２の大小を判定
して小さい方のオペランドの仮数部ＭＳを桁合せのため
に右シフタ１２の入力として出力する。右シフタ１２の
出力は反転器１３に入力される。
【００４１】以下、指数減算器１８に入力する入力オペ
ランドＯＰ１の指数部が選択器３を経由するすることの
ほかは、前述の従来例と全く同一であり、説明が重複す
るので冗長とならないよう省略する。
ランドＯＰ１の指数部が選択器３を経由するすることの
ほかは、前述の従来例と全く同一であり、説明が重複す
るので冗長とならないよう省略する。
【００４２】次に、浮動小数点データを整数データに変
換する動作について説明する。
換する動作について説明する。
【００４３】浮動小数点データは、入力オペランドＯＰ
２として入力され、その仮数部は比較選択器１１を経由
して右シフタ１２に入力されるように、制御信号Ｃによ
り制御される。選択器２は、全ビットが’０’のデータ
を出力する。このデータは比較選択器１１を経由して仮
数加算器１４に入力される。選択器３は、定数値１６４
３２（＝１６３８４＋４８）を選択的に出力する。指数
減算器１８は、選択器３の出力である定数値１６４３２
と、入力された浮動小数点データの指数部Ｅとの減算を
行ない両者の差値を出力する。この差値は前述のＹに相
当する。
２として入力され、その仮数部は比較選択器１１を経由
して右シフタ１２に入力されるように、制御信号Ｃによ
り制御される。選択器２は、全ビットが’０’のデータ
を出力する。このデータは比較選択器１１を経由して仮
数加算器１４に入力される。選択器３は、定数値１６４
３２（＝１６３８４＋４８）を選択的に出力する。指数
減算器１８は、選択器３の出力である定数値１６４３２
と、入力された浮動小数点データの指数部Ｅとの減算を
行ない両者の差値を出力する。この差値は前述のＹに相
当する。
【００４４】右シフタ１２は、指数減算器１８の出力Ｙ
をシフト量として、入力された浮動小数点データの仮数
部を右シフトし、結果を反転器１３に出力する。
をシフト量として、入力された浮動小数点データの仮数
部を右シフトし、結果を反転器１３に出力する。
【００４５】反転器１３は、絶対値表現の整数データを
２の補数表現の整数データに変換する役割を果たす。そ
のために、入力された浮動小数点データフォーマットの
符号ビットＳの値に対応して、入力データが負の場合に
はデータの各ビットを反転して１の補数データを出力す
るように制御される。
２の補数表現の整数データに変換する役割を果たす。そ
のために、入力された浮動小数点データフォーマットの
符号ビットＳの値に対応して、入力データが負の場合に
はデータの各ビットを反転して１の補数データを出力す
るように制御される。
【００４６】仮数加算器１４は、比較選択器１１から全
ビットが’０’のデータと、反転器１３から整数データ
あるいはその１の補数データとを入力し両者を加算す
る。ただし、入力整数データが負である場合にはさらに
ＬＳＢの重さを持った’１’を加算した値を出力する。
ビットが’０’のデータと、反転器１３から整数データ
あるいはその１の補数データとを入力し両者を加算す
る。ただし、入力整数データが負である場合にはさらに
ＬＳＢの重さを持った’１’を加算した値を出力する。
【００４７】以上のようにして、絶対値表現が２の補数
表現に変換される。
表現に変換される。
【００４８】正規化用シフタ１７は、制御信号Ｃの制御
により、ビット位置デコーダ１５の出力と無関係に入力
データをそのまま通過させて出力する。
により、ビット位置デコーダ１５の出力と無関係に入力
データをそのまま通過させて出力する。
【００４９】以上により浮動小数点データから整数デー
タへの変換が実行される。当然、浮動小数点データの符
号が整数データの符号となる。また、オーバフローが発
生したときは不定値が出力される。
タへの変換が実行される。当然、浮動小数点データの符
号が整数データの符号となる。また、オーバフローが発
生したときは不定値が出力される。
【００５０】
【発明の効果】以上説明したように、本発明の浮動小数
点演算方式とその装置は、従来の浮動小数点演算装置で
ある浮動小数点加減算装置に２つの選択器というわずか
の回路を追加することにより、コンピュータシステムの
高速化に有効な浮動小数点データの整数データへの変換
であるデータ変換命令を実行することが可能となるとい
う効果がある。
点演算方式とその装置は、従来の浮動小数点演算装置で
ある浮動小数点加減算装置に２つの選択器というわずか
の回路を追加することにより、コンピュータシステムの
高速化に有効な浮動小数点データの整数データへの変換
であるデータ変換命令を実行することが可能となるとい
う効果がある。
【図１】本発明の浮動小数点演算装置の一実施例を示す
ブロック図である。
ブロック図である。
【図２】浮動小数点データと整数データのフォーマット
を示す図である。
を示す図である。
【図３】従来の浮動小数点演算装置の一例を示すブロッ
ク図である。
ク図である。
１ 浮動小数点加減算装置 ２，３ 選択器 １１ 比較選択器 １２ 右シフタ １３ 反転器 １４ 仮数加算器 １５ ビット位置デコーダ １６ 更新器 １７ 正規化用シフタ １８ 指数減算器
Claims (2)
- 【請求項１】 指数減算器と右シフタと仮数加算器と反
転器とを備え仮数部が絶対値表現である浮動小数点デー
タの第一および第二の入力オペランドを入力し加減算を
行なう浮動小数点加減算装置を用いる浮動小数点演算方
式において、 前記指数減算器により入力した前記浮動小数点データの
指数部の値から前記指数部のバイアス値と前記仮数部の
ビット長を減算し、 前記減算結果をシフト量として桁合せ用の前記右シフタ
により前記仮数部をシフトし、 前記右シフタの出力を前記反転器と前記仮数加算器とを
用いて２の補数表現に変換することにより前記浮動小数
点データを整数データに変換することを特徴とする浮動
小数点演算方式。 - 【請求項２】 仮数部が絶対値表現である浮動小数点デ
ータの第一および第二の入力オペランドをそれぞれ入力
する第一および第二の入力部を有し前記第一および第二
の入力オペランドの大小を比較し前記第一および第二の
入力オペランドの大きい方のオペランドの仮数部を第一
の仮数部とし小さい方のオペランドの仮数部を第二の仮
数部とし大きい方のオペランドの指数部を第一の指数部
としてそれぞれ出力する比較選択器と、前記第一および
第二の入力オペランドのそれぞれの指数部同志の減算を
行ない前記指数部の差である指数差を出力する指数減算
器と、前記第二の仮数部を入力し前記指数差をシフト量
として桁合せのための右シフトを行なう右シフタと、前
記右シフタの出力を入力し加算実行時には入力値をその
まま出力し減算実行時には前記入力値の１の補数を出力
する反転器と、前記反転器の出力と前記第一の仮数部と
を入力し加算実行時には前記反転器の出力と前記第一の
仮数部との和を出力し減算実行時には前記和にさらに最
下位ビットの重さを持った’１’を加算した値を出力す
る仮数加算器と、前記仮数加算器の出力における最上位
の’１’のビットの位置を検出するビット位置デコーダ
と、前記ビット位置デコーダの出力値にもとずき正規化
のため前記仮数加算器の出力のシフトを行なう正規化用
シフタと、前記第一の指数部を入力し前記ビット位置デ
コーダの出力値にもとずき前記指数部の更新を行なう更
新器とを備えた浮動小数点加減算装置と、 前記第一の入力部に挿入する第一の入力オペランドおよ
び全ビットが０であるデータとのいずれか一方を選択的
に出力する第一の選択器と、 前記指数減算器の入力部に挿入する前記第一の入力オぺ
ランドの指数部とこの指数部のバイアス値から決定され
る定数値とのいずれか一方を選択的に出力する第二の選
択器とを備え、 制御信号により前記比較選択器および前記反転器および
前記仮数加算器を制御して前記第二の入力オペランドを
前記右シフタの入力とし、 前記正規化用シフタが前記シフト演算を行なわず入力値
をそのまま出力し、 前記第二の入力オペランドの符号が負であるならば前記
反転器は前記入力値の１の補数を出力するとともに前記
仮数加算器は前記入力値に最下位ビットの重さを持っ
た’１’を加算し、 前記符号が正であるならば前記反転器および前記仮数加
算器は前記入力値をそのまま出力することを特徴とする
浮動小数点演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25899391A JP3295949B2 (ja) | 1991-10-07 | 1991-10-07 | 浮動小数点演算方式とその装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25899391A JP3295949B2 (ja) | 1991-10-07 | 1991-10-07 | 浮動小数点演算方式とその装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05100823A true JPH05100823A (ja) | 1993-04-23 |
| JP3295949B2 JP3295949B2 (ja) | 2002-06-24 |
Family
ID=17327866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25899391A Expired - Fee Related JP3295949B2 (ja) | 1991-10-07 | 1991-10-07 | 浮動小数点演算方式とその装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3295949B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150107614A (ko) * | 2014-03-14 | 2015-09-23 | 에이알엠 리미티드 | 데이터 처리장치 및 이진수에 대해 시프트 기능을 수행하는 방법 |
-
1991
- 1991-10-07 JP JP25899391A patent/JP3295949B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150107614A (ko) * | 2014-03-14 | 2015-09-23 | 에이알엠 리미티드 | 데이터 처리장치 및 이진수에 대해 시프트 기능을 수행하는 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3295949B2 (ja) | 2002-06-24 |
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