KR890004307B1 - 부동소수점 가감산 장치 - Google Patents

부동소수점 가감산 장치 Download PDF

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KR890004307B1
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Abstract

내용 없음.

Description

부동소수점 가감산 장치
제1도는 부동소수점 표현의 일예의 형식을 보이는 도면.
제2도는 종래의 부동소수점 비교연산용 회로도.
제3도는 본 발명의 일실시예에 의한 비교연산용 회로도.
제4도는 제3도에 보인 회로에 사용한 쉬프트 제어 데이타의 일예를 나타내는 표.
제5도는 제3도에 보인 회로의 동작방식을 나타내는 도면.
제6도는 제2도에 보인 종래 회로의 동작방식을 나타내는 도면.
제7도는 본 발명의 변형된 실시예를 나타내는 도면.
제8도는 제7도에 보인 실시예의 동작방식을 나타내는 도면.
제9도는 제8도에 나타낸 동작과 대응하는 종래의 동작방식을 나타내는 도면.
제10도 및 제11도는 제3도와 제7도에 보인 회로에 사용된 쉬프트제어 데이타를 발생시키기 위한 회로의 예를을 나타낸 도면.
본 발명은 2개의 부동소수점(floating-point)데이타의 가감산장치에 관한 것이다. 본 발명에 의한 장치는 범용 업무용 콤퓨터에 속한다. 일반적으로 가수(mantissa)부, 지수(exponent)부 및 부호(code)로 이루어진 2개의 부동 소수점 데이타간의 가감산에 있어서는 가수부의 항낮추기, 가수부의 가산, 정규화(nomalixation)가 이루어진다.
종래에는 2개의 입력 데이타의 지수부의 비교연산을 비교기에서 행하여 지수부간의 차와, 어느 입력데이타가 큰가 등의 쉬프트제어 데이타(shift control data)를 발생시키면, 그 발생된 쉬프트제어 데이타는 쉬프트 회로에 송출되고, 그 데이타를 사용해서 2개의 입력 데이타의 가수부들간의 항낮추기를 위한 쉬프트 동작 즉 자리 이동 동작을 수행한다.
그러한 종래의 방법에서는 지수부의 비교연산과 가수부의 쉬프트 연산이 순차적으로 행해지므로 2개의 데이타에 대한 부동소수점의 가감산 처리를 행하는데 상당히 긴 시간이 걸린다는 것이 종래의 방법에서 하나의 단점이 이었다. 본 발명은 목적은 2개의 데이타의 가수부를 쉬프트시키고, 그에 따른 2개의 데이타간의 가감산을 고속으로 행하는 2개의 데이타에 대한 개량된 부동소수점 가감산 장치를 제공하는데 있다.
본 발명에 의하면 2개의 데이타의 지수부들간의 비교연산을 수행하여, 2개의 데이타의 가수부들간의 항맞추기를 위한 쉬프트 제어데이타를 발생시킨 다음 , 발생된 쉬프트제어 데이타를 근거로 쉬프트 동작을 행하는 2개의 데이타에 대한 부동소수점 가감산 장치를 제공하는데 있다.
본 장치는 2개의 데이타들의 지수부들의 하위 비트들간의 비교를 근거로 쉬프트제어 데이타를 발생시키기 위한 제1쉬프트제어 데이타 발생기와 , 그리고 2개의 데이타의 지수부들의 전체 비트들간의 전체 비트들간의 비교를 근거로 쉬프트제어 데이타를 발생시키기 위한 제 2 쉬프트제어 데이타 발생기를 포함하고 있다. 본 장치는 또한 제1쉬프트제어 데이타 발생기에 의해 발생된 쉬프트 제어데이타 를 근거로 하여 2개의 데이타의 가수부들간의 항맞추기를 위한 제1쉬프트회로와, 제2쉬프트제어 데이타 발생기에 의해 발생된 쉬프트제어 데이타를 근거로 하여 2개의 데이타의 가수부들간의 항맞추기를 위한 제2쉬프트회로와 제2쉬프트회로의 출력을 근거로 하여 가산을 수행하기 위한 계산기를 포함하고 있다. 본 장치에서는 2개의 데이타의 가수부들 간의 항맞추기가 쉬프트 동작과 병행하여 쉬프트 제어데이타를 발생시킴으로써 된다.
양호한 실시예들은 이해하는데 도움을 주기 위해, 제1도에는 부동소수점 표현의 일예의 형식을 나타었고, 제2도에서는 부동소수점 표현 방식에 의한 종래의 비교연산용 회로가 도시되어 있다.
제1도에 나타낸 예에서 +A×16←로 표현되는 데이은 1비트의 부호(±)부 7비트의 지수부, 그리고 7바이트(byte)의 가수부로 구성된다. 따라서, 데이타의 전체시트는 8바이트로 구성된다.
제2도에 보인 종래의 회로는 비교기 100, 제1쉬프트회 201. 제2쉬프트회로202, 그리고 자리올림 전달 가산기(carry propagate adder)300을 포함하고 있다. 제1입력데이타와 제2입력데이타의 지수부들은 비교기에서 비교되어 제 1 및 제 2데이타의 지수부들간의 차를 나타내주는 쉬프트제어 데이타와 어느한 입력 데이타가 다른 입력데이타보다 더 크다는 것을 말해주는 정보를 발생시켜 준다. 발생된 쉬프트제어 데이타는 제1쉬프트회로 201과 제2쉬프트회로 202에 공급되어 두 입력 데이타의 가수부들의 항 맞추기를 실행하도록 쉬프트 동작한다.
제3도는 본 발명의 실시예에 의한 방법을 사용한 부동소수점 표현방식에 의해 비교연산을 행하기 위한 회로도이다.
제3도에 보인 회로는 제1제어데이타 발생기 11과 쉬프트제어 데이타 발생용 제2제어데이타 발생기 12, 제3쉬프트회로 21, 제4쉬프트회로 22, 제5쉬프트회로 31, 제6쉬프트회로 32와 자리올림 전달가산기 4를 포함하고 있다.
제1입력데이타와 제2입력데이타의 조합에 해당하는 쉬프트제어 데이타S(TH),S(EX), SA4,SA3,SA2및 SA1의 조합이 제4도에 나열되어 있다. SA1과SA2는 두개의 입력데이타의 지수부의 하우 비트를 비교해서 생성되는 쉬프트제어 데이타이다.
SA3,SA4,S(TH) 및 S(EX) 및 S(EX)는 상기 두 입력데이타의 지수부의 상기하위 비트를 제외한 상위 비트를 비교해서 생성되는 쉬프트제어 데이타이다.
SA1과 SA2는 비교적 짧은 시간에 비교적 적은 논리수단에 의해 생성되는 반면SA3,SA4,S(TH) 및 S(EX) 및 S(EX)는 비교적 긴 시간에 비교적 많은 논리단수에 의해 생성된다.
이것은SA3,SA4,S(TH) 및 S(EX) 및 S(EX) 의 생성을 SA1과 SA2를 사용하는 쉬프트동작과 병행하여 수행함으로써 모든 쉬프트제어동작을 고속으로 수행한다는 아이디어까지 이르게 하였다.
0항 -15항 자리이동 즉 , 쉬프트를 위해 0,1,2, 및 3항 자리이동(0,4,8 및 12비트 자리이동)을 위한 섬세한 쉬프트(fine shift)제어 데이타와 0,4,8 및 12항 자리이동(0,16,32,48 비트 자리이동)을 위한 거친 쉬프트제어 데이타가 생성된 , 0-15항의 임의 부분의 쉬프트는 상술한 섬세한 쉬프트제어 데이타와 거친 쉬프트제어 데이타를 조합하여 수행된다. 따라서, 쉬프트제어 데이타의 어떤 부분이라도 2비트로 표현될 수 있다.
S(TH)는 다른 입력데이타의 지수부보다 더 큰 지수부를 갖는 문제의 입력 데이타의 가수부에 대해 쉬프트가 수행되는 것을 방지하는 "드로우 through" 신호이다. 만일 두 입력데이타 간에 비교연상이 행해질 경우 더 작은 지수부를 갖는 한 입력데이타의 지수부는 우측으로 쉬프트되어야 하는 한편 상술한 더 큰 지수부를 갖는 다른 입력데이타의 가수부는 쉬프트되지 않도록 해야 한다.
S(EX)은 15항을 넘는 자리이동 즉, 16항 이상의 쉬프트를 나타내는 "익시드(exceed"신호로서, 가수부 전체의 비트를 0으로 바꾸는 지령을 한다.
그러므로, S(TH)에 대해 1비트가 필요하면 S(EX)에 대해 또 다른 비트가 필요하다.
따라서 쉬프트제어 데이타는 SA1,SA2,SA3,SA4,S(TH),S(EX)해 총 6비트가 필요하다.
제1데이타의 지수부가 제2데이타의 지수부보다 더 작을때 드로우 신호S(TH)는 "0"이며 쉬프트회로 32는 바이패스(by-pass)경로 221이 선택되어 제2데이타의 가수부가 쉬프트됨이 없이 통과하도록 제어한다.
결국, 제1데이타의 지수바가 제2데이타의 지수부보다 더 클때 드로우신호 S(TH)는 "1"이며, 쉬프트회로 31은 바이패스경로 221이 선택되어 제2데이타의 가수부가 전이됨이 없이 통과하도록 제어한다.
익시드신호 S(EX)가 "1"일때 쉬프트되는 측의 데이타의 가수부는 모두"0이 되도록 제어한다.
SA1,SA2,SA3,SA4가 모두 "1"일때, 가수부의 15항 쉬프트는 쉬프트되는 측의 데이타의 가수부가 모두 "0"이 되도록 수행한다.
제3도에 나타낸 회로는 다음과 같이 동작된다.
제1데이타와 제2데이타의 지수부들의 하위비트들로부터 유도된 0,1,2 또는 3단위의 섬세한 쉬프트를 행하기 위한 쉬프트제어 신호들 SA1과 SA2는 제어데이타 발생기 11에서 연산된다. 쉬프트량의 연산에 필요한 시간은 비교적 짧다. 그러므로, 쉬프트제어 신호들 SA1과 SA2는 단시간에 발생한다. 발생된 SA1과 SA2는 섬세한 쉬프트동작을 수행하도록 쉬프트회로21과 22에 즉시 공급된다.
섬세한 쉬프트동작 중에, 제1 및 제2 데이타의 지수부들의 전체 비트들로부터 유도된 0,4,8 또는 12단위의 거친 쉬프트를 행하기 위한 나머지 쉬프트 제어신호 SA3,SA4,S(TH),S(EX)가 데이타 발생기12에서 발생된다.
발생된 SA3,SA4,S(TH)및,S(EX)는 거친 쉬프트 동작을 하도록 쉬프트회로31과 32에 공급된다.
"드로우 "신호 S(TH)가 제어데이타 발생기 12로부터 발생되어 쉬프트회로 31과 32에 공급될때, 바이패스211과 221을 통하여 이송되는 데이타는 SA1과 SA2에 의한 쉬프트동작이 제3 및 제4 쉬프트회로에서 수행되었다는 사실과 무관하게 쉬프트회로 31과 32에 의해 선택된다.
그러므로SA3,SA4,S(TH)와,S(EX)에 대한 제어데이타 발생기12 내에서 쉬프트제어 데이타의 발생동작은 쉬프트회로21과 22내의 쉬프트동작과 병행하여 수행된다. 따라서 ,자리올림 전달 가산기 4에 대한 입력 데이타는 비교적 단기간에 얻어진다.
제3도에 보인 회로의 동작의 시간도표를 제5도에 나타내고, 제2도에 상응하는 종래 회로의 동작의 사간도표를 제6도에 나타내었다. 제5도와 제6도를 비교해서 보면 두 입력 데이타의 가수부의 항맞추기의 전체동작이 제5도에 보인 회로의 경우가 제6도에 보인 회로의 경우보다 더 짧은 시간에 수행될 수 있음을 알 수 있다.
본 발명의 변형된 실시예가 제7도에 도시되어 있다. 제7도에 도시된 회로의 동작의 시간 도표를 제8도에 나타내었다.
제7도에 나타낸 회로는 제어데이타 발생기11, 제어데이타 발생기12, 쉬프트회로 21,22,31및 32 자리올림 전달가산기 4, 그리고 올림수 예견부(carry look head portion)41을 포함하고 있다. 제7도에 도시된 회로는 또한 선택기 13, 비제로(non-zero) 검출 및 쉬프트량 연산부5, 예외 경우 점줄 및 조건 코드(condition code)발생부 6, 지수교정부 7, 그리고 쉬프트회로 8을 포함한다.
비제로 최좌측 항 검출 및 쉬프트량 연산부 5는 대수적가감산 처리의 결과가 얻어지는시간까지 올림수예견부 41에서 수행되는 대수가감산 처리와 병행하여 가감산의 결과로서 비제로 최좌측 항을 검출하여, 비제로 최좌측 항들의 정규화에 필요한 쉬프트량을 연산한다.
비제로 항 검출과 쉬프트량 연산부분에 관해서는 일본 특허원 소58-103152호를 참조하면 된다.
무효항 검출과 쉬프트량 연산부 5에서는 중간합의 상위 항에서 비제로 최좌측 항의 검출과 정규화에 필요한 항수 n의 연산이 수행된다.
예외경우 검출과 조건코드 발생부 6은 예외 경우 검출 및 조건코드를 발생시키도록 비제로 최좌측 디지트 검출과 쉬프트량 연산부 5와 선택기 13으로부터 데이타를 수신한다. 예외 경우 검출 및 조건코드 발생부 6에서는다음에 열거되는 예외 경우들의 검출이 행해진다.
(1)가수부들에 관한 연산결과가 모두 "0"인 경우(2)지수부들의 오버플로우(overflow)는 정규화의 결과로서 발생한다. 예를들면 지수부가 "63"에서 "64"으로 가는 경우 (3) 지수부의 언더플로우(underflow)는 정규화의 결과로서 발생한다. 예를들어 지수부가 "-64"에서 "-66"으로 가는 경우 예외 경우 검출 및 조건 코드 발생부 6에서는 다음에 열거되는 조건코드들의 발생이 행해진다.
(1)제1데이타가 제2데이타와 동일할때 "조건코드 0"이 온(ON)이다. (2)제1데이타가 제2데이타보다 작을때 "조건코드1"이 온이다. (3)제 1데이타가 제2데이타보다 클때 "조건코드2"가 온이다.
쉬프트회로 8은 자리올림 전달 가산기 4와 비제로 최좌측 항 검출 및 쉬프트량 연산부 5로 부터 데이타를 수신하여 정규화를 위한 쉬프트량을 근거로하여 가수부에서 비제로 최좌측 항의 좌측 쉬프트를 수행한다.
이러한 쉬프트는 소위 후연산 정규화 또는 후 쉬프트라 칭한다.
지수부 교정부 7은 다른 입력 데이타의 지수보보다 큰 지수를 갖는 제 1 및 제2 입력데이타들중 하나의 지수부로부터 비제로 최좌측 항 검출 및 쉬프트량 연산부 5에서 얻은 정규화를 위해 필요한 좌측 쉬프트량을 빼주어 최종출력 데이타의 지수부를 발생시킨다. 예외 경우 검출 및 조건코드 발생부 6은 인터럽트마스크(interrupt mask)조건 등에 관하여 조건코드 인터럽트신호를 발생시킨다.
예외 경우 검출 및 조건코드발생부 6은 지수부 교정부 7의 동작과 병행 동작할 수 있다.
제7도에 나타낸 회로의 동작의 시간도표를 제도에 나타내었고, 대응하는 종래의 회로의 동작의 시간도표를 제9도에 나타내었다. 제8도와 제9도를 비교하면 전체 가감산 동작은 제7도에 나타낸 회로의 경우가 대응하는 종래의 경우보다 더 짧은 시간에 수행될 수 있음을 알 수 있다. 제3도와 제7도에 나타낸 회로들에 사용된 신호 SA1,SA2,SA3,S(EX) 및 S8TH)를 발생시키기 위한 일예를 제10도와 제11도에 나탄내었다.
E1은 제1데이타의 지수부로서 다음과 같이 7비트로 구성된다.
E1 :e(1,7), e(1,6), 3e(1,5),e(1,4),e(1,3),e(1,2),e(1,1)e2는 제 2데이타의 지수부로서 다음과 같이 7비트로 구성된다.
E2 :e(1,7), e(2,6), e(2,5),e(2,4),e(2,3),e(2,2),e(2,1) SA1은 "E1-E1"의 최하위 비트에 관한 것이다.
SA2는 "E2-E1"의 최하위 비트로 부터 둘째비트에 관한 것이다. SA3는 "E2-E1"의 최하위 비트로부터 세째비트에 관한 것이다. SA4는 "E2-E1"의 최하위 비트로부터 네째 비트에 관한 것이다.
S(TH)는 조건 "E2-E1<-1"에 관한 것이다.
S(EX) 는 조건"E2-E2<-16"또는 "E2-E1>-16"즉 1"E2-E'2>16" 관한 것이다.
이 신호들의 논리식은 다음과 같다.
여기서 "EOR"은 익스클루시브오아 논리회로를 나타낸다.
SA1: (e(2,1)=e(1,1)
SA2: (2e(2,2)
Figure kpo00001
e(1,2) EOR (e(2,1)<e(1,1)
SA3:(e(2,4)
Figure kpo00002
e(1,3)EOR(2(2,2)<e(1,2)+(e(2,2)
Figure kpo00003
e(1,2)<e(2,1)<e(1,1))}
SA4:(e(2,4)
Figure kpo00004
e(1,4)EOR{e(2,3)<(1,3)+e(2,3)
Figure kpo00005
e(1,3)(e(2,2)<e(1,2)+e(2,3)
Figure kpo00006
e(1,3))e(2,2)
Figure kpo00007
e(1,2)(e(2,1)<e(1,1))}
S(EX) : (E1-E2
Figure kpo00008
16)+(E2-E1
Figure kpo00009
16)
S(TH) : (E2-E1
Figure kpo00010
-1)
S(EX)관하여, (E1-E2
Figure kpo00011
16)은 다음과 같이 주어진다.
(E1E2
Figure kpo00012
16)=(e(1,7)e(2,7))(e(1,6)
Figure kpo00013
e(2,6))+(e(1,7)>e(2,7))(e(1,5)
Figure kpo00014
e(2,5))+(e(1,7)>(e(2,7))(E1'
Figure kpo00015
E2')+(e(1,7)=(e(2,7))(e(1,6>e(2,6))(e(1,5)
Figure kpo00016
e(2,5))+(e(1,7)=e(2,7))(e(1,6)>e(2,6))((E1'
Figure kpo00017
E2')+(e(1,7)=e(2,7))(e(1,6)=e(2,6))(e(1,5)>e(2,5),(E1'
Figure kpo00018
E2') 여기서,
E1'>E2'=(e(1,4)>e(2,4))+(e(1,4)
Figure kpo00019
e(2,4))+(e(1,3)>e(2,3))(e(1,4)
Figure kpo00020
e(2,4))+e(1,3)>e(2,3))(e(1,2)>e(2,2))+e(1,4)
Figure kpo00021
e(2,4))e(1,3)
Figure kpo00022
e(2,3)e(1,2)
Figure kpo00023
e(2,2)e(1,1)>(e(2,1))
S(EX)관하여 (E2=E1
Figure kpo00024
16)은 숫자 "1"이 숫자 "2"로 대치고 숫자 "2"가 숫자 "1"로 대치되는 것을 제외하고는 (E1-E2
Figure kpo00025
16)은 숫자 "1"로 대치되는 것을 제외하고는 (E1-E2
Figure kpo00026
16)의 경우에서와 동일하게 주어진다.
S(TH)에 관하여 (E2E1
Figure kpo00027
16)의 경우에서와 동일하게 주어진다.
S(TH)에 관하여 (E2E1
Figure kpo00028
-1)은 다음과 같이 주어진다.
(E1E2
Figure kpo00029
1)=(e(1,7)>e(2,7))+(e(1,7)
Figure kpo00030
e(2,7))(e(1,6)>e(2,6))+(e(1,7)
Figure kpo00031
e(2,7))(e(1,)
Figure kpo00032
e(2,6))(e(1,5)>(e(2,5)+e(1,7)
Figure kpo00033
(e(2,7)(e(1,6))
Figure kpo00034
e(2,6))e(1,5)
Figure kpo00035
(e(2,5))(E1'
Figure kpo00036
E2')여기서,
(E1'>E2'=(e(1,4)>e(2,4))+(e(1,4)>e(2,4))+(e(1,3)>(e(2,3))+(e(1,4)
Figure kpo00037
e(2,4))(e(1,3)
Figure kpo00038
e(2,3))(e(1,2)>e(2,2))+e(1,4)
Figure kpo00039
(e(2,4))(e(1,3))(e(1,2)
Figure kpo00040
(e(2,2))e(1,1)>(e(2,1)).

Claims (2)

  1. 두 데이타의 지수부들간의 비교연산을 수행하여 두 데이타의 가수부들간의 항맞추기를 실행하도록 쉬프트제어 데이타를 발생시키고, 상기 발생된 쉬프트제어 데이타를 근거로하여 쉬프트동작이 수행되는 두데이타에 대한 부동소수점 가감산 장치에 있어서, 상기 두 데이타의 지수부들의 하위 비트들가의 비교를 근거로 하여 쉬프트제어 데이타를 발생시키기 위한 제1쉬프트제어 데이타 발생수단(11)과, 상기 두 데이타의 지수부들의 전체 비트들간의 비교를 근거로하여 쉬프트제어 데이타를 발생시키기 위한 제2쉬프트제어 데이타 발생수단(12)과 상기 제1쉬프트제어 데이타 발생수단(11)에 의해 발생된 쉬프트제어 데이타를 근거로 하여 상기 두 가수부들간의 항 맞추기를 행하기위한 제1쉬프트 수단(21,22)과, 상기 제2쉬프트제어 데이타 발생수단(12)에 의해 발생된 쉬프트제어 데이타를 근거로 하여 상기 두 데이타의 가수부들간의 항맞추기를 행하기 위한 제2쉬프트수단(31,32)과 , 그리고 상기 제2쉬프트수단(31,32)의 출력들을 근거로 하여 가산을 수행하기 위한 연산수단(44)을 포함되며, 상기 두 데이타의 가수부들간의 행맞추기의 동작은 쉬프트동작과 병행하여 상기 시프트 제어 데이타 발생을 수행함으로써 달성되는 부동소수점 가감산 장치.
  2. 제1항에 있어서, 비제로 최좌측 항 검출 및 쉬트량 연산용 수단(5)과 지수부수단(7)과 그리고 예외 경우 검출 및 조건코드 발생용 수단(6)을 더 포함하는 부동소수점 가감산 장치.
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