JPS6149234A - 浮動小数点乗算回路 - Google Patents
浮動小数点乗算回路Info
- Publication number
- JPS6149234A JPS6149234A JP59169973A JP16997384A JPS6149234A JP S6149234 A JPS6149234 A JP S6149234A JP 59169973 A JP59169973 A JP 59169973A JP 16997384 A JP16997384 A JP 16997384A JP S6149234 A JPS6149234 A JP S6149234A
- Authority
- JP
- Japan
- Prior art keywords
- data
- floating point
- multiplication
- mantissa
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/483—Computations with numbers represented by a non-linear combination of denominational numbers, e.g. rational numbers, logarithmic number system or floating-point numbers
- G06F7/487—Multiplying; Dividing
- G06F7/4876—Multiplying
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/499—Denomination or exception handling, e.g. rounding or overflow
- G06F7/49936—Normalisation mentioned as feature only
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computational Mathematics (AREA)
- Computing Systems (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Nonlinear Science (AREA)
- General Engineering & Computer Science (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、整数乗算の実現可能な浮動小数点乗算回路に
関する。
関する。
計算機の多くは、浮動小数点演算の他に、整数演算を必
要とする。しかして、上記浮動小数点や整数の加減算処
理は、一般にその専用演算回路を用いて実行されるが、
乗算を実行する乗算回路のハードウェア量は非常に膨大
であることがら、従来１つの乗算回路を共用してその乗
算処理を実行するようにしている。
要とする。しかして、上記浮動小数点や整数の加減算処
理は、一般にその専用演算回路を用いて実行されるが、
乗算を実行する乗算回路のハードウェア量は非常に膨大
であることがら、従来１つの乗算回路を共用してその乗
算処理を実行するようにしている。
ところが第２図に対比して示すように、整数のデータ形
式ａと、浮動小数のデータ形式すとは全く異なる。即ち
、１つの整数はＮビットのデータ形式で表現され、また
浮動小数はｎビットの仮数部Ｍと（Ｎ−ｎ）ビットの指
数部ＥとからなるＮビットのデータ形式で表現される。
式ａと、浮動小数のデータ形式すとは全く異なる。即ち
、１つの整数はＮビットのデータ形式で表現され、また
浮動小数はｎビットの仮数部Ｍと（Ｎ−ｎ）ビットの指
数部ＥとからなるＮビットのデータ形式で表現される。
この為、上記２種類のデータ形式にまたがる乗算演算を
実行する場合には、それらの間でデータ形式の変換を行
うことが必要であった。例えば乗算回路が浮動小数点乗
算回路として構成される場合には、整数データを一旦浮
動小数形式のデータに変換した後、その乗算処理を実行
し、しかる後、その乗算結果を再び一数データ形式に変
換することが必要であった。この為、データ形式の変換
処理に多大な時間が費やされ、乗算処理効率の低下を招
いていた。
実行する場合には、それらの間でデータ形式の変換を行
うことが必要であった。例えば乗算回路が浮動小数点乗
算回路として構成される場合には、整数データを一旦浮
動小数形式のデータに変換した後、その乗算処理を実行
し、しかる後、その乗算結果を再び一数データ形式に変
換することが必要であった。この為、データ形式の変換
処理に多大な時間が費やされ、乗算処理効率の低下を招
いていた。
またこのようにデータ形式が相互に異なった整数および
浮動小数に対する乗算処理を、１つの乗算回路で可能と
するには、その乗算回路の構成が複雑化することのみな
らず、その演算実行開開が非常に複雑化すると云う不具
合があった。
浮動小数に対する乗算処理を、１つの乗算回路で可能と
するには、その乗算回路の構成が複雑化することのみな
らず、その演算実行開開が非常に複雑化すると云う不具
合があった。
（発明の目的）
本発明はこのような事情を考慮してなされたもので、そ
の目的とするところは、データ形式の変換による時間損
失の低減を図り、統一した手法により浮動小数点に対す
る乗算と整数に対する乗算とをそれぞれ効率良く実行す
ることのできる実用性の高い浮動小数点乗算回路を提供
することにある。
の目的とするところは、データ形式の変換による時間損
失の低減を図り、統一した手法により浮動小数点に対す
る乗算と整数に対する乗算とをそれぞれ効率良く実行す
ることのできる実用性の高い浮動小数点乗算回路を提供
することにある。
本発明は、整数データを、その仮数部の最上位ビットを
Ｏとした浮動小数形式で表現して、これを特別な形式の
浮動小数と看做し、整数データと浮動小数データとの間
で特別な区別を設けなくし、これによって両者を統一的
に取扱うことを可能としたものである。そして、ｎビッ
トの仮数部を有する浮動小数形式の被乗数データおよび
乗数データを入力して、その乗算結果を浮動小数形式の
データとして求めるに際して、入力された２つの浮動小
数データのｎビットの仮数部の乗算によって生じた２ｎ
ビットの仮数部乗算結果の上位ｎビットがＯのとき、そ
の下位ｎビットのデータを前記浮動小数形式の乗算結果
の仮数部データとして得るようにしたものである。
Ｏとした浮動小数形式で表現して、これを特別な形式の
浮動小数と看做し、整数データと浮動小数データとの間
で特別な区別を設けなくし、これによって両者を統一的
に取扱うことを可能としたものである。そして、ｎビッ
トの仮数部を有する浮動小数形式の被乗数データおよび
乗数データを入力して、その乗算結果を浮動小数形式の
データとして求めるに際して、入力された２つの浮動小
数データのｎビットの仮数部の乗算によって生じた２ｎ
ビットの仮数部乗算結果の上位ｎビットがＯのとき、そ
の下位ｎビットのデータを前記浮動小数形式の乗算結果
の仮数部データとして得るようにしたものである。
（発明の効果〕
かくして本発明によれば、整数を浮動小数の特別な場合
であると看做すことによって、入力データが浮動小数で
あっても、或いは整数であっても同一の乗算回路にて統
一された手法にて、その乗算処理を実行することができ
る。そして、その乗算回路の構成の簡易化とその制卸手
順の単純化を図ることが可能となる。また本発明によれ
ば、整数データと浮動小数点データとの間のデータ形式
変換の必要性を極力少なくすることができる。これ故、
データ形式の変換処理に要する時間を大幅に少なくして
、その乗算処理を効率良く実行することが可能となり、
またそのデータ形式の変換処理の単純化を図ることも可
能となる等の効果が秦・ぜられる。
であると看做すことによって、入力データが浮動小数で
あっても、或いは整数であっても同一の乗算回路にて統
一された手法にて、その乗算処理を実行することができ
る。そして、その乗算回路の構成の簡易化とその制卸手
順の単純化を図ることが可能となる。また本発明によれ
ば、整数データと浮動小数点データとの間のデータ形式
変換の必要性を極力少なくすることができる。これ故、
データ形式の変換処理に要する時間を大幅に少なくして
、その乗算処理を効率良く実行することが可能となり、
またそのデータ形式の変換処理の単純化を図ることも可
能となる等の効果が秦・ぜられる。
以下、図面を参照して本発明の一実施例につき説明する
。
。
第１図は実施例回路の概略構成図である。図中、１．２
はｎビットの仮数部を持つ浮動小数形式で表現された、
被乗数データおよび乗数データをそれぞれ入力して格納
する入力レジスタである。
はｎビットの仮数部を持つ浮動小数形式で表現された、
被乗数データおよび乗数データをそれぞれ入力して格納
する入力レジスタである。
この浮動小数形式で表現される被乗数データおよび乗数
データは、例えば第３図に示すように指数部Ｅ、！＝ｎ
ビットの仮数部Ｍとからなるもので、その仮数部Ｍの最
上位ビットを２° 桁として次のように定義される。
データは、例えば第３図に示すように指数部Ｅ、！＝ｎ
ビットの仮数部Ｍとからなるもので、その仮数部Ｍの最
上位ビットを２° 桁として次のように定義される。
そしてこの仮数部の最上位ビット（２° ）の値（ｍｏ
）がＯか１かによって、その浮−％ｔ＼数が正規化浮
動小数か、或いは非正規化浮動小数であるかが示される
。整数は、このような非正規化浮動小数の特殊な場合と
して定義され、第３図（ａ）に示すようにｎビットの仮
数部Ｍの最上位ビットの値をＯとし、且つその指数部Ｅ
の値を゛（ｎ−１）とするデータとして次のように与え
られる。
）がＯか１かによって、その浮−％ｔ＼数が正規化浮
動小数か、或いは非正規化浮動小数であるかが示される
。整数は、このような非正規化浮動小数の特殊な場合と
して定義され、第３図（ａ）に示すようにｎビットの仮
数部Ｍの最上位ビットの値をＯとし、且つその指数部Ｅ
の値を゛（ｎ−１）とするデータとして次のように与え
られる。
２°−’ ＊Ｍ （ｍｏ ＝Ｏ）つまり整数は、
その整数データを浮動小数の仮数部に右づめにして格納
し、指数部Ｅの値を（ｎ−１）としたデータとして与え
られる。換言すれば上記整数データは、非正規化浮動小
数であって、且つその指数部Ｅの値が（ｎ−１）である
ことによって特徴付けられる。尚、通常の浮動小数デー
タは、その仮数部の最上位ビット（２° ）＋７）値（
ｍｏ）を１とした、正規化浮動小数として与えられる。
その整数データを浮動小数の仮数部に右づめにして格納
し、指数部Ｅの値を（ｎ−１）としたデータとして与え
られる。換言すれば上記整数データは、非正規化浮動小
数であって、且つその指数部Ｅの値が（ｎ−１）である
ことによって特徴付けられる。尚、通常の浮動小数デー
タは、その仮数部の最上位ビット（２° ）＋７）値（
ｍｏ）を１とした、正規化浮動小数として与えられる。
指数部加算器３は、前記入力レジスタ１．２にそれぞれ
格納されたデータの指数部の値を入力して、その間の加
算値を指数部乗算結果として求めている。また仮数部乗
算回路４は、前記入力レジスタ１．２にそれぞれ格納さ
れたデータのｎビットからなる仮数部データをそれぞれ
入力して、その間の乗算処理を実行して２ｎビットの仮
数部乗算結果を求めている。この２ｎビットの仮数部乗
算結果については、前述したように浮動小数の仮数部の
最上位ビットが２°桁で定義されることから、上記仮数
部乗算結果は、右１ビットシフト回路５を介して右１ビ
ットシフト処理された後、仮数部左ビットシフト回路６
に入力される。
格納されたデータの指数部の値を入力して、その間の加
算値を指数部乗算結果として求めている。また仮数部乗
算回路４は、前記入力レジスタ１．２にそれぞれ格納さ
れたデータのｎビットからなる仮数部データをそれぞれ
入力して、その間の乗算処理を実行して２ｎビットの仮
数部乗算結果を求めている。この２ｎビットの仮数部乗
算結果については、前述したように浮動小数の仮数部の
最上位ビットが２°桁で定義されることから、上記仮数
部乗算結果は、右１ビットシフト回路５を介して右１ビ
ットシフト処理された後、仮数部左ビットシフト回路６
に入力される。
一方、前記２ｎビットの仮数部乗算結果は先頭ゼロビッ
トカウンタ７に入力され、その上位ｎビットについて、
その最上位ビットから連続する○の数が計数される。
トカウンタ７に入力され、その上位ｎビットについて、
その最上位ビットから連続する○の数が計数される。
もし上記仮数部乗算結果の上位ｎビットが連続してＯで
あるならば、前記先頭ゼロヒツトカウンタ７は、その最
大ＩＩ（ｎ）を前記仮数部左ビットシフト回路６および
指数部更新加算回路８にそれぞれ与え、更にこのデータ
を入力して仮数部左ビットシフト回路６は、前記右１ピ
ットシフト回路５を介して入力された前記仮数部乗算結
果をｎビット左シフトして、前記仮数部乗算結果の下位
ｎビットを選択抽出している。また指数部更新加算回路
８は、上記仮数部乗算結果の左ｎビットシフトに応じて
、前記指数部加算器３が求めた指数部加算結果に上記デ
ータ（−ｎ）を加算し、また前記右１ビットシフトに対
応して（１）を加算している。従って、前記仮数部の上
位ｎビットが連続してＯであった場合、指数部に対する
乗算結果は（ｎ−１＞として求められる。このようにし
て求められた指数部データと仮数部データとが、その最
終的な乗算結果として出力レジスタ９にそれぞれ格納さ
れる。尚、上記仮数部データは丸め処理回路１０を介し
て、その最下位ビットに対する丸め処理、例えば四捨五
入処理が施された後、前記出力レジスタ９に格納される
ようになっている。
あるならば、前記先頭ゼロヒツトカウンタ７は、その最
大ＩＩ（ｎ）を前記仮数部左ビットシフト回路６および
指数部更新加算回路８にそれぞれ与え、更にこのデータ
を入力して仮数部左ビットシフト回路６は、前記右１ピ
ットシフト回路５を介して入力された前記仮数部乗算結
果をｎビット左シフトして、前記仮数部乗算結果の下位
ｎビットを選択抽出している。また指数部更新加算回路
８は、上記仮数部乗算結果の左ｎビットシフトに応じて
、前記指数部加算器３が求めた指数部加算結果に上記デ
ータ（−ｎ）を加算し、また前記右１ビットシフトに対
応して（１）を加算している。従って、前記仮数部の上
位ｎビットが連続してＯであった場合、指数部に対する
乗算結果は（ｎ−１＞として求められる。このようにし
て求められた指数部データと仮数部データとが、その最
終的な乗算結果として出力レジスタ９にそれぞれ格納さ
れる。尚、上記仮数部データは丸め処理回路１０を介し
て、その最下位ビットに対する丸め処理、例えば四捨五
入処理が施された後、前記出力レジスタ９に格納される
ようになっている。
一方、前記仮数部乗算結果の上位ｎビットが連続して０
でない場合には、前記先頭ゼロごットカウンタ７の信号
出力によって、前記仮数部左ビットシフト回路６は前記
仮数部乗算結果の上位ビットに０がなくなるまで、つま
りその最上位ビットが１どなる迄該仮数部乗算結果を左
シフトし、これを正規化処理している。この正規化処理
におけるビットシフト数に応じたデータを前記指数部更
新加算回路８に与えて、その指数部計算結果を補正して
いる。この正規化処理によって、浮動小数データに対す
る乗算結果が求められている。そして、このようにして
修正された指数部データ、および前記仮数部左ビットシ
フト回路６を介して正規化され、且つ丸め回路１０を介
して最下位ビットを丸め処理してなる仮数部データは出
力レジスタ９にそれぞれ格納された後、出力される。
でない場合には、前記先頭ゼロごットカウンタ７の信号
出力によって、前記仮数部左ビットシフト回路６は前記
仮数部乗算結果の上位ビットに０がなくなるまで、つま
りその最上位ビットが１どなる迄該仮数部乗算結果を左
シフトし、これを正規化処理している。この正規化処理
におけるビットシフト数に応じたデータを前記指数部更
新加算回路８に与えて、その指数部計算結果を補正して
いる。この正規化処理によって、浮動小数データに対す
る乗算結果が求められている。そして、このようにして
修正された指数部データ、および前記仮数部左ビットシ
フト回路６を介して正規化され、且つ丸め回路１０を介
して最下位ビットを丸め処理してなる仮数部データは出
力レジスタ９にそれぞれ格納された後、出力される。
かくしてこのように構成された本回路によれば、整数デ
ータが指数部を（ｎ−１）とし、仮数部をその最上位ビ
ットをＯとした右づめデータとする非正規化浮動小数形
式のデータとして表現するので、２つの整数データが入
力されたとき、その仮数部乗算結果の上位ｎビットが０
である限り、その乗算結果は指数部を（ｎ−１）とし、
仮数部をその最上位ピッ１〜を○とした右づめデータと
する非正規化浮動小数形式のデータとして得ることがで
きる。つまり浮動小数形式で表現された整数データに対
する乗算結果を、浮動小数形式で表現される整数データ
として求めることが可能となる。
ータが指数部を（ｎ−１）とし、仮数部をその最上位ビ
ットをＯとした右づめデータとする非正規化浮動小数形
式のデータとして表現するので、２つの整数データが入
力されたとき、その仮数部乗算結果の上位ｎビットが０
である限り、その乗算結果は指数部を（ｎ−１）とし、
仮数部をその最上位ピッ１〜を○とした右づめデータと
する非正規化浮動小数形式のデータとして得ることがで
きる。つまり浮動小数形式で表現された整数データに対
する乗算結果を、浮動小数形式で表現される整数データ
として求めることが可能となる。
尚、２つの整数データの入力に対する仮数部乗算結果の
上位ｎビットがＯでない場合は、整数乗算のオーバーフ
ローが生じたことを意味する。この場合には、その乗算
結果は正規化された浮動小数として示されることになる
。
上位ｎビットがＯでない場合は、整数乗算のオーバーフ
ローが生じたことを意味する。この場合には、その乗算
結果は正規化された浮動小数として示されることになる
。
また２つの入力データの内の一方が、正規化浮動小数で
ある場合には、その仮数部乗算結果の上位ｎビットがＯ
とならない。従ってこの場合には、前述したように仮数
部乗算結果に対する正規化処理が実行されて、その乗算
結果は正規化浮動小数として求められることになる。ま
た入力データが共に浮動小数データである場合には、や
はりその仮数部乗算結果の上位ｎビットがＯとなること
がない。従って、この場合も同様に、その乗算結果が正
炭化浮動小数として得られることになる。
ある場合には、その仮数部乗算結果の上位ｎビットがＯ
とならない。従ってこの場合には、前述したように仮数
部乗算結果に対する正規化処理が実行されて、その乗算
結果は正規化浮動小数として求められることになる。ま
た入力データが共に浮動小数データである場合には、や
はりその仮数部乗算結果の上位ｎビットがＯとなること
がない。従って、この場合も同様に、その乗算結果が正
炭化浮動小数として得られることになる。
このように本実施例回路によれば、整数乗算処理を浮動
小数点乗算の一形態として実行することができる。つま
り、整数乗算処理と浮動小数点乗算処理とを同一の回路
で統一的に実行することができる。また実施例回路で示
される先頭ゼロビットカウンタ７や、仮数部左ビットシ
フト回路６は、従来の浮動小数点′乗算回路にあっても
必要なものであるから、本回路の構成が従来回路に比較
して複雑化することもない。つまり従来回路にあっても
、入力浮動小数が常に正規化されていると云う保証が無
いから、その乗算結果に対する正規化処理回路が必要で
ある。そして、この場合、如何なる浮動小数点入力に対
しても正規化処理を行うには２ｎビットの左シフト回路
が必要であることを考えれば、本回路ではｎビットの左
ビットシフト回路で十分であり、逆に回路構成の簡略化
を図り得ると云える。尚、本回路にあっては、正規化左
ビットシフト数が最大ｎビットに限られる為、その乗算
結果を完全に正規化できない場合がある。
小数点乗算の一形態として実行することができる。つま
り、整数乗算処理と浮動小数点乗算処理とを同一の回路
で統一的に実行することができる。また実施例回路で示
される先頭ゼロビットカウンタ７や、仮数部左ビットシ
フト回路６は、従来の浮動小数点′乗算回路にあっても
必要なものであるから、本回路の構成が従来回路に比較
して複雑化することもない。つまり従来回路にあっても
、入力浮動小数が常に正規化されていると云う保証が無
いから、その乗算結果に対する正規化処理回路が必要で
ある。そして、この場合、如何なる浮動小数点入力に対
しても正規化処理を行うには２ｎビットの左シフト回路
が必要であることを考えれば、本回路ではｎビットの左
ビットシフト回路で十分であり、逆に回路構成の簡略化
を図り得ると云える。尚、本回路にあっては、正規化左
ビットシフト数が最大ｎビットに限られる為、その乗算
結果を完全に正規化できない場合がある。
然し乍ら、この非正規化浮動小数点については、これに
引き続く演算の中で自然に正規化していくことが可能で
あり、従って不具合を招来することがない。
引き続く演算の中で自然に正規化していくことが可能で
あり、従って不具合を招来することがない。
更に本実施例によれば、浮動小数点形式で示される整数
は、その仮数部に右づめした形式で表現されるので、従
来の整数表現との変換処理を非常に簡易に行ない得る。
は、その仮数部に右づめした形式で表現されるので、従
来の整数表現との変換処理を非常に簡易に行ない得る。
故に、整数の表現形式変換処理を簡単な回路で簡易に行
って、浮動小数点乗算回路にて効果的に乗算処理するこ
とが可能となる。
って、浮動小数点乗算回路にて効果的に乗算処理するこ
とが可能となる。
尚、本発明は上述した実施例に限定されるものではない
。例えば、浮動小数点を表現する仮数部のビット数ｎは
、演算仕様に応じて定めれば良いものである。また正規
化処理の形式も特に限定されない。
。例えば、浮動小数点を表現する仮数部のビット数ｎは
、演算仕様に応じて定めれば良いものである。また正規
化処理の形式も特に限定されない。
第１図は本発明の一実施例回路の概略構成を示す図、第
２図は従来の一般的な整数および浮動小数点の表現形式
を示す図、第３図は本発明に係る整数および浮動小数点
の表現形式を示す図である。 １．２・・・入力レジスタ、３・・・指数部加算器、４
・・・仮数部乗算回路、５・・・右１ビットシフト回路
、６・・・、仮数部左ビットシフト回路、７・・・先頭
ゼロピットカウンタ、８・・・指数部更新加算回路、９
・・・出力レジスタ、１０・・・丸め処理回路。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 第３図 λ
２図は従来の一般的な整数および浮動小数点の表現形式
を示す図、第３図は本発明に係る整数および浮動小数点
の表現形式を示す図である。 １．２・・・入力レジスタ、３・・・指数部加算器、４
・・・仮数部乗算回路、５・・・右１ビットシフト回路
、６・・・、仮数部左ビットシフト回路、７・・・先頭
ゼロピットカウンタ、８・・・指数部更新加算回路、９
・・・出力レジスタ、１０・・・丸め処理回路。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 第３図 λ
Claims (1)
- ｎビットの仮数部を有する浮動小数形式の被乗数データ
および乗数データを入力して、その乗算結果を浮動小数
形式のデータとして求める浮動小数点乗算回路において
、整数を、その仮数部の最上位ビットが０の非正規化浮
動小数形式のデータとして表現すると共に、入力された
２つの浮動小数データのｎビットの仮数部の乗算によっ
て生じた２ｎビットの仮数部乗算結果の上位ｎビットが
０のとき、その下位ｎビットのデータを前記浮動小数形
式の乗算結果の仮数部データとして得ることを特徴とす
る浮動小数点乗算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59169973A JPS6149234A (ja) | 1984-08-16 | 1984-08-16 | 浮動小数点乗算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59169973A JPS6149234A (ja) | 1984-08-16 | 1984-08-16 | 浮動小数点乗算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6149234A true JPS6149234A (ja) | 1986-03-11 |
Family
ID=15896238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59169973A Pending JPS6149234A (ja) | 1984-08-16 | 1984-08-16 | 浮動小数点乗算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6149234A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2189897A1 (de) | 2008-11-19 | 2010-05-26 | VEGA Grieshaber KG | Sensor oder Bediengerät oder Kommunikationsgerät oder Füllstandsmessgerät mit einem Rechner und Verfahren zum Ansteuern eines Sensor- oder Bediengerät- oder Kommunikationsgerät- oder Füllstandsmessgerät - Rechners |
| US8041758B2 (en) | 2006-02-23 | 2011-10-18 | Nec Computer Techno, Ltd. | Multiplier and arithmetic unit |
-
1984
- 1984-08-16 JP JP59169973A patent/JPS6149234A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8041758B2 (en) | 2006-02-23 | 2011-10-18 | Nec Computer Techno, Ltd. | Multiplier and arithmetic unit |
| EP2189897A1 (de) | 2008-11-19 | 2010-05-26 | VEGA Grieshaber KG | Sensor oder Bediengerät oder Kommunikationsgerät oder Füllstandsmessgerät mit einem Rechner und Verfahren zum Ansteuern eines Sensor- oder Bediengerät- oder Kommunikationsgerät- oder Füllstandsmessgerät - Rechners |
| US8443019B2 (en) | 2008-11-19 | 2013-05-14 | Vega Grieshaber Kg | Method and apparatus having a measured value input for applying a measured value |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5963461A (en) | Multiplication apparatus and methods which generate a shift amount by which the product of the significands is shifted for normalization or denormalization | |
| JPH07225671A (ja) | 結果正規化機構と動作の方法 | |
| JPH09269891A (ja) | 部分積加算方法および装置、浮動小数点乗算方法および装置、浮動小数点積和演算方法および装置 | |
| JPH09212337A (ja) | 浮動小数点演算処理装置 | |
| US4110831A (en) | Method and means for tracking digit significance in arithmetic operations executed on decimal computers | |
| JP2511527B2 (ja) | 浮動小数点演算器 | |
| JPS58182754A (ja) | 演算処理装置 | |
| US6598065B1 (en) | Method for achieving correctly rounded quotients in algorithms based on fused multiply-accumulate without requiring the intermediate calculation of a correctly rounded reciprocal | |
| CN113377334B (zh) | 一种浮点数据处理方法、装置及存储介质 | |
| US6202078B1 (en) | Arithmetic circuit using a booth algorithm | |
| JPS6149234A (ja) | 浮動小数点乗算回路 | |
| US7003540B2 (en) | Floating point multiplier for delimited operands | |
| JP2517064B2 (ja) | 非正規化数の処理方式 | |
| JP3462054B2 (ja) | 並列加減算回路 | |
| JPS6133539A (ja) | 浮動小数点演算装置 | |
| JP3522387B2 (ja) | パイプライン演算装置 | |
| JPS63254525A (ja) | 除算装置 | |
| JPH04160533A (ja) | マイクロ・プロセッサ | |
| JPH01232430A (ja) | 演算回路 | |
| JPH01128129A (ja) | 浮動小数点加減算装置 | |
| WO1998006029A1 (en) | Apparatus and methods for execution of computer instructions | |
| JPH0340129A (ja) | 浮動小数点加算器 | |
| JPH0335691B2 (ja) | ||
| JPS60254231A (ja) | 浮動小数点演算制御方式 | |
| JPS62159224A (ja) | 浮動小数点演算回路 |