JP3522387B2 - パイプライン演算装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パイプライン処理によ
り演算を行うパイプライン演算装置に係り、特に不正規
化数（denormalized number）の演算をサポートするパ
イプライン演算装置に関するものである。

【０００２】

【従来の技術】不正規化数は、浮動小数点数のうち正規
化形式であらわすことのできない非常に小さな数値を表
現するための表現形式である。この不正規化数について
は、ＩＥＥＥ（The Institute of Electrical and Elec
tronics Engeneers, Inc：アメリカ電気・電子通信学
会）による２進浮動小数点演算についての規格ＩＥＥＥ
７５４−１９８５の中で「不正規化数（denormalized n
umber）とは、指数部が所定の値、通常フォーマットの
最小値、を有し、且つ明示的にまたは非明示的に上位の
有効数字ビットがゼロである非ゼロ浮動小数点数であ
る」と定義されている。

【０００３】すなわち、浮動小数点による数の表現形式
では、数値は、符号、適宜バイアスされた指数および有
効数字で構成され、これらがそれぞれ符号部、指数部お
よび仮数部に配置されて表現される。正規化形式では、
仮数部は、“1.…”という仮数の小数点以下の有効数字
で構成される。これに対して、“0.000…”というよう
に非常に小さく、前述の正規化形式であらわすことがで
きない数は、不正規化形式で表現される。不正規化形式
では、指数部がゼロ、仮数部の上位ビットもゼロとして
表現される。

【０００４】例えば、倍精度（64ビット）の浮動小数点
数の場合正規化数では、次のようにあらわされる。指数
部は、1〜2046（指数部をeとすると0<e<2047）であり、
バイアス値が1023であるので、-1022〜+1023に相当す
る。仮数部は、前述のように仮数の小数点以下の値であ
る。したがって、このような正規化数で表現することが
できない数値、すなわち2^-1022以下の数値を表現するの
に不正規化数が用いられる。

【０００５】最近の演算装置の製品動向をみると、一般
的には、演算装置では不正規化数の演算はサポートされ
ていない。不正規化数の演算は、本来、より精度の高い
演算の実現には必要な機能である。それにもかかわら
ず、演算装置で不正規化数の演算処理がサポートされて
いないのは、不正規化数の演算処理をサポートするため
に、余分なハードウェアが必要であり、しかも演算に長
時間が必要となることが原因である。

【０００６】図７は、不正規化数をサポートするパイプ
ライン演算装置の通常考えられる一例の構成を示してい
る。図７に示すパイプライン演算装置は、第１の正規化
回路１Ａ、第２の正規化回路１Ｂ、第１の演算回路２、
第２の演算回路３および不正規化回路４を有する。これ
ら各部の入出力側には、入出力を一旦保持するラッチＬ
１Ａ，Ｌ１Ｂ，Ｌ２Ａ，Ｌ２Ｂ，Ｌ３，Ｌ４およびＬ５
が設けられている。

【０００７】第１および第２のソースデータＳＡおよび
ＳＢは、演算に供される数、すなわち被演算数であり、
これら第１および第２のソースデータＳＡおよびＳＢは
ラッチＬ１ＡおよびＬ１Ｂに一旦保持される。

【０００８】第１および第２のソースデータＳＡおよび
ＳＢとして、毎サイクル、演算すべきデータが与えら
れ、パイプライン演算装置は、それら第１および第２の
ソースデータＳＡおよびＳＢに対して演算を行って、結
果を出力する。

【０００９】図７のパイプライン演算装置における演算
処理は、フェッチステージ（第１段）、正規化ステージ
（第２段）、第１の演算ステージ（第３段）、第２の演
算ステージ（第４段）、不正規化ステージ（第５段）、
およびライトステージ（第６段）の６段のパイプライン
からなる。

【００１０】第１段のフェッチステージで、レジスタフ
ァイルなどの外部の回路からデータを受け取り、ラッチ
Ｌ１ＡおよびＬ１Ｂに格納する。第２段の正規化ステー
ジで、正規化回路１Ａおよび１Ｂにより、各入力データ
の仮数部を例えば左シフトすることにより、入力データ
が不正規化数である場合に、仮数を正規化して、指数を
補正した結果を、ラッチＬ２ＡおよびＬ２Ｂに出力す
る。このとき、入力データが正規化数であれば、正規化
処理によってもデータが変化せず入力データがそのまま
ラッチＬ２ＡおよびＬ２Ｂに出力される。

【００１１】第３段および第４段の第１および第２の演
算ステージで、第１および第２の演算回路２および３に
より、加算、乗算等の実際の演算を行う。このとき、第
３段の第１の演算ステージの第１の演算回路２による演
算結果が第１の中間結果としてラッチＬ３に格納され、
第４段の第２の演算ステージの第２の演算回路３による
演算結果が第２の中間結果としてラッチＬ４に格納され
る。

【００１２】第５段の不正規化ステージで、不正規化回
路４により、第１および第２の演算回路２および３によ
る演算結果である第２の中間結果の仮数部を例えば右シ
フトすることにより、該第２の中間結果を不正規化する
必要がある場合に、不正規化し、最終出力としてラッチ
Ｌ５に出力する。このとき、前記第２の中間結果データ
が正規化数であれば、不正規化処理は行われず、前記第
２の中間結果データがそのまま最終出力としてラッチＬ
５に出力される。を行う。

【００１３】第６段のライトステージでは、ラッチＬ５
に保持される演算最終結果をレジスタファイルなどへの
書き込むことにより、外部に出力する。このように、不
正規化数をサポートする場合、正規化数だけをサポート
する場合に比べて、正規化ステージおよび不正規化ステ
ージの２つのステージが余分に必要となる。

【００１４】

【発明が解決しようとする課題】上述したように、パイ
プライン演算装置において、不正規化数をサポートする
ためには、正規化回路１Ａ、１Ｂおよび不正規化回路４
による正規化ステージおよび不正規化ステージの２つの
ステージが余分に必要となるなど、余分なハードウェア
が必要であり、しかも演算に長時間が必要となる。

【００１５】すなわち、高精度の演算を行うためには、
不正規化数の演算を可能とすることが必要であるが、通
常の演算においては、不正規化数はほとんどあらわれな
い。したがって、このように極めてまれにしかあらわれ
ない不正規化数の演算をサポートするために、不正規化
数のあらわれない通常の演算の演算時間も長くなってし
まうことは、結果として、パイプライン演算装置の性能
の低下につながる。

【００１６】本発明は、このような問題を解決するため
になされたもので、不正規化数の演算をサポートして、
しかも通常の演算の演算時間にはほとんど悪影響がな
い、高性能のパイプライン演算装置を提供することを目
的としている。

【００１７】

【課題を解決するための手段】本発明に係る第１のパイ
プライン演算装置は、入力データが不正規化数であるこ
とを検出する不正規化数検出手段と、前記不正規化数検
出手段により不正規化数が検出された場合に、該入力デ
ータを正規化する正規化手段と、正規化数である場合の
入力データおよび前記正規化手段により正規化された入
力データの少なくともいずれかを用いて演算を行い所要
の演算の第１の中間結果を得る第１の演算手段と、前記
第１の演算手段で得られる前記第１の中間結果より、前
記所要の演算の最終演算結果が不正規化数となることを
予測する不正規化予測手段と、前記第１の演算手段で得
られる前記第１の中間結果に基づく演算を行って、不正
規化数でなければ最終演算結果となるべき前記所要の演
算の第２の中間結果を得るための第２の演算手段と、前
記不正規化予測手段で、不正規化数と予測された場合、
前記第２の演算手段で得られる前記第２の中間結果に不
正規化処理を施して前記所要の演算の最終演算結果とす
る不正規化手段とを具備することを特徴としている〔請
求項１〕。

【００１８】前記不正規化予測手段は、所要の演算の最
終演算結果が不正規化数となる可能性が高いことを予測
する手段であってもよい〔請求項２〕。本発明に係る第
２のパイプライン演算装置は、パイプラインの動作を制
御するパイプライン制御手段と、入力データが不正規化
数であることを検出する不正規化数検出手段と、前記不
正規化数検出手段により不正規化数が検出された場合
に、後続の命令がパイプラインに投入されるのを前記パ
イプライン制御手段によりインタロックさせ、且つ該入
力データを正規化する正規化手段と、正規化数である場
合の入力データおよび前記正規化手段により正規化され
た入力データの少なくともいずれかを用いて演算を行い
所要の演算の第１の中間結果を得る第１の演算手段と、
前記第１の演算手段で得られる前記第１の中間結果よ
り、前記所要の演算の最終演算結果が不正規化数となる
ことを予測する不正規化予測手段と、前記第１の演算手
段で得られる前記第１の中間結果に基づく演算を行っ
て、不正規化数でなければ最終演算結果となるべき前記
所要の演算の第２の中間演算結果を得るための第２の演
算手段と、前記不正規化予測手段で、不正規化数と予測
された場合、前記第２の演算手段で得られる前記第２の
中間結果に不正規化処理を施して前記所要の演算の最終
演算結果とする不正規化手段とを具備することを特徴と
している〔請求項３〕。

【００１９】前記不正規化予測手段は、所要の演算の最
終演算結果が不正規化数となる可能性が高いことを予測
する手段であってもよい〔請求項４〕。前記不正規化手
段は、第２の演算手段で得られる第２の中間結果に対し
て、直接に丸め処理を行わず、次のステージにおいて、
パイプライン制御手段により、後続の命令の実行をイン
タロックして、丸め前の前記第２の中間結果と丸めに必
要な情報とを用いて不正規化および丸め処理を行う手段
を含んでいてもよい〔請求項５〕。

【００２０】前記不正規化手段は、第２の演算手段で得
られる第２の中間結果に対して、直接に丸め処理を行わ
ず、丸め前の前記第２の中間結果と丸めに必要な情報と
を格納する格納手段と、前記格納手段により丸め前の前
記第２の中間結果と丸めに必要な情報とを格納した状態
で割り込みを生起し、ソフトウェア処理による不正規化
および丸め処理を行わせる制御手段とを含んでいてもよ
い〔請求項６〕。

【００２１】本発明に係る第３のパイプライン演算装置
は、命令およびデータの少なくとも一方の取り込みのた
めのフェッチステージ、第１の中間結果を得る演算のた
めの第１の演算ステージ、第２の中間結果を得る演算の
ための第２の演算ステージおよび演算の最終結果の出力
のためのライトステージの４つのステージを有するパイ
プラインの動作を制御するパイプライン制御手段と、前
記第１の演算ステージにおいて、入力データが不正規化
数であることを検出する不正規化数検出手段と、前記不
正規化数検出手段により不正規化数が検出された場合
に、前記フェッチステージにおいて後続の命令がパイプ
ラインに投入されるのを前記パイプライン制御手段によ
りインタロックさせ且つ前記入力データを正規化して前
記フェッチステージにて入力する正規化手段と、前記第
１の演算ステージにおいて、正規化数である場合の入力
データおよび前記正規化手段により正規化された入力デ
ータの少なくともいずれかを用いて演算を行い所要の演
算の第１の中間結果を得る第１の演算手段と、前記第１
の演算手段で得られる前記第１の中間結果より、前記第
２の演算ステージにおいて、前記所要の演算の最終演算
結果が不正規化数となることを、予測する不正規化予測
手段と、前記第２の演算ステージにおいて、前記第１の
演算手段で得られる前記第１の中間結果に基づく演算を
行って、不正規化数でなければ最終演算結果となるべき
前記所要の演算の第２の中間演算結果を得るための第２
の演算手段と、前記不正規化予測手段で、不正規化数と
予測された場合、前記ライトステージにおいて、前記第
２の演算手段で得られる前記第２の中間結果に不正規化
処理を施して、前記第２の演算手段の出力に代えて前記
所要の演算の最終演算結果とする不正規化手段とを具備
することを特徴としている〔請求項７〕。

【００２２】前記不正規化予測手段は、所要の演算の最
終演算結果が不正規化数となる可能性が高いことを予測
する手段であってもよい〔請求項８〕。前記不正規化手
段は、第２の演算ステージにおいて第２の演算手段で得
られる第２の中間結果に対して、直接に丸め処理を行わ
ず、次のステージにおいて、パイプライン制御手段によ
り、後続の命令の実行をインタロックして、丸め前の前
記第２の中間結果と丸めに必要な情報とを用いて不正規
化および丸め処理を行う手段を含んでいてもよい〔請求
項９〕。

【００２３】前記パイプライン演算装置は、同期して動
作し得る複数の演算手段を有し且つパイプライン制御手
段は、後続の命令をインタロックする際に、同期して動
作している他の演算手段に対しても後続命令をインタロ
ックするようにしてもよい〔請求項１０〕。

【００２４】

【作用】本発明によるパイプライン演算装置では、入力
データから不正規化数を検出し、不正規化数が検出され
た場合に、該入力データを正規化してから演算を行うと
ともに、その演算の中間結果より、演算結果が不正規化
数となるか否かを予測し、演算結果が不正規化数となる
と予測された場合にのみ、演算結果に不正規化処理を施
すようにするので、不正規化数の演算が可能となり、し
かも通常の演算の演算時間にはほとんど悪影響がない。

【００２５】

【実施例】以下、本発明に係るパイプライン演算装置の
実施例を図面を参照して説明する。

【００２６】〔実施例１〕図１は本発明の第１の実施例
による原理的なパイプライン演算装置の構成を示してい
る。

【００２７】図１のパイプライン演算装置は、第１の不
正規化数検出回路１１Ａ、第２の不正規化数検出回路１
１Ｂ、第１の正規化回路１２Ａ、第２の正規化回路１２
Ｂ、第１の演算回路１３、第２の演算回路１４、不正規
化予測回路１５、不正規化回路１６、パイプライン制御
回路１７およびオア回路１８を備えている。さらに、図
１のパイプライン演算装置は、第１、第２、第３および
第４のラッチＬ１１Ａ、Ｌ１１Ｂ、Ｌ１２およびＬ１
３、ならびに第１、第２および第３のセレクタＳ１１
Ａ、Ｓ１１ＢおよびＳ１２を有している。

【００２８】第１および第２のラッチＬ１１ＡおよびＬ
１１Ｂは、それぞれこのパイプライン演算装置による演
算に供される入力を保持するためのラッチである。第３
のラッチＬ１２は、第１の演算回路１３の演算結果であ
る第１の中間結果を保持するためのラッチである。第４
のラッチＬ１３は、第２の演算回路１４の演算結果であ
る第２の中間結果を保持するためのラッチである。

【００２９】第１の不正規化数検出回路１１Ａは、第１
のラッチＬ１１Ａに保持されたデータが不正規化数であ
ればそれを検出する。第１の不正規化数検出回路１１Ａ
が不正規化数を検出すると、該不正規化数のデータを第
１の正規化回路１２Ａに出力する。同様に、第２の不正
規化数検出回路１１Ｂは、第２のラッチＬ１１Ｂに保持
されたデータが不正規化数であればそれを検出する。第
２の不正規化数検出回路１１Ｂが不正規化数を検出する
と、該不正規化数のデータを第２の正規化回路１２Ｂに
それぞれ出力する。第１および第２の不正規化数検出回
路１１Ａおよび１１Ｂは、不正規化数を検出すると、そ
の旨の検出信号をオア回路１８を介してパイプライン制
御回路１７に与える。

【００３０】第１の正規化回路１２Ａは、第１の不正規
化数検出回路１１Ａで検出された不正規化数に正規化処
理を施し、正規化数として第１のセレクタＳ１１Ａに与
える。第２の正規化回路１２Ｂは、第２の不正規化数検
出回路１１Ｂで検出された不正規化数に正規化処理を施
し、正規化数として第２のセレクタＳ１１Ｂに与える。

【００３１】第１および第２ののセレクタＳ１１Ａおよ
びＳ１１Ｂは、パイプライン制御回路１７により制御さ
れて、第１および第２のソースデータＳＡおよびＳＢと
第１および第２の正規化回路１２Ａおよび１２Ｂの出力
とのいずれか一方を選択して第１および第２のラッチＬ
１１ＡおよびＬ１１Ｂに供給する。

【００３２】パイプライン制御回路１７は、オア回路１
８を介して与えられる不正規化数の検出信号に応動し
て、不正規化数が検出されないときは、第１および第２
ののセレクタＳ１１ＡおよびＳ１１Ｂに、第１および第
２のソースデータＳＡおよびＳＢを選択させ、不正規化
数が検出されたときは、第１および第２ののセレクタＳ
１１ＡおよびＳ１１Ｂに、第１および第２の正規化回路
１２Ａおよび１２Ｂの出力を選択させる。

【００３３】第１の演算回路１３は、第１および第２の
ラッチＬ１１ＡおよびＬ１１Ｂでラッチされた値に所定
の第１段階の演算処理を施して第１の中間結果を得て、
該第１の中間結果を第３のラッチＬ１２に格納する。

【００３４】第２の演算回路１４は、第３のラッチＬ１
２でラッチされた値に所定の第２段階の演算処理、すな
わち残りの演算、正規化および丸め処理、を施して第２
の中間結果を得て、該第２の中間結果を第３のセレクタ
Ｓ１２に与える。第３のセレクタＳ１２は、パイプライ
ン制御回路１７により制御されて、第４のラッチＬ１３
でラッチすべき入力を選択するものであり、第３のセレ
クタＳ１２が第２の演算回路１４から出力される第２の
中間結果を選択していれば、該第２の中間結果データが
第４のラッチＬ１３でラッチされる。

【００３５】不正規化予測回路１５は、第３のラッチＬ
１２に保持された第１の中間結果データに基づき、最終
演算結果が不正規化数となる可能性を予測する。不正規
化予測回路１５は、最終演算結果が不正規化数となる可
能性があることを予測すると、その旨の不正規化数予測
信号をパイプライン制御回路１７および第２の演算回路
１４に与える。第２の演算回路１４は、不正規化数予測
回路１５からの不正規化数予測信号により、最終結果が
不正規化数になると予測された場合、または最終結果が
不正規化数になる可能性がある、と予測される場合に
は、丸め処理は行わず、代わりに丸めに必要な情報を出
力する。

【００３６】パイプライン制御回路１７は、常時、すな
わち不正規化予測回路１５が不正規化数予測信号を出力
しないときは、第３のセレクタＳ１２に第２の演算回路
１４からの第２の中間結果出力を選択させておき、不正
規化予測回路１５から不正規化数予測信号が供給される
と、そのときの第２の演算回路１４からの第２の中間結
果出力が第４のラッチＬ１３に格納された後、不正規化
回路１６の出力を選択する。

【００３７】不正規化回路１６は、第４のラッチＬ１３
でラッチされたデータに不正規化処理を施して、該デー
タを不正規化数に変換する。不正規化予測回路１５が不
正規化数予測信号を出力しないときは、第４のラッチＬ
１３でラッチされた、第２の演算回路１４からの第２の
中間結果出力がそのまま最終演算結果として出力され、
不正規化予測回路１５が不正規化数予測信号を出力した
ときは、不正規化回路１６で不正規化された第２の演算
回路１４からの第２の中間結果出力が最終演算結果とし
て出力される。

【００３８】第１および第２のセレクタＳ１１Ａおよび
Ｓ１１Ｂは、単に第１および第２のラッチＬ１１Ａおよ
びＬ１１Ｂの入力を選択するだけでなく、それぞれ第１
および第２のラッチＬ１１ＡおよびＬ１１Ｂの入力とし
て、第１および第２の正規化回路１２Ａおよび１２Ｂの
出力を選択しているときに、後続の第１および第２のソ
ースデータＳＡおよびＳＢをインタロックし、これら第
１および第２のソースデータＳＡおよびＳＢが第１およ
び第２のラッチＬ１１ＡおよびＬ１１Ｂへ入力されるの
を抑止する。

【００３９】また、第３のセレクタ１２は、単に第４の
ラッチＬ１３の入力を選択するだけでなく、第４のラッ
チＬ１３の入力として、不正規化回路１６の出力を選択
しているときに、第２の演算回路１４からの後続の第２
の中間結果データをインタロックし、該後続の第２の中
間結果データが第４のラッチＬ１３へ入力されるのを抑
止する。

【００４０】次に図１のパイプライン演算装置の動作に
ついて詳細に説明する。図１のパイプライン演算装置
は、フェッチステージ、第１の演算ステージ、第２の演
算ステージおよびライトステージの４つのステージを含
むパイプライン処理による演算を行う。

【００４１】フェッチステージでは、外部の回路等から
供給される第１のソースデータＳＡと、第１の正規化回
路１２Ａから出力されるデータとのいずれか一方を、パ
イプライン制御回路１７により制御される第１のセレク
タＳ１１Ａで選択して受け取り、第１のラッチＬ１１Ａ
でラッチする。同様に、外部の回路等から供給される第
２のソースデータＳＢと、第２の正規化回路１２Ｂから
出力されるデータとのいずれか一方を、パイプライン制
御回路１７により制御される第２のセレクタＳ１１Ｂで
選択して受け取り、第２のラッチＬ１１Ｂでラッチす
る。

【００４２】第１の演算ステージでは、第１の演算回路
１３は、第１および第２のラッチＬ１１ＡおよびＬ１１
Ｂからの２つの入力データがともに正規化数であると見
なして所定の第１段階の演算を行い、第１の中間結果を
第３のラッチＬ１２でラッチする。

【００４３】第１の不正規化数検出回路１１Ａは、第１
のラッチＬ１１Ａからの入力データが不正規化数である
場合に、それを検出し、オア回路１８を介してパイプラ
イン制御回路１７に通知するとともに、該不正規化数デ
ータを第１の正規化回路１２Ａに出力する。第２の不正
規化数検出回路１１Ｂは、第２のラッチＬ１１Ｂからの
入力データが不正規化数である場合に、それを検出し、
オア回路１８を介してパイプライン制御回路１７に通知
するとともに、該不正規化数データを第２の正規化回路
１２Ｂに出力する。

【００４４】第１および第２の正規化回路１２Ａおよび
１２Ｂは、入力データを正規化して、フェッチステージ
のそれぞれ第１および第２のセレクタＳ１１ＡおよびＳ
１１Ｂに供給する。

【００４５】第２の演算ステージでは、不正規化予測回
路１５は、第３のラッチＬ１２から出力される第１の中
間結果から最終演算結果が不正規化数になる可能性を予
測し、最終演算結果が不正規化数になると予測されると
きは、不正規化数予測信号をパイプライン制御回路１７
および第２の演算回路２に供給する。なお、不正規化予
測回路１５は、最終演算結果が不正規化数になる可能性
が所定値より高い場合にそれを予測し、不正規化数予測
信号をパイプライン制御回路１７および第２の演算回路
１４に供給するようにしてもよい。

【００４６】第２の演算回路１４は、第１の中間結果に
対して第２段階の演算処理、すなわち残りの演算、正規
化および丸め処理、を行い、第２の中間結果を得る。た
だし、不正規化数予測回路１５からの不正規化数予測信
号により、最終結果が不正規化数になる、またはその可
能性がある、と予測される場合には、丸め処理は行わ
ず、代わりに丸めに必要な情報を出力する。

【００４７】第３のセレクタＳ１２は、パイプライン制
御回路１７により制御され、第２の演算回路１４の出力
と、不正規化回路１６の出力とのいずれか一方を選択す
る。ライトステージでは、パイプライン制御回路１７の
制御に基づき、第４のラッチＬ１３から最終結果を図示
していない出力レジスタに書き込むなどして、出力す
る。

【００４８】不正規化回路１６は、パイプライン制御回
路１７の制御に基づき、第２の中間結果の不正規化処理
および丸め処理を行い、第２の演算ステージの第３のセ
レクタＳ１２に与える。

【００４９】なお、パイプライン制御回路１７の機能
は、主として次の２つの機能である。 (1) 不正規化数検出回路１１Ａおよび１１Ｂより、入
力データが不正規化数であると通知された場合に、フェ
ッチステージのセレクタＳ１１ＡおよびＳ１１Ｂに正規
化回路１２Ａおよび１２Ｂの出力を選択させる。また、
命令制御回路（図示していない）に、次の命令をパイプ
ラインに投入するのを持たせるように指令する。

【００５０】(2) 不正規化数予測回路１５より、演算
結果が不正規化数になる、またはその可能性がある、と
通知された場合に、次のサイクルで第２の演算ステージ
のセレクタＳ１２に不正規化回路１６の出力を選択させ
る。また、第１および第２の演算ステージのラッチＬ１
１Ａ、Ｌ１１ＢおよびＬ１３のラッチ用クロックをデイ
スエーブルとしてラッチされている値をホールドさせ、
且つ前記命令制御回路に指令を与えて、次の命令をパイ
プラインに投入するのを持たせる。

【００５１】上述したように、図１のパイプライン演算
装置では、入力されるソースデータから不正規化数を検
出し、不正規化数が検出された場合に、該入力データを
正規化してから演算を行うとともに、その演算の中間結
果より、演算結果が不正規化数となるか否かを予測し、
演算結果が不正規化数となると予測された場合にのみ、
演算結果に不正規化処理を施すようにする。したがっ
て、不正規化数の演算が可能となり、しかも通常の演算
の際には不正規化数のための処理をほとんど行わないで
済むので、通常の演算の演算時間にはほとんど悪影響が
ない。

【００５２】〔実施例２〕図２は本発明によるパイプラ
イン演算装置を倍精度のパイプライン乗算器に適用した
第２の実施例の構成を示している。

【００５３】図２のパイプライン乗算器は、第１のゼロ
チェック回路２１Ａ、第２のゼロチェック回路２１Ｂ、
第１のゼロカウント回路２２Ａ、第２のゼロカウント回
路２２Ｂ、第１の補数回路２３Ａ、第２の補数回路２３
Ｂ、第１の左シフト回路２４Ａ、第２の左シフト回路２
４Ｂ、第１のデコード回路２５Ａ、第２のデコード回路
２５Ｂ、ウォラスツリー演算回路２６、第１のアダー２
７、符号チェック回路２８、インクリメント回路２９第
２のアダー３０、正規化／丸め処理回路３１および右シ
フト回路３２を備えている。さらに、図２のパイプライ
ン乗算器は、第１、第２、第３、第４、第５、第６およ
び第７のラッチＬ２１Ａ、Ｌ２１Ｂ、Ｌ２２、Ｌ２２、
Ｌ２３、Ｌ２４、Ｌ２５およびＬ２６、ならびに第１、
第２、第３、第４、第５および第６のセレクタＳ２１
Ａ、Ｓ２１Ｂ、Ｓ２２、Ｓ２３、Ｓ２４およびＳ２５を
有している。

【００５４】第１および第２のラッチＬ２１ＡおよびＬ
２１Ｂは、それぞれこのパイプライン乗算器による乗算
に供される入力データを保持するためのラッチである。
第３のラッチＬ２２は、第１のアダー２７の演算結果を
保持するためのラッチである。第４および第５のラッチ
Ｌ２３およびＬ２４は、ウォラスツリー演算回路２６の
演算結果を保持するためのラッチである。これら、第
３、第４および第５のラッチＬ２２、Ｌ２３およびＬ２
４にラッチされる第１のアダー２７の演算結果およびウ
ォラスツリー演算回路２６の演算結果が第１の中間結果
である。第６のラッチＬ２５は、第４のセレクタＳ２３
の出力を保持するためのラッチであり、第７のラッチＬ
２６は、第６のセレクタＳ２５の出力を保持するための
ラッチである。これら第６および第７のラッチＬ２５お
よびＬ２６に保持されるデータが、最終演算結果として
出力される。

【００５５】図２のパイプライン乗算器に入力される第
１および第２のオペランドとしての第１および第２のソ
ースデータＳＡおよびＳＢはそれぞれビット番号00〜63
の６４ビットの浮動小数点データであり、ビット番号00
が符号部、ビット番号01〜11が指数部そしてビット番号
12〜63が仮数部である。これら第１および第２のソース
データＳＡおよびＳＢがそれぞれ第１および第２のセレ
クタＳ２１ＡおよびＳ２１Ｂに与えられる。

【００５６】第１のゼロチェック回路２１Ａは、第１の
ラッチＬ２１Ａにラッチされたデータのビット番号01〜
11の指数部がゼロであるか否かをチェックする。第１の
ゼロカウント回路２２Ａは、第１のラッチＬ２１Ａにラ
ッチされたデータのビット番号12〜63の仮数部の先頭の
ゼロの数（仮数部の最上位ビットから最初にゼロ以外の
数があらわれるまでのゼロの数）をカウントする。第１
のゼロチェック回路２１Ａで検出される指数部の情報お
よび第１のゼロカウント回路２２Ａで検出される仮数部
の情報により、指数部がゼロで且つ仮数部（５２ビッ
ト）が“全てゼロ（第１のゼロカウント回路２２Ａのカ
ウント結果が５２）”でない場合に、第１のラッチＬ２
１Ａにラッチされたデータが不正規化数であると認識す
る。つまり、指数がゼロでない場合（正規化数）、およ
び指数がゼロで且つ仮数もゼロある場合（ゼロ）以外を
不正規化数とする。すなわち、第１のゼロチェック回路
２１Ａおよび第１のゼロカウント回路２２Ａは、第１の
ラッチＬ２１Ａにラッチされたデータについての不正規
化数検出回路を構成する。

【００５７】また、第２のゼロチェック回路２１Ｂは、
第２のラッチＬ２１Ｂにラッチされたデータのビット番
号01〜11の指数部がゼロであるか否かをチェックする。
第２のゼロカウント回路２２Ｂは、第２のラッチＬ２１
Ｂにラッチされたデータのビット番号12〜63の仮数部の
先頭のゼロの数をカウントする。第２のゼロチェック回
路２１Ｂで検出される指数部の情報および第２のゼロカ
ウント回路２２Ｂで検出される仮数部の情報により、指
数部がゼロで且つ仮数部が“全てゼロ”でない場合に、
第２のラッチＬ２１Ｂにラッチされたデータが不正規化
数であると認識する。すなわち、第２のゼロチェック回
路２１Ｂおよび第２のゼロカウント回路２２Ｂは、第２
のラッチＬ２１Ｂにラッチされたデータについての不正
規化数検出回路を構成する。

【００５８】第１の補数回路２３Ａは、第１のゼロチェ
ック回路２１Ａで指数部がゼロであることが検出された
場合に、第１のゼロカウント回路２２Ａのカウント結果
の“２の補数”を生成する。この第１の補数回路２３Ａ
で得られる第１のゼロカウント回路２２Ａのカウント結
果の“２の補数”は、第１のラッチＬ２１Ａにラッチさ
れたデータが不正規化数である場合に、それを正規化し
た場合の指数に相当する。第１の左シフト回路２４Ａ
は、与えられた数が不正規化数である場合、つまり第１
のゼロチェック回路２１Ａで指数部ゼロが検出され、且
つ第１のゼロカウント回路２２Ａで仮数部が“全てゼ
ロ”でないことが検出された場合に、第１のラッチＬ２
１Ａにラッチされたデータのビット番号12〜63の仮数部
を、“第１のゼロカウント回路２２Ａのカウント結果＋
１”ビットだけ左シフトする。この左シフトの際、有効
情報の存在しない下位桁は、ゼロで埋められる（ゼロフ
ィリング）など適宜なる処理が施される。

【００５９】第１のゼロチェック回路２１Ａおよび第１
のゼロカウント回路２２Ａにより、第１のラッチＬ２１
Ａにラッチされたデータが不正規化数であると認識され
た場合、その認識結果は、第１の補数回路２３Ａからパ
イプライン制御回路（図２では図示していない）に与え
られる。第１の補数回路２３Ａの出力（第１のゼロカウ
ント回路２２Ａのカウント結果の“２の補数”）および
第１の左シフト回路２４Ａの出力（正規化された結果）
は、それぞれ、指数部および仮数部として第１のセレク
タＳ２１Ａに与えられる。

【００６０】上述と同様に、第２の補数回路２３Ｂは、
第２のゼロチェック回路２１Ｂで指数部がゼロであるこ
とが検出された場合に、第２のゼロカウント回路２２Ｂ
のカウント結果の“２の補数”を生成する。この第２の
補数回路２３Ｂで得られる第２のゼロカウント回路２２
Ｂのカウント結果の“２の補数”は、第２のラッチＬ２
１Ｂにラッチされたデータが不正規化数である場合に、
それを正規化した場合の指数に相当する。第２の左シフ
ト回路２４Ｂは、与えられた数が不正規化数である場
合、つまり第２のゼロチェック回路２１Ｂで指数部ゼロ
が検出され、且つ第２のゼロカウント回路２２Ｂで仮数
部が“全てゼロ”でないことが検出された場合に、第２
のラッチＬ２１Ｂにラッチされたデータのビット番号12
〜63の仮数部を、“第２のゼロカウント回路２２Ｂのカ
ウント結果＋１”ビットだけ左シフトする。この左シフ
トの際、有効情報の存在しない下位桁は、ゼロで埋めら
れるなど適宜なる処理が施される。

【００６１】第２のゼロチェック回路２１Ｂおよび第２
のゼロカウント回路２２Ｂにより、第２のラッチＬ２１
Ｂにラッチされたデータが不正規化数であると認識され
た場合、その認識結果は、第２の補数回路２３Ｂから前
述のパイプライン制御回路に与えられる。第２の補数回
路２３Ｂの出力および第２の左シフト回路２４Ｂの出力
は、それぞれ、指数部および仮数部として第２のセレク
タＳ２１Ｂに与えられる。

【００６２】すなわち、第１の補数回路２３Ａおよび第
１の左シフト回路２４Ａは、第１のソースデータＳＡに
対する正規化回路を構成し、第２の補数回路２３Ｂおよ
び第２の左シフト回路２４Ｂは、第２のソースデータＳ
Ｂに対する正規化回路を構成する。第１のセレクタＳ２
１Ａは、前述のパイプライン制御回路により制御され、
外部から与えられる第１のソースデータＳＡと、該第１
のソースデータＳＡが不正規化数であった場合に第１の
補数回路２３Ａおよび第１の左シフト回路２４Ａから与
えられる正規化処理の結果とのいずれか一方を選択し
て、第１のラッチＬ２１Ａに供給する。第２のセレクタ
Ｓ２１Ｂは、前述のパイプライン制御回路により制御さ
れ、外部から与えられる第２のソースデータＳＢと、該
第２のソースデータＳＢが不正規化数であった場合に第
２の補数回路２３Ｂおよび第２の左シフト回路２４Ｂか
ら与えられる正規化処理の結果とのいずれか一方を選択
して、第２のラッチＬ２１Ｂに供給する。

【００６３】パイプライン制御回路は、第１のソースデ
ータＳＡまたは第２のソースデータＳＢが、不正規化数
であった場合、第１のセレクタＳ２１Ａまたは第２のセ
レクタＳ２１Ｂを制御して、第１および第２のラッチＬ
２１ＡおよびＬ２１Ｂのうちの該当する側に正規化処理
が施されたデータをラッチさせ、且つその間に次のソー
スデータが入力されるのを抑止すなわちインタロックす
る。

【００６４】第１のアダー２７は、不正規化数でない場
合に、または正規化された結果、第１および第２のラッ
チＬ２１ＡおよびＬ２１Ｂにラッチされたデータのビッ
ト番号01〜11の指数部を加算し、その加算結果が第３の
ラッチＬ２２にラッチされる。第１および第２のデコー
ド回路２５Ａおよび２５Ｂは、第１および第２のラッチ
Ｌ２１ＡおよびＬ２１Ｂにラッチされたデータのビット
番号12〜63の仮数部を、それぞれデコードして、複数の
部分の部分積の形に変換する。ウォラスツリー演算回路
２６は、よく知られた乗算器の１つであり、第１および
第２のデコード回路２５Ａおよび２５Ｂでデコードされ
た複数の部分積を２つに分けて各々互いに足し合わせ、
２つの数を得る。第４および第５のラッチＬ２３および
Ｌ２４は、それぞれウォラスツリー演算回路２６で得た
２つの数をラッチする。

【００６５】第３のラッチＬ２２の出力は、第３のセレ
クタＳ２２に供給される。符号チェック回路２８は、第
３のラッチＬ２２にラッチされた第１の中間結果の指数
部の符号をチェックする。この第１の中間結果の指数部
の符号が負であれば、最終演算結果が不正規化数になる
可能性が高いと予測して、前記パイプライン制御回路に
通知する。すなわち、符号チェック回路２８は、不正規
化予測回路を構成する。

【００６６】インクリメント回路２９は、第３のセレク
タＳ２２で選択されたデータを“１”インクリメント
（＋１）する。第４のセレクタＳ２３は、第３のセレク
タＳ２２で選択されたデータとそのデータが１インクリ
メントされたデータとのうちのいずれか一方を選択し
て、第６のラッチＬ２５に供給する。

【００６７】第２のアダー３０は、第４のラッチＬ２３
の内容と第５のラッチＬ２４の内容とを加算して、仮数
部の乗算結果を得る。第２のアダー３０の演算結果は第
５のセレクタＳ２４に供給される。

【００６８】正規化／丸め処理回路３１は、第５のセレ
クタＳ２４で選択されたデータを、正規化するとともに
丸め処理を行って、適切に丸め処理が施された正しい正
規化表現のデータとする。第６のセレクタＳ２５は、第
５のセレクタＳ２４で選択されたデータに正規化および
丸め処理が施されたデータと、第５のセレクタＳ２４で
選択されたデータそれ自体、つまり正規化および丸め処
理が施されていないデータとのうちのいずれか一方を選
択して、第７のラッチＬ２６に供給する。

【００６９】第６のラッチＬ２５および第７のラッチＬ
２６にラッチされる内容が、第２の中間結果である。右
シフト回路３２は、第７のラッチＬ２６のラッチ内容
を、第６のラッチＬ２５にラッチされた指数部のデータ
に応じて右シフトして、第５のセレクタＳ２４に供給す
る。

【００７０】第３のセレクタＳ２２は、符号チェック回
路２８で指数部が負とならず、演算の最終結果が不正規
化数とならないことが予測される場合には、第３のラッ
チＬ２２の出力を選択し、符号チェック回路２８で指数
部が負となって、演算の最終結果が不正規化数となるこ
とが予測される場合には、第６のラッチＬ２５の出力を
選択する。また、第４のセレクタＳ２３は、符号チェッ
ク回路２８で指数部が負とならず、演算の最終結果が不
正規化数とならないことが予測される場合には、正規化
のための「＋１」が行われたインクリメント回路２９の
出力を選択し、符号チェック回路２８で指数部が負とな
って、演算の最終結果が不正規化数となることが予測さ
れる場合には、第３のセレクタＳ２２で選択された結果
を選択する。

【００７１】第５のセレクタＳ２４は、符号チェック回
路２８で指数部が負とならず、演算の最終結果が不正規
化数とならないことが予測される場合には、常に、第２
のアダー３０の出力を選択し、符号チェック回路２８で
指数部が負となって、演算の最終結果が不正規化数とな
ることが予測された場合には、次の選択に際し、右シフ
ト回路３２の出力を選択するように制御される。また、
第６のセレクタＳ２５は、符号チェック回路２８で指数
部が負とならず、演算の最終結果が不正規化数とならな
いことが予測される場合には、常に正規化および丸め処
理が施された正規化／丸め処理回路３１の出力を選択
し、符号チェック回路２８で指数部が負となって、演算
の最終結果が不正規化数となることが予測された場合に
は、一旦、第５のセレクタＳ２４で選択された結果、つ
まり正規化および丸め処理が施されていないデータを選
択し、次に、そのデータに正規化および丸め処理が施さ
れた正規化／丸め処理回路３１の出力を選択する。

【００７２】したがって、符号チェック回路２８で指数
部が負とならず、演算の最終結果が不正規化数とならな
いことが予測される場合には、第６および第７のラッチ
Ｌ２５およびＬ２６の内容がそれぞれそのまま最終出力
の指数部および仮数部として出力され、符号チェック回
路２８で指数部が負とならず、演算の最終結果が不正規
化数となることが予測される場合には、インクリメント
処理を経ていない第６のラッチＬ２５の内容を演算最終
結果の指数部とし、正規化および丸め処理を経ずに右シ
フト回路３２で右シフトされた後に、正規化および丸め
処理が施された結果の第７のラッチＬ２６の内容を最終
演算結果の仮数部とする。

【００７３】次に図２のパイプライン乗算器の動作につ
いて具体的に説明する。図２のパイプライン乗算器は、
大きく分けてフェッチステージＦ、第１の演算ステージ
Ｅ１、第２の演算ステージＥ２およびライトステージＷ
の４つのステージからなる４段パイプラインで動作す
る。

【００７４】フェッチステージＦでは、第１および第２
のラッチＬ２１ＡおよびＬ２１Ｂにオペランドすなわち
ソースデータの取り込みが行われる。第１の演算ステー
ジＥ１では、第１のアダー２７およびウォラスツリー演
算回路２６を用いた第１段階の乗算処理が行われる。第
２の演算ステージＥ２では、インクリメント回路２９、
第２のアダー３０および正規化／丸め処理回路３１を用
いた第２段階の乗算処理が行われる。ライトステージＷ
では、演算の最終結果の出力レジスタ（図示せず）への
書込み等の出力処理が行われる。

【００７５】フェッチステージＦでは、外部の回路等か
ら供給される第１のオペランドである第１のソースデー
タＳＡと、第１の演算ステージＥ１における第１の補数
回路２３Ａおよび第１の左シフト回路２４Ａから出力さ
れるデータとのいずれか一方が、パイプライン制御回路
（図２には示されていない）により制御される第１のセ
レクタＳ２１Ａで選択され、第１のラッチＬ２１Ａでラ
ッチされる。同様に、外部の回路等から供給される第２
のオペランドである第２のソースデータＳＢと、第１の
演算ステージＥ１における第２の補数回路２３Ｂおよび
第２の左シフト回路２４Ｂから出力されるデータとのい
ずれか一方が、前記パイプライン制御回路により制御さ
れる第２のセレクタＳ２１Ｂで選択され、第２のラッチ
Ｌ２１Ｂでラッチされる。

【００７６】第１の演算ステージＥ１では、第１および
第２のラッチＬ２１ＡおよびＬ２１Ｂの内容のビット番
号01〜11の指数部が、第１のアダー２７で加算され手第
３のラッチＬ２２にラッチされる。また、第１および第
２のラッチＬ２１ＡおよびＬ２１Ｂの内容のビット番号
12〜63の仮数部が、第１および第２のデコード回路２５
Ａおよび２５Ｂにより複数の部分の部分積に変換され、
ウォラスツリー演算回路２６により部分積が互いに足し
合わされて、２つの数が得られ、第４および第５のラッ
チＬ２３およびＬ２４にラッチされる。

【００７７】第１および第２のゼロチェック回路２１Ａ
および２１Ｂは、それぞれ第１および第２のラッチＬ２
１ＡおよびＬ２１Ｂの内容の指数部がゼロであるか否か
をチェックし、第１および第２のゼロカウント回路２２
Ａおよび２２Ｂは、それぞれ第１および第２のラッチＬ
２１ＡおよびＬ２１Ｂの内容の仮数部の最上位ビットか
ら何ビット目までゼロが続いているかをカウントする。
指数部がゼロであり、仮数部の“５２ビット全てがゼ
ロ”ではない場合に、そのデータは不正規化数であると
認識され、その旨がパイプライン制御回路に通知され
る。

【００７８】第１および第２の補数回路２３Ａおよび２
３Ｂは、それぞれ第１および第２のゼロカウント回路２
２Ａおよび２２Ｂのカウント結果の“２の補数”を生成
し、入力データが正規化されたデータの指数として、フ
ェッチステージＦの第１および第２のセレクタＳＡおよ
びＳＢに供給する。第１および第２の左シフト回路２４
Ａおよび２４Ｂは、それぞれ第１および第２のゼロカウ
ント回路２２Ａおよび２２Ｂの“カウント結果＋１”だ
け、仮数部のデータを左シフトすることにより、前記入
力データが正規化されたデータの仮数として、フェッチ
ステージＦの第１および第２のセレクタＳＡおよびＳＢ
に供給する。

【００７９】第２の演算ステージＥ２では、ウォラスツ
リー演算回路２６で得られる仮数部の第１の中間結果が
第２のアダー３０により加算される。第２のアダー３０
の出力とライトステージＷの右シフト回路３２の出力と
のうちの一方が第５のセレクタＳ２４により選択され
る。さらに、この第５のセレクタＳ２４の選択結果に対
し、正規化／丸め処理回路３１により正規化処理および
丸め処理を行った結果と正規化処理および丸め処理を行
わない場合とのいずれか一方が第６のセレクタＳ２５に
より選択され、第７のラッチＬ２６でラッチされる。

【００８０】符号チェック回路２８は、前記第１の中間
結果の指数部の符号をチェックし、符号が負であった場
合には、演算の最終結果が、不正規化数となる可能性が
あると認識して、不正規化数の予測を行い予測情報を前
述のパイプライン制御回路に通知する。前記第１の中間
結果の指数部は、インクリメント回路２９で“＋１”し
たデータと、“＋１”しないデータとのいずれか一方が
第４のセレクタＳ２３で選択され、その選択結果が第６
のラッチＬ２５でラッチされる。

【００８１】ライトステージＷでは、第６および第７の
ラッチＬ２５およびＬ２６にラッチされたデータが、第
２の中間結果の指数部および仮数部となる。符号チェッ
ク回路２８により、最終結果が不正規化数となることが
予測されないときには、前記第２の中間結果の指数部お
よび仮数部がそのまま演算最終結果の指数部および仮数
部として出力される。

【００８２】符号チェック回路２８により、最終結果が
不正規化数となることが予測されるときには、インクリ
メント回路２９を経ずに、第６のラッチＬ２５でラッチ
された前記第２の中間結果の指数部に応じて、正規化／
丸め処理回路３１を経ずに第７のラッチＬ２６にラッチ
された前記第２の中間結果を右シフト回路３２で右シフ
トして不正規化し、第５のセレクタＳ２４に供給する。
最終結果が不正規化数となることが予測されるときに
は、第３のセレクタＳ２２は、第６のラッチＬ２５でラ
ッチされたデータを選択し、第５のセレクタＳ２４は、
右シフト回路３２の出力を選択する。そして、最終結果
が不正規化数となることが予測される場合には、第４の
セレクタＳ２３は、第３のセレクタＳ２２で選択された
データを選択してそのまま第６のラッチＬ２５に与えて
最終結果出力の指数部とし、第６のセレクタＳ２５は、
第５のセレクタＳ２４で選択されたデータを選択してそ
のまま第７のラッチＬ２６に与えて最終結果出力の仮数
部とする。

【００８３】次に図２のパイプライン乗算器の動作につ
いて図３〜図６のタイミングチャートを参照して具体的
に説明する。図２のパイプライン乗算器は、図３〜図６
に示すように、基本的には、フェッチステージＦ、第１
の演算ステージＥ１、第２の演算ステージＥ２およびラ
イトステージＷの４つのステージからなる４段構成であ
るが、それに加えて、さらに必要に応じて正規化ステー
ジＮおよび不正規化ステージＵを含むパイプライン処理
による演算を行う。なお、図３〜図６には、インタロッ
ク期間×も示されている。フェッチステージＦでは、第
１および第２のラッチＬ２１ＡおよびＬ２１Ｂにオペラ
ンドすなわちソースデータの取り込みが行われる。第１
の演算ステージＥ１では、第１のアダー２７およびウォ
ラスツリー演算回路２６を用いた第１段階の乗算処理が
行われる。第２の演算ステージＥ２では、インクリメン
ト回路２９、第２のアダー３０および正規化／丸め処理
回路３１を用いた第２段階の乗算処理が行われる。ライ
トステージＷでは、演算の最終結果の出力レジスタ（図
示せず）への書込み等の出力処理が行われる。正規化ス
テージＮは、第１の演算ステージＥ１に関連しており、
この正規化ステージＮでは、不正規化数入力を演算のた
めに正規化する正規化処理が行われる。不正規化ステー
ジＵは、第２の演算ステージＥ２およびライトステージ
Ｗに関連しており、この不正規化ステージＵでは、演算
結果すなわち乗算の最終結果が不正規化数になると予測
される場合に、出力を不正規化数とするための不正規化
処理が行われる。また、インタロック期間×は、正規化
または不正規化処理のために次のデータの取り込みを抑
止する。

【００８４】この場合、乗算器であるので、第１の命
令、第２の命令および第３の命令は、全て乗算命令であ
る。 〔入力も出力も正規化数だけの場合〕図３は、入力デー
タおよび出力データが共に正規化数のみである場合、す
なわち入力データおよび出力データに不正規化数が含ま
れない場合のパイプライン処理のタイミングチャートを
示している。

【００８５】第１の命令のフェッチステージＦが終了
し、第１の命令の第１の演算ステージＥ１に入ると、第
２の命令のフェッチステージＦが開始される。第１の命
令の第１の演算ステージＥ１が終了し、第２の命令のフ
ェッチステージＦが終了すると、第１の命令が第２の演
算ステージＥ２に入り、第２の命令が第１の演算ステー
ジＥ１に入るとともに、第３の命令のフェッチステージ
Ｆが開始される。

【００８６】順次同様に、第１の命令の第２の演算ステ
ージＥ２が終了し、第２の命令の第１の演算ステージＥ
１が終了し、第３の命令のフェッチステージＦが終了す
ると、第１の命令がライトステージＷに入り、第２の命
令が第２の演算ステージＥ２に入り、第３の命令の第１
の演算ステージＥ１が開始される。第１の命令のライト
ステージＷが終了し、第２の命令の第２の演算ステージ
Ｅ２が終了し、第３の命令の第１の演算ステージＥ１が
終了すると、第２の命令がライトステージＷに入り、第
３の命令の第２の演算ステージＥ２が開始される。第２
の命令のライトステージＷが終了し、第３の命令の第２
の演算ステージＥ２が終了すると、第３の命令のライト
ステージＷが開始される。第３の命令のライトステージ
Ｗが終了すると、第１〜第３の命令の乗算を全て終了す
る。

【００８７】したがって、このように入力データおよび
出力データが共に正規化数のみである場合には、正規化
ステージＮおよび不正規化ステージＵは、全く動作せ
ず、見かけ上、フェッチステージＦ、第１の演算ステー
ジＥ１、第２の演算ステージＥ２およびライトステージ
Ｗの４つのステージのみで動作する。このため、演算時
間もフェッチステージＦ、第１の演算ステージＥ１、第
２の演算ステージＥ２およびライトステージＷの４段の
みで構成されいているのと同等となる。

【００８８】〔第１の命令の入力に不正規化数が含まれ
る場合〕図４は、第１の命令の入力データに不正規化数
が含まれ、その他の入力データおよび出力データが全て
正規化数である場合のパイプライン処理のタイミングチ
ャートを示している。

【００８９】第１の命令のフェッチステージＦが終了す
ると、第１の命令の正規化ステージＮが開始され、第２
の命令のフェッチがインタロックされる。第１の命令の
正規化ステージＮが終了し、第１の命令の第１の演算ス
テージＥ１に入ると、第２の命令のフェッチステージＦ
が開始される。第１の命令の第１の演算ステージＥ１が
終了し、第２の命令のフェッチステージＦが終了する
と、第１の命令が第２の演算ステージＥ２に入り、第２
の命令が第１の演算ステージＥ１に入るとともに、第３
の命令のフェッチステージＦが開始される。

【００９０】以後は、図３の場合と同様であり、第１の
命令の第２の演算ステージＥ２が終了し、第２の命令の
第１の演算ステージＥ１が終了し、第３の命令のフェッ
チステージＦが終了すると、第１の命令がライトステー
ジＷに入り、第２の命令が第２の演算ステージＥ２に入
り、第３の命令の第１の演算ステージＥ１が開始され
る。第１の命令のライトステージＷが終了し、第２の命
令の第２の演算ステージＥ２が終了し、第３の命令の第
１の演算ステージＥ１が終了すると、第２の命令がライ
トステージＷに入り、第３の命令の第２の演算ステージ
Ｅ２が開始される。第２の命令のライトステージＷが終
了し、第３の命令の第２の演算ステージＥ２が終了する
と、第３の命令のライトステージＷが開始される。第３
の命令のライトステージＷが終了すると、第１〜第３の
命令の乗算を全て終了する。

【００９１】したがって、このように第１の命令の入力
データに正規化数が含まれ、その他の入力データおよび
出力データが全て正規化数である場合には、第１の命令
の正規化ステージＮの期間が増え、この期間、次の第２
の命令のフェッチステージＦがインタロックされるだけ
で、フェッチステージＦ、第１の演算ステージＥ１、第
２の演算ステージＥ２およびライトステージＷの４段構
成で動作する図３の場合よりも１ステージ分の時間が増
加するのみである。

【００９２】〔第１の命令の出力が不正規化数の場合〕
図５は、第１の命令の出力データが不正規化数となり、
その他の入力データおよび出力データが全て正規化数で
ある場合のパイプライン処理のタイミングチャートを示
している。

【００９３】第１の命令のフェッチステージＦが終了
し、第１の命令の第１の演算ステージＥ１に入ると、第
２の命令のフェッチステージＦが開始される。第１の命
令の第１の演算ステージＥ１が終了し、第２の命令のフ
ェッチステージＦが終了すると、第１の命令が第２の演
算ステージＥ２に入り、第２の命令が第１の演算ステー
ジＥ１に入るとともに、第３の命令のフェッチステージ
Ｆが開始される。

【００９４】第１の命令の第２の演算ステージＥ２が終
了すると、第１の命令の不正規化ステージＵが開始さ
れ、この不正規化ステージＵが終了するまで、第２の命
令および第３の命令の処理が、それぞれ第１の演算ステ
ージＥ１およびフェッチステージＦを終了した状態でイ
ンタロックされる。第１の命令の不正規化ステージＵが
終了し、第１の命令のライトステージＷに入ると、第２
の命令が第２の演算ステージＥ２に入り、第３の命令の
第１の演算ステージＥ１が開始される。第１の命令のラ
イトステージＷが終了し、第２の命令の第２の演算ステ
ージＥ２が終了し、第３の命令の第１の演算ステージＥ
１が終了すると、第２の命令がライトステージＷに入
り、第３の命令の第２の演算ステージＥ２が開始され
る。第２の命令のライトステージＷが終了し、第３の命
令の第２の演算ステージＥ２が終了すると、第３の命令
のライトステージＷが開始される。第３の命令のライト
ステージＷが終了すると、第１〜第３の命令の乗算を全
て終了する。

【００９５】したがって、このように第１の命令の出力
データが不正規化数であり、その他の入力データおよび
出力データが全て正規化数である場合には、第１の命令
の不正規化ステージＵの期間が増え、この期間、次の第
２および第３の命令のそれぞれ第２および第１の演算ス
テージＥ２およびＥ１がインタロックされるだけで、フ
ェッチステージＦ、第１の演算ステージＥ１、第２の演
算ステージＥ２およびライトステージＷの４段構成で動
作する図３の場合よりも１ステージ分の時間が増加する
のみである。

【００９６】〔第１の命令の入力に不正規化数が含まれ
且つ出力が不正規化数の場合〕図６は、第１の命令の入
力データに不正規化数が含まれ、該第１の命令の出力デ
ータが不正規化数で、その他の入力データおよび出力デ
ータが全て正規化数である場合のパイプライン処理のタ
イミングチャートを示している。

【００９７】第１の命令のフェッチステージＦが終了す
ると、第１の命令の正規化ステージＮが開始され、第２
の命令のフェッチがインタロックされる。第１の命令の
正規化ステージＮが終了し、第１の命令の第１の演算ス
テージＥ１に入ると、第２の命令のフェッチステージＦ
が開始される。第１の命令の第１の演算ステージＥ１が
終了し、第２の命令のフェッチステージＦが終了する
と、第１の命令が第２の演算ステージＥ２に入り、第２
の命令が第１の演算ステージＥ１に入るとともに、第３
の命令のフェッチステージＦが開始される。

【００９８】以後は、図５の場合と同様であり、第１の
命令の第２の演算ステージＥ２が終了すると、第１の命
令の不正規化ステージＵが開始され、この不正規化ステ
ージＵが終了するまで、第２の命令および第３の命令の
処理が、それぞれ第１の演算ステージＥ１およびフェッ
チステージＦを終了した状態でインタロックされる。第
１の命令の不正規化ステージＵが終了し、第１の命令の
ライトステージＷに入ると、第２の命令が第２の演算ス
テージＥ２に入り、第３の命令の第１の演算ステージＥ
１が開始される。第１の命令のライトステージＷが終了
し、第２の命令の第２の演算ステージＥ２が終了し、第
３の命令の第１の演算ステージＥ１が終了すると、第２
の命令がライトステージＷに入り、第３の命令の第２の
演算ステージＥ２が開始される。第２の命令のライトス
テージＷが終了し、第３の命令の第２の演算ステージＥ
２が終了すると、第３の命令のライトステージＷが開始
される。第３の命令のライトステージＷが終了すると、
第１〜第３の命令の乗算を全て終了する。

【００９９】したがって、このように第１の命令の入力
データに不正規化数が含まれ且つ出力データが不正規化
数であり、その他の入力データおよび出力データが全て
正規化数である場合には、第１の命令の正規化ステージ
Ｎおよび不正規化ステージＵの期間が増え、この期間、
第２および第３の命令の次のステージがインタロックさ
れるだけで、フェッチステージＦ、第１の演算ステージ
Ｅ１、第２の演算ステージＥ２およびライトステージＷ
の４段構成で動作する図３の場合よりも２ステージ分の
時間が増加するのみである。

【０１００】このように、入力されるソースデータから
不正規化数を検出し、不正規化数が検出された場合に、
該入力データを正規化してから演算を行うとともに、そ
の演算の中間結果より、演算結果が不正規化数となるか
否かを予測し、演算結果が不正規化数となると予測され
た場合にのみ、演算結果に不正規化処理を施すようにす
る。したがって、不正規化数の含まれる分だけの演算時
間の増加となり、不正規化数が含まれない場合の演算時
間には、ほとんど悪影響がない。

【０１０１】本発明は、乗算器以外の演算のためのパイ
プライン演算装置にも適用することができる。

【０１０２】

【発明の効果】以上説明したように、本発明によれば、
入力データから不正規化数を検出し、不正規化数が検出
された場合に、該入力データを正規化してから演算を行
うとともに、その演算の中間結果より、演算結果が不正
規化数となるか否かを予測し、演算結果が不正規化数と
なると予測された場合にのみ、演算結果に不正規化処理
を施すようにするので、不正規化数の演算をサポートし
て、しかも通常の演算の演算時間にはほとんど悪影響が
ない、高性能のパイプライン演算装置を提供することが
できる。

【図面の簡単な説明】

【図１】本発明に係るパイプライン演算装置の原理的な
第１の実施例の構成を示すシステムブロック図である。

【図２】本発明に係るパイプライン演算装置の第２の実
施例であるパイプライン乗算器の構成を示すシステムブ
ロック図である。

【図３】図２のパイプライン乗算器の不正規化数が含ま
れない場合の動作を説明するためのタイミングチャート
である。

【図４】図２のパイプライン乗算器の入力に不正規化数
が含まれる場合の動作を説明するためのタイミングチャ
ートである。

【図５】図２のパイプライン乗算器の出力に不正規化数
が含まれる場合の動作を説明するためのタイミングチャ
ートである。

【図６】図２のパイプライン乗算器の入力および出力に
不正規化数が含まれる場合の動作を説明するためのタイ
ミングチャートである。

【図７】従来のパイプライン演算装置の一例の構成を示
すブロック図である。

【符号の説明】

１１Ａ，１１Ｂ…不正規化数検出回路 １２Ａ，１２Ｂ…正規化回路 １３，１４…演算回路 １５…不正規化予測回路 １６…不正規化回路 １７…パイプライン制御回路 １８…オア回路 ２１Ａ，２１Ｂ…ゼロチェック回路 ２２Ａ，２２Ｂ…ゼロカウント回路 ２３Ａ，２３Ｂ…補数回路 ２４Ａ，２４Ｂ…左シフト回路 ２５Ａ，２５Ｂ…デコード回路 ２６…ウォラスツリー演算回路 ２７，３０…アダー ２８…符号チェック回路 ２９…インクリメント回路 ３１…正規化／丸め処理回路 ３２…右シフト回路 Ｌ１１Ａ，Ｌ１１Ｂ，Ｌ１２，Ｌ１３，Ｌ２１Ａ，Ｌ２
１Ｂ，Ｌ２２，Ｌ２３，Ｌ２４，Ｌ２５，Ｌ２６…ラッ
チ Ｓ１１Ａ，Ｓ１１Ｂ，Ｓ１２，Ｓ２１Ａ，Ｓ２１Ｂ，Ｓ
２２，Ｓ２３，Ｓ２４，Ｓ２５…セレクタ

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 7/00 G06F 9/38 310

Claims (10)

(57)【特許請求の範囲】
1. 【請求項１】 入力データが不正規化数であることを検
   出する不正規化数検出手段と、 前記不正規化数検出手段により不正規化数が検出された
   場合に、該入力データを正規化する正規化手段と、 正規化数である場合の入力データおよび前記正規化手段
   により正規化された入力データの少なくともいずれかを
   用いて演算を行い所要の演算の第１の中間結果を得る第
   １の演算手段と、 前記第１の演算手段で得られる前記第１の中間結果よ
   り、前記所要の演算の最終演算結果が不正規化数となる
   ことを予測する不正規化予測手段と、 前記第１の演算手段で得られる前記第１の中間結果に基
   づく演算を行って、不正規化数でなければ最終演算結果
   となるべき前記所要の演算の第２の中間結果を得るため
   の第２の演算手段と、 前記不正規化予測手段で、不正規化数と予測された場
   合、前記第２の演算手段で得られる前記第２の中間結果
   に不正規化処理を施して前記所要の演算の最終演算結果
   とする不正規化手段とを具備することを特徴とするパイ
   プライン演算装置。
2. 【請求項２】 不正規化予測手段は、所要の演算の最終
   演算結果が不正規化数となる可能性が高いことを予測す
   る手段であることを特徴とする請求項１に記載のパイプ
   ライン演算装置。
3. 【請求項３】 パイプラインの動作を制御するパイプラ
   イン制御手段と、 入力データが不正規化数であることを検出する不正規化
   数検出手段と、 前記不正規化数検出手段により不正規化数が検出された
   場合に、後続の命令がパイプラインに投入されるのを前
   記パイプライン制御手段によりインタロックさせ、且つ
   該入力データを正規化する正規化手段と、 正規化数である場合の入力データおよび前記正規化手段
   により正規化された入力データの少なくともいずれかを
   用いて演算を行い所要の演算の第１の中間結果を得る第
   １の演算手段と、 前記第１の演算手段で得られる前記第１の中間結果よ
   り、前記所要の演算の最終演算結果が不正規化数となる
   ことを予測する不正規化予測手段と、 前記第１の演算手段で得られる前記第１の中間結果に基
   づく演算を行って、不正規化数でなければ最終演算結果
   となるべき前記所要の演算の第２の中間演算結果を得る
   ための第２の演算手段と、 前記不正規化予測手段で、不正規化数と予測された場
   合、前記第２の演算手段で得られる前記第２の中間結果
   に不正規化処理を施して前記所要の演算の最終演算結果
   とする不正規化手段とを具備することを特徴とするパイ
   プライン演算装置。
4. 【請求項４】 不正規化予測手段は、所要の演算の最終
   演算結果が不正規化数となる可能性が高いことを予測す
   る手段であることを特徴とする請求項３に記載のパイプ
   ライン演算装置。
5. 【請求項５】 不正規化手段は、第２の演算手段で得ら
   れる第２の中間結果に対して、直接に丸め処理を行わ
   ず、次のステージにおいて、パイプライン制御手段によ
   り、後続の命令の実行をインタロックして、丸め前の前
   記第２の中間結果と丸めに必要な情報とを用いて不正規
   化および丸め処理を行う手段を含むことを特徴とする請
   求項３または４に記載のパイプライン演算装置。
6. 【請求項６】 不正規化手段は、第２の演算手段で得ら
   れる第２の中間結果に対して、直接に丸め処理を行わ
   ず、丸め前の前記第２の中間結果と丸めに必要な情報と
   を格納する格納手段と、前記格納手段により丸め前の前
   記第２の中間結果と丸めに必要な情報とを格納した状態
   で割り込みを生起し、ソフトウェア処理による不正規化
   および丸め処理を行わせる制御手段とを含むことを特徴
   とする請求項３または４に記載のパイプライン演算装
   置。
7. 【請求項７】 命令およびデータの少なくとも一方の取
   り込みのためのフェッチステージ、第１の中間結果を得
   る演算のための第１の演算ステージ、第２の中間結果を
   得る演算のための第２の演算ステージおよび演算の最終
   結果の出力のためのライトステージの４つのステージを
   有するパイプラインの動作を制御するパイプライン制御
   手段と、 前記第１の演算ステージにおいて、入力データが不正規
   化数であることを検出する不正規化数検出手段と、 前記不正規化数検出手段により不正規化数が検出された
   場合に、前記フェッチステージにおいて後続の命令がパ
   イプラインに投入されるのを前記パイプライン制御手段
   によりインタロックさせ且つ前記入力データを正規化し
   て前記フェッチステージにて入力する正規化手段と、 前記第１の演算ステージにおいて、正規化数である場合
   の入力データおよび前記正規化手段により正規化された
   入力データの少なくともいずれかを用いて演算を行い所
   要の演算の第１の中間結果を得る第１の演算手段と、 前記第１の演算手段で得られる前記第１の中間結果よ
   り、前記第２の演算ステージにおいて、前記所要の演算
   の最終演算結果が不正規化数となることを、予測する不
   正規化予測手段と、 前記第２の演算ステージにおいて、前記第１の演算手段
   で得られる前記第１の中間結果に基づく演算を行って、
   不正規化数でなければ最終演算結果となるべき前記所要
   の演算の第２の中間演算結果を得るための第２の演算手
   段と、 前記不正規化予測手段で、不正規化数と予測された場
   合、前記ライトステージにおいて、前記第２の演算手段
   で得られる前記第２の中間結果に不正規化処理を施し
   て、前記第２の演算手段の出力に代えて前記所要の演算
   の最終演算結果とする不正規化手段とを具備することを
   特徴とするパイプライン演算装置。
8. 【請求項８】 不正規化予測手段は、所要の演算の最終
   演算結果が不正規化数となる可能性が高いことを予測す
   る手段であることを特徴とする請求項７に記載のパイプ
   ライン演算装置。
9. 【請求項９】 不正規化手段は、第２の演算ステージに
   おいて第２の演算手段で得られる第２の中間結果に対し
   て、直接に丸め処理を行わず、次のステージにおいて、
   パイプライン制御手段により、後続の命令の実行をイン
   タロックして、丸め前の前記第２の中間結果と丸めに必
   要な情報とを用いて不正規化および丸め処理を行う手段
   を含むことを特徴とする請求項７または８に記載のパイ
   プライン演算装置。
10. 【請求項１０】 パイプライン演算装置は、同期して動
    作し得る複数の演算手段を有し且つパイプライン制御手
    段は、後続の命令をインタロックする際に、同期して動
    作している他の演算手段に対しても後続命令をインタロ
    ックすることを特徴とする請求項３、５、７および９の
    いずれか１項に記載のパイプライン演算装置。