JPH0340129A - 浮動小数点加算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔斗既　　要〕 データ処理装置に使用する浮動小数点加算器に関し、 浮動小数点数の整数部取り出し命令において、正規化数
を整数値に丸める処理の処理ステップ数を削減し処理の
効率化を図ることを目的とし、１１ＥＩＥＢ標準規格若
しくはこれに準拠した浮動小数点数の加算を行う浮動小
数点加算器であって、供給される２つのオペランドデー
タの少なくとも一方について、そのオペランドデータが
正規化数であっても、仮数部の上位に付加される整数ビ
ットを強制的に「０」に設定することがマイクロプログ
ラムによって制御可能な設定手段と、丸め処理前に行わ
れる加算結果の正規化処理を抑止することがマイクロプ
ログラムによって制御可能な抑止手段とを備え、前記抑
止手段により正規化処理が抑止された場合でも加算結果
が既に正規化されたものとして丸め処理を行うように構
成する。

（２） 〔産業上の利用分野〕 本発明は、データ処理装置に使用する浮動小数点加算器
に関する。

浮動小数点加算器において、丸め処理とは有効数字のあ
るビット位置よりも下位にある有効数字を切り上げ若し
くは切り捨てる処理をいう。

ＩＢＥＢ標準規格において、無限大方向丸め、ゼロ方向
丸め、最近値方向丸め等の丸めモードにより丸め方向の
指定が可能な丸め方式や、非数（数値でないデータ）や
無限大数のような特殊なオペランドも表現する浮動小数
点表現形式が提唱されている。従って、これに準拠した
丸め方式や浮動小数点数を扱うデータ処理装置が増大し
つつある。

一方、データ処理装置の命令実行部は、算術論理演算器
（ＡＬＵ）やシフタのような汎用演算器をマイクロプロ
グラムにより制御することで数多くの命令を高速に実行
することができる。

又、大型電算機では科学技術計算の高速処理に対する要
求が強いため、浮動小数点加算器のような専用演算器を
設けることにより浮動小数点演算（３） の高速化が行われる。専用演算器は特定の命令やデータ
を対象とした処理を主にハードウェア制御により行うた
めさらに高速処理が可能である。

このようにデータ処理装置の命令実行部では、汎用演算
器を使用して主にマイクロプログラムの制御により行う
処理と、専用演算器を使用して主にハードウェア制御に
より行う処理とを、命令の種類やデータによって最適に
使い分ける方式が一般的である。

〔従来の技術〕

ＩＥＩＥＥＥ準規格に準拠した浮動小数点数表現形式を
用いるデータ処理装置では、浮動小数点数χは、第３図
に示すように、１ビツトの符号部Ｓ、ｍビットの指数部
Ｅ、及びｎビットの仮数部で表現される。

指数部Ｅの値は実際の指数値にバイアス値を加算したも
ので、通常、バイアス値として、２（ｍ−１）　　　ｌ が使用される。実際の指数値ｅは、 （４） ｅ＝Ｅ−バイアス値 から求められる。

仮数部Ｆを表す２進数のビット列を ｆ、、ｆ２　、　０．ｆ、。

とすると２進浮動小数点数Ｘは次式で与えられる。

Ｘ＝（１）５ＸＬ　’　ｆｌ　　−ｆ２　　、”’、ｆ
、、Ｘ２″ここで、Ｌは有効数字の最上位のビットであ
り、Ｌ＝１であるような浮動小数点数を正規化浮動小数
点数若しくは正規化数という。

指数値Ｅの最大値（すべてのビットが１）及び最小値く
すべてのビットが０）は非数、無限大数、不正規化数、
ゼロといった正規化数以外のデータを表現するために予
約されている。

指数部Ｅがその最大値でも最小値でもない場合が正規化
数である。このように、正規化数であるか否かは指数部
の値により識別でき、しかも正規化数ではｎビットの値
は必ずｌであるため、ｎビットは明示的には表現されな
い。従って、浮動小数点演算において、オペランドデー
タが正規化数の場合には明示的に表現されないｎビット
が仮数（５） 部の上位に付加されて処理される。

浮動小数点数の整数部取り出し命令は、ある浮動小数点
数が表す実際の値の２°より小さい有効数字部分を丸め
処理によって丸めることにより、整数値を持つ浮動小数
点数に変換する命令である。

前述のように、丸め処理とは有効数字のあるビット位置
（このビットを１ビツトとする）よりも下位にある有効
数字を切り上げ若しくは切り捨てる処理である。ここで
、１ビツトより１ビツト下位にあるビットをｇビット、
さらに下位にあるビットをｒビットとし、ｒビットより
も下位にあるすべてのビットの論理和をにビットとする
と、丸め処理は次のようになる。

■十無限大方向丸め ｇ、ｒ、にのいずれかが１で、かつデータの符号が正で
あれば切り上げ、それ以外ならば切り捨てる。

■−無限大方向丸め ｇ・ｒ、にのいずれかが１で、かつデータの符号が負で
あれば切り上げ、それ以外ならば切り捨（６） てる。

■ゼロ方向丸め ｇ、ｌ”＋　ｋのいずれかが１であれば切り上げ、それ
以外なら切り捨てる。

■最近値方向先め ｇ＝１で、かつｒとｋのいずれかが１であるか、ｇ＝ｌ
　、ｒ＝Ｑ　、に＝ｏで、ｉ＝１であれば切り上げ、そ
れ以外なら切り捨てる。

第８図はＩＢＥＥ標準規格で規定された２つの浮動小数
点の加算を行う浮動小数点加算器の構成例である。この
回路は図示しない制御回路により制御され、３マシンサ
イクルで２つの正規化された浮動小数点数の加減算結果
を出力することができる。

３マシンサイクルの第１のサイクルをＴＩ、！２のサイ
クルをＦ２、第３のサイクルをＦ３とすると各サイクル
での動作は概略以下のようになる。

ここで、 Ｓｌオペランド１の符号部 Ｅｌ：オペランド１の指数部 Ｆｌ：オペランド１の仮数部 （７） Ｌｌオペランド１の仮数部の上位に付加される１ビツト
の整数部 Ｓ２；オペランド２の符号部 Ｆ２：オペランド２の指数部 Ｆ２：オペランド２の仮数部 Ｆ２：オペランド２の仮数部の上位に付加される１ビツ
トの整数部 ＳＲ１：オペランド１の符号部の値を保持するレジスタ ＳＲ２：オペランド２の符号部の値を保持するレジスタ ＢＸＰＲ：中間結果の指数部を保持するレジスクＦＲＩ
：加減算回路の第１の人力を保持するレジスタ ＰＨ２：加減算回路の第２の入力を保持するレジスタ Ｓ３：演算結果の符号部 Ｆ３：演算結果の指数部 Ｆ３：演算結果の仮数部 ＳＡＩ：桁合せシフタ１のシフト量 （８） ＳＡ２：桁合せシフタ２のシフト量 また、指数部のビット数を１１、仮数部のビット数を５
２とする。

（１）Ｔｌサイクル（桁合わせ処理） 両オペランドの符号部ＳＬ、Ｓ２を各々レジスタＳＲＩ
　、　ＳＲ２に格納する。また、指数比較回路１１によ
り指数部ＥｌとＦ２の大小比較を行い、その結果により
Ｅ１≧Ｅ２であれば、Ｅｌを、Ｅｌ＜Ｆ２であればＦ２
を選択して中間結果の指数部保持レジスタＥＸＰＲへと
格納するとともに、ＥｌとＦ２の指数差を計算して桁合
わせシック１６．１７をシフトするシフト量ＳＡＩ、Ｓ
へ２を生成する。仮数部の桁合わせシフトは指数値の小
さい方の仮数部を指数差の分だけ右にシフトすることに
より行われる。従って、Ｅ１≧Ｅ２であれば５Ａ１−指
数差、５Ａ２＝０、Ｅｌ＜Ｆ２であれば、５ＡＩＯ１Ｓ
Ａ２−指数差がそれぞれ出力される。

両オペランドの仮数部Ｆｌ、Ｆ２は、整数部付加回路１
４．１５により上位に１ビツトの整数ビットＬｌ、Ｌ２
が付加され、それぞれＬＦＩ　、　ＬＰ２としく９） て桁合わせシフタ１６．１７へ送出される。桁合わせシ
ック１６．１７はシフト量Ｓへ１　、　ＳＡ２　に従っ
てＬＦＩＬＦ２を右シフトし、仮数部の最下位ビット位
置よりも右へシフトされた部分は、仮数部の最下位ビッ
トより下位の２ビツトとさらに下位にあるすべてのビッ
トの論理和の１ビツトとして、計３ビットが付加されて
それぞれ加減算回路入力レジスタＦＲＩ　、　ＰＨ１に
格納する。

（２）Ｆ２サイクル（加減算及び正規化処理）加減算回
路１８はレジスタＦＲ１とＰＨ２の加算あるいは減算を
行い加減算結果の絶対値を出力する。第４図に示すよう
に加算か減算かは両オペランドの符号により図示しない
制御回路により決定される。符号部決定回路１２はレジ
スタＳＲＩ　、　ＳＲ２に格納されている両オペランド
の組合せと命令の種類及び加減算回路の加減算結果によ
り算術的に演算結果の符号を決定しレジスクＳＲＩに格
納する。第５図に示すようにレジスタＦＲ１の各ビット
を上位から順にｘ１〜Ｘ５６、ＰＨ２のそれをＹ１〜Ｙ
５６とすると、加減算回路１８の絶対値出力（ＸＯ） はＺＯ〜Ｚ５６となる。ここで、ＺＯは加減算回路１８
で加算を行った場合に最上位ビットから発生ずる桁上げ
出力である。

正規化シフト制御回路１９は加減算回路１８の絶対値出
力２０−２５６を正規化するのに必要なシフト量を生成
し、指数補正回路１３と正規化シフタ２０へ供給する。

正規化はＺＯ〜Ｚ５６の最も上位にある「１」であるビ
ットが２１のビット位置に来るように右或いは左シフト
により行われる。右シフトが行われるのはＺＯ＝１のと
きだけであるから、右シフト量は最大でも１である。

Ｚ１〜２５６のビット位置に対応して、正規化シックの
出力をＮ１〜Ｎ５６とする。ただし、正規化シフタ２０
において右シフトが行なわれた場合には、Ｎ５６には２
５５とＺ５６の論理和が出力される。

Ｎ１〜Ｎ５３がＦＲＩのＸ１〜Ｘ５３のビット位置に格
納され、Ｘ５４〜Ｘ５６にはゼロが格納される。

丸め処理決定回路２１はＮ５４〜Ｎ５６の３ビツトを切
り上げるか切り捨てるかの丸め処理を決定し、切り上げ
が選択された場合にはＦＲ２のＹ５３のビ（工１） ット位置に王を格納し、その他のビットにゼロを格納す
る。そのため、丸め処理決定回路２１は、Ｎ５３を１ビ
ツト、Ｎ５４をｇビット、Ｎ５５をｒビット、Ｎ５６を
にビットとして前述のように丸め処理を決定する。

また、指数補正回路１３は正規化シフトによって右シフ
トが行なわれる場合には１ビツトにつき＋１、左シフト
が行なわれる場合には１ビツトにつき−１の補正をＥＸ
ＰＨに保持されている中間結果の指数部に対して行ない
、この補正結果がＩＥＸＰＲへと格納される。

（３）Ｔ３サイクル（丸め処理） 中間結果の符号部がレジスタＳＲＩに、正規化された中
間結果の指数部がレジスタＢＸＰＲに、また正規化され
た仮数部演算結果の上位５３ビツト（Ｎ１〜Ｎ５３）が
レジスクＦＲＩに保持されている。

丸め処理による加算は加減算回路１８でＦＲＩとＦＲ２
を加算することによって行なわれる。切り捨てによる丸
め処理が選択された場合にはＦＲ２（１２） はゼロであるからＦＲＩのＸ１〜Ｘ５３が加算結果とし
て得られ、また、切り上げによる丸め処理が選択された
場合にはＦＲ２のＹ５３が１であるからＦＲＩのＸ５３
のビット位置に１を加算した結果が得られる。つまり、
正規化された中間結果Ｎ１〜Ｎ５３の下位３ビツトを丸
め処理によって丸めた結果が得られることになる。

正規化シフト制御回路１９は加減算回路１８の絶対値出
力２０−２５６を正規するのに必要なシフ）Ｉｔを生成
し、指数補正回路１３および正規化シック２０へと供給
する。ＺＯ−１の場合は、１ビツト右シフトすることに
よって正規化処理が行われるので指数補正回路１３の出
力はレジスタＥＸＰＨに保持されている中間結果の指数
部に＋■したものとなり、また正規化シフタ２０出力は
ＺＯ〜Ｚ５６を右へ１ビツトシフトしたものとなる。Ｚ
Ｏ＝０の場合にはＺｌ−１であるから、正規化シフト量
はＯとなる。

従って、指数補正回路１３の出力はレジスタＢＸＰＲに
保持されている中間結果の指数部となり、また正規化シ
フタ２０出力はＺ１〜Ｚ５６の値となる。

（１３） また、符号部決定回路■２はレジスタＳＲＩに保持され
ている中間結果の符号部を最終結果の符号部として出力
する。従って、最終的な演算結果の符号部Ｓ３、指数部
Ｅ３、および仮数部Ｆ３は、それぞれ符号部決定回路出
力、指数補正回路出力、正規化シフタ出力のＮ２〜Ｎ５
３として得られる。

〔発明が解決しようとする課題〕

従来、浮動小数点数の整数部取り出し命令において、正
規化数を整数値に丸める処理は、上記ｇｒ・ｋの値とデ
ータの符号、及び丸めモードに従って、マイクロプログ
ラムの条件分岐を繰り返すことにより行っていたため、
処理ステップ数が多く効率が悪いという問題があった。

本発明の目的は浮動小数点数の整数への丸め処理を高速
に行うことが可能な浮動小数点加算器を提供することに
ある。

〔課題を解決するための手段〕

本発明は、第１図に原理構成図を示すように、（↓４） １１ＥＥＥ標準規格若しくはこれに準拠した浮動小数点
数の加算を行う浮動小数点加算器であって、供給される
２つのオペランドデータの少なくとも一方について、そ
のオペランドデータが正規化数であっても、仮数部Ｆ２
の上位に付加される整数ビットＬ２を強制的に「Ｏ」に
設定することがマイクロプログラムによって制御可能な
設定手段１５と、丸め処理前に行われる加算結果の正規
化処理を抑止することがマイクロプログラムによって制
御可能な抑止手段１９とを備え、前記抑止手段により正
規化処理が抑止された場合でも加算結果が既に正規化さ
れたものとして丸め処理を行うことを特徴とする。

〔作　用〕

２つの正規化数を浮動小数点加算器で加算すると、通常
は加算結果を正規化し、この正規化された結果に対して
、人力オペランドデータの仮数部の最下位ビット位置に
相当するビットを１ビツトとする丸め処理を行う。

（１５） 従って、ある正規化数Ｓを整数値に丸める場合には、仮
数部の最下位ビット位置の実際の重みが２°となるよう
な指数部を持ち、その仮数部がＯであるような正の正規
化数Ａを正規化数Ｓに加算する。このとき前記設定手段
により正規化数Ａの仮数部に付加される１ビツトの１を
強制的にＯとすれば、正規化数への有効数字はすべてＯ
となるから加算によって正規化数Ｓの有効数字は影響を
受けない。

又、前記抑止手段によって、加算結果を正規化せずにそ
のまま丸め処理を行わせると、正規化数Ｓの指数値が正
規化数Ａの指数値と等しいか大きい場合は、加算結果は
正規化数Ｓそのものとなるため、実質的に正規化数Ｓの
最下位ビットを１ビツトとした丸め処理が行われる。こ
の場合、ｇ、ｒ、ｋに相当するビットはすべてＯである
から丸め処理の結果も正規化数Ｓそのものとなるが、正
規化数Ｓの指数値が正規化数Ａの指数値と等しいか大き
いということは、正規化数Ｓの有効数字の最下位ビット
の実際の重みが２°以上である、即（１６） ち、２°より小さい重みを持つ有効数字がないことを意
味するから、整数値への丸め処理が正しく行われたこと
になる。

一方、正規化数Ｓの指数値が正規化数Ａの指数値より小
さい場合には実質的に正規化数Ｓの有効数字で２°の重
みを持つビットを１ビツトとした丸め処理が行われるこ
とになり、やはり、整数値への丸め処理を正しく行うこ
とができる。

〔実施例〕 第２図は本発明の一実施例構成図である。図において第
８図と同一の構成要素には同一の番号を符す。

本実施例では整数部付加回路１５にオペランド２の仮数
部Ｆ２の上位に付加される整数ビットＬ２をマイクロプ
ログラムの制御によって強制的にＬ２＝０とする設定手
段と、正規化シフト制御回路１９にマイクロプログラム
によって制御可能な正規化抑止信号ＮＩＳを追加し、正
規化抑止信号ＮＩＳによって正規化処理が抑止された場
合には、（１７） 正規化シフト制御回路１９は加減算回路■８の結果に関
係なく正規化シフト量をＯとすることによって実質的に
正規化処理を抑止する抑止手段を設けた。

なお、マイクロプログラムが設定手段および抑止手段を
それぞれ有効にしない限り、本実施例の浮動小数点加算
器は図８の浮動小数点加算器とまったく同一に動作する
。

図８の浮動小数点加算器と図２の本発明による浮動小数
点加算器の動作の違いを明確にするため、オペランド１
　＝４２３８８８８８８８８８８８８８（符号部Ｓ　１
＝Ｏ指数部Ｅ　１　＝４２３仮数部Ｆ１−８８８８８８
８８８８８８） オペランド２　＝４３３０００（）００００［）０００
０（符号部５２＝Ｏ指数部Ｅ　２　＝４３３仮数部Ｆ２
００００００００００００） のような２つの正規化浮動小数点数の加算を図８の浮動
小数点加算器と図２の浮動小数点加算で行なった場合の
動作例を図６および図７に示す。

ただし、図７においてはＴ１サイクルで前記設定手段に
より強制的にＬ２−０とし、Ｔ２サイク（１８） ルで前記抑止手段によって正規化処理を抑止している。

またＴ３サイクルでは正規化抑止信号ＮＩＳがオフとな
り、加減算回路１８の結果が通常動作により正規化され
ている。また丸めモードは最近値方向丸めであるとし、
図においてレジスクＦＲ１およびＦＲ２などの値は１６
進数で表現している。

図６および図７から分るように従来の浮動小数点加算器
の結果および本発明による浮動小数点加算器の演算結果
はそれぞれ 従来の浮動小数点加算器の結果−４３３０００１８８８
８８８８８９本発明の浮動小数点加算器の結果−４２３
８８８８８８８８９００００となる。なお、本発明の浮
動小数点加算器でも前記設定手段および抑止手段を使用
しなければ演算結果は従来と同じになる。従って、本発
明の浮動小数点加算器は前記設定手段および抑止手段を
使用することによって図７で示すような特殊な結果を出
力することができることが分る。

次に本発明の浮動小数点加算器による特殊な結果がオペ
ランド１の整数部取り出し命令の結果となることを示す
。整数部取り出し命令は、ある浮（１９） 動小数点数が表す実際の値の２°より小さい有効数字部
分を丸め処理によって丸めることにより、整数値を持つ
浮動小数点数に変換する命令である。

従って、与えられた浮動小数点数の有効数字の実際の重
みが２°であるビット位置を見つけて、それよりも下位
にあるビットを丸め処理によって丸めることによって得
られる。

本発明の実施例である浮動小数点加算器では、与えられ
た浮動小数点数をオペランド１とし、また、仮数部の最
下位ビット位置の実際の重みが２゜となるような指数部
を持ち仮数部のすべてのビットがＯであるような浮動小
数点数をオペランド２として加算し、かつ加算処理にお
いて前記設定手段によってオペランド２の整数ビットを
強制的に０とし、また丸め処理前の加算結果の正規化処
理を前記抑止手段によって抑止することにより加算結果
を正規化せずに丸め処理を行ない、丸め処理結果を正規
化することによってオペランド１の整数部取り出し結果
を得ることができる。オペランド１の指数部がオペラン
ド２の指数部より大きい（２０）・ か等しい場合には、桁合せシフトによりオペランド２の
仮数部が右シフトされて加算されるが、オペランド２の
整数ビットは前記設定手段により強制的に０となるから
オペランド２の有効数字はすべて０となるため、加算結
果はオペランド１そのものとなる。従って、加算結果の
２５４〜Ｚ５６はすべて０であり、丸め処理の結果得ら
れる最終結果もオペランド１そのものとなる。オペラン
ド１の指数部がオペランド２の指数部より大きいか等し
いということはオペランド１の仮数部の最下位ビットの
実際の重みが２°以上であることを意味するから、オペ
ランド１の整数部取り出し結果はオペランド１そのもの
である。

オペランド１の指数部がオペランド２の指数部より小さ
い場合には、オペランド１の整数ビットおよび仮数部が
右シフトされて加算されるが、オペランド２の有効数字
はすべてＯであるから、加算結果はオペランド１の桁合
せシフト結果そのものとなる。本発明の実施例では、こ
の加算結果を前記抑止手段により正規化せずに丸め処理
を行な（２１） う。したがって加算結果の２５３のビット位置の実際の
重みは２°であるから、丸め処理によって２５４〜Ｚ５
６を丸めることは２°より小さい重みを持つ有効数字部
分を丸めて整数値とすることに他ならない。つまり、本
発明による浮動小数点加算器を用いることによって、与
えられた浮動小数点数の整数部取り出し命令を処理する
ことが可能となる。図３で示すような浮動小数点形式の
場合、仮数部の最下位ビット位置の実際の重みが２°と
ｆヨるような指数部を持ち仮数部のすべてのビットがＯ
であるような浮動小数点数は４３３０００００００００
００００である。したがって、図７の動作例で得られた
結果はオペランド１の整数部取り出し結果である。

浮動小数点数４２３８８８８８８８８８８８８８の指数
部４２３が表す実際の指数値は ４２３−３ＦＦ　＝２４　（１６進数）　　−３６（１
０進数）であるから、浮動小数点数４’２３８８８８８
８８８８８８８８は次のような２進数の数値を表現して
いる。

１、１０００１０００１０００１０００１０００１００
０１０００１０００１０００１０００１０００１０００
１０００　Ｘ　２３６（２２） これを２°の重みを持つビットより下位にあるビットを
最近値方向丸めモードによって丸めると１、１０００１
０００１０００１０００１０００１０００↓０００１０
００１００１００００００００００００００００　Ｘ　
２”となる。これを図３の浮動小数点形式で表現すると
４２３８８８８８８８８９００００となり、明らかに図
７で得られた結果と一致している。

〔発明の効果〕

以上説明したように本発明によれば、浮動小数点数の整
数部取り出し命令において、正規化数を整数値に丸める
処理の処理ステップ数を削減し丸め処理の高速化を図る
ことができる。

【図面の簡単な説明】

第１図は本発明の原理構成図、 第２図は本発明の一実施例構成図、 第３図は浮動小数点数のデータ形式例、第４図は加減算
回路の処理説明図、 第５図は加減算回路の出力説明図、 第６図は従来の浮動小数点加算器による加算器（２３） 果説明図、 第７図は本発明の浮動小数点加算器による加算結果説明
図、および 第８図は従来の浮動小数点加算器の構成図である。 （符号の説明） １１・・・指数比較回路、　　１２・・・符号部決定回
路、１３・・・指数補正回路、 １４・１５・・・整数部付加回路、 １６．１７・・・桁合せシフタ、１８・・・加減算回路
、１９・・・正規化シフト制御回路、 ２０・・・正規化シフタ、　　２１・・・丸め処理決定
回路、ＳＲＩ、　ＳＲ２，ＦＲｌ、　ＰＨ１，ＥＸＰＲ
・・・レジスタ。 （２４）

Claims (1)

1. 【特許請求の範囲】 １、ＩＥＥＥ標準規格若しくはこれに準拠した浮動小数
   点数の加算を行う浮動小数点加算器であって、供給され
   る２つのオペランドデータの少なくとも一方について、
   そのオペランドデータが正規化数であっても、仮数部（
   Ｆ２）の上位に付加される整数ビット（Ｌ２）を強制的
   に「０」に設定することがマイクロプログラムによって
   制御可能な設定手段（１５）と、 丸め処理前に行われる加算結果の正規化処理を抑止する
   ことがマイクロプログラムによって制御可能な抑止手段
   （１９）とを備え、 前記抑止手段により正規化処理が抑止された場合でも加
   算結果が既に正規化されたものとして丸め処理を行うこ
   とを特徴とする浮動小数点加算器。