JP3174974B2 - 浮動小数点演算装置および方法 - Google Patents
浮動小数点演算装置および方法Info
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- JP3174974B2 JP3174974B2 JP19873992A JP19873992A JP3174974B2 JP 3174974 B2 JP3174974 B2 JP 3174974B2 JP 19873992 A JP19873992 A JP 19873992A JP 19873992 A JP19873992 A JP 19873992A JP 3174974 B2 JP3174974 B2 JP 3174974B2
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Description
【０００１】
【産業上の利用分野】本発明は、浮動小数点数の演算速
度の高速化を図った浮動小数点演算装置および方法に関
する。
度の高速化を図った浮動小数点演算装置および方法に関
する。
【０００２】
【従来の技術】浮動小数点数を計算機上で表現する方法
としては、例えば、図７に示すようなＩＥＥＥ−７５４
で定められた標準形式を挙げることができる。この種の
形式で表現された２つの浮動小数点数を加減算する従来
の装置としては、特開平２−２３２７２３号公報に記載
されたものがある。
としては、例えば、図７に示すようなＩＥＥＥ−７５４
で定められた標準形式を挙げることができる。この種の
形式で表現された２つの浮動小数点数を加減算する従来
の装置としては、特開平２−２３２７２３号公報に記載
されたものがある。
【０００３】上記公報の装置は図８のようの構成されて
いる。桁合わせ回路２は、加減算を行うべき２つの浮動
小数点数、すなわちオペランド１，２を入力し、双方の
指数部が等しくなるよう、一方のオペランドの仮数部を
下位側にシフトする。桁合わせ回路２から出力されたデ
ータは加減算回路２４に入力される。加減算回路２４
は、加算系命令か減算系命令かの区別と、オペランドの
符号、大小関係などに応じて、桁合わせ後の仮数部の加
算または減算を行う。加減算回路２４の出力は正規化回
路２６に入力される。
いる。桁合わせ回路２は、加減算を行うべき２つの浮動
小数点数、すなわちオペランド１，２を入力し、双方の
指数部が等しくなるよう、一方のオペランドの仮数部を
下位側にシフトする。桁合わせ回路２から出力されたデ
ータは加減算回路２４に入力される。加減算回路２４
は、加算系命令か減算系命令かの区別と、オペランドの
符号、大小関係などに応じて、桁合わせ後の仮数部の加
算または減算を行う。加減算回路２４の出力は正規化回
路２６に入力される。
【０００４】正規化回路２６は、加減算後の仮数部の最
上位桁、すなわち上位ビットから見て最初に１が現れる
桁を探し、その桁のすぐ右側に小数点がくるように仮数
部をシフトすると同時に、シフト数に応じて指数部の補
正を行う。正規化回路２６の出力は丸め回路２８に入力
される。
上位桁、すなわち上位ビットから見て最初に１が現れる
桁を探し、その桁のすぐ右側に小数点がくるように仮数
部をシフトすると同時に、シフト数に応じて指数部の補
正を行う。正規化回路２６の出力は丸め回路２８に入力
される。
【０００５】丸め回路２８は、正規化後のデータの仮数
部のビット数が所定の形式で表現できる範囲を超えてい
た場合に、表現可能なビット数に短縮する。具体的に
は、下位側の表現しきれないビットに対して、それらの
ビットの値と予め定められた丸めモードに応じて切り上
げ（＋１加算要）または切り捨て（＋１加算不要）の処
理を行う。
部のビット数が所定の形式で表現できる範囲を超えてい
た場合に、表現可能なビット数に短縮する。具体的に
は、下位側の表現しきれないビットに対して、それらの
ビットの値と予め定められた丸めモードに応じて切り上
げ（＋１加算要）または切り捨て（＋１加算不要）の処
理を行う。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来の技術では、正規化処理した後のデ−タを用いて丸め
処理を行っているため、全体の処理時間が長くなり、浮
動小数点数の加減算を高速に行う際の妨げとなってい
る。
来の技術では、正規化処理した後のデ−タを用いて丸め
処理を行っているため、全体の処理時間が長くなり、浮
動小数点数の加減算を高速に行う際の妨げとなってい
る。
【０００７】本発明の目的は、正規化処理と丸め処理を
並列に行うことにより、浮動小数点数の加減算の高速化
を図った浮動小数点演算装置および方法を提供すること
である。
並列に行うことにより、浮動小数点数の加減算の高速化
を図った浮動小数点演算装置および方法を提供すること
である。
【０００８】
【０００９】
【課題を解決するための手段】 上記目的を達成するため
に、 本発明は、２つの浮動小数点オペランドを取り込ん
で前記両オペランドの仮数部を桁合わせする桁合わせ手
段と、桁合わせ処理後の前記両オペランドの仮数部を加
算または減算する加減算手段と、加算または減算されて
新たに最上位桁となった桁が所定の位置にくるように仮
数部をシフトし、かつシフト数に応じて指数部を補正す
る正規化処理を行う正規化手段と、加算または減算後の
仮数部が所定の桁数より多かった場合に、予め指定され
た丸めモードに従って仮数部の桁数を縮める丸め処理を
行う丸め手段と、を備えた浮動小数点演算装置におい
て、前記丸め手段は、前記正規化処理を行う際の仮数部
のシフトが複数通りある場合を想定し、それぞれの場合
に、丸め処理において仮数部に補正が必要であるかどう
かを、前記正規化処理前の仮数部の下位数ビットを用い
て判定する丸め補正判定手段と、前記正規化処理前の仮
数部の上位数ビットを用いて丸め位置を判定する丸め位
置判定手段と、前記丸め位置判定手段で判定された丸め
位置に基づいて、前記丸め補正判定手段で判定された複
数通りのうちの１つを有効にするか、または複数通りの
全てを無効とする選択手段と、前記選択手段で選択され
た結果に基づいて丸め補正加算処理を行う丸め補正加算
手段とを有し、前記丸め補正判定手段は、前記丸め位置
判定手段の丸め位置判定処理前に、前記加減算手段の上
位数ビットの加減算処理と並行に丸め補正判定処理を行
うものである。
に、 本発明は、２つの浮動小数点オペランドを取り込ん
で前記両オペランドの仮数部を桁合わせする桁合わせ手
段と、桁合わせ処理後の前記両オペランドの仮数部を加
算または減算する加減算手段と、加算または減算されて
新たに最上位桁となった桁が所定の位置にくるように仮
数部をシフトし、かつシフト数に応じて指数部を補正す
る正規化処理を行う正規化手段と、加算または減算後の
仮数部が所定の桁数より多かった場合に、予め指定され
た丸めモードに従って仮数部の桁数を縮める丸め処理を
行う丸め手段と、を備えた浮動小数点演算装置におい
て、前記丸め手段は、前記正規化処理を行う際の仮数部
のシフトが複数通りある場合を想定し、それぞれの場合
に、丸め処理において仮数部に補正が必要であるかどう
かを、前記正規化処理前の仮数部の下位数ビットを用い
て判定する丸め補正判定手段と、前記正規化処理前の仮
数部の上位数ビットを用いて丸め位置を判定する丸め位
置判定手段と、前記丸め位置判定手段で判定された丸め
位置に基づいて、前記丸め補正判定手段で判定された複
数通りのうちの１つを有効にするか、または複数通りの
全てを無効とする選択手段と、前記選択手段で選択され
た結果に基づいて丸め補正加算処理を行う丸め補正加算
手段とを有し、前記丸め補正判定手段は、前記丸め位置
判定手段の丸め位置判定処理前に、前記加減算手段の上
位数ビットの加減算処理と並行に丸め補正判定処理を行
うものである。
【００１０】
【００１１】
【００１２】また、本発明は、２つの浮動小数点オペラ
ンドを取り込んで前記両オペランドの仮数部を桁合わせ
する桁合わせ処理と、桁合わせ処理後の前記両オペラン
ドの仮数部を加算または減算する加減算処理と、加算ま
たは減算されて新たに最上位桁となった桁が所定の位置
にくるように仮数部をシフトし、かつシフト数に応じて
指数部を補正する正規化処理と、加算または減算後の仮
数部が所定の桁数より多かった場合に、予め指定された
丸めモードに従って仮数部の桁数を縮める丸め処理と、
を含む浮動小数点演算方法において、前記丸め処理は、
前記正規化処理を行う際の仮数部のシフトが複数通りあ
る場合を想定し、それぞれの場合に、丸め処理において
仮数部に補正が必要であるかどうかを、前記正規化処理
前の仮数部の下位数ビットを用いて判定する丸め補正判
定処理と、前記正規化処理前の仮数部の上位数ビットを
用いて丸め位置を判定する丸め位置判定処理と、前記丸
め位置判定処理で判定された丸め位置に基づいて、前記
丸め補正判定処理で判定された複数通りのうちの１つを
有効にするか、または複数通りの全てを無効とする選択
処理と、前記選択処理で選択された結果に基づいて丸め
補正加算処理を行う丸め補正加算処理とを有し、前記丸
め補正判定処理は、前記丸め位置判定処理前に、前記加
減算処理の上位数ビットの加減算処理と並行に行うこと
である。
ンドを取り込んで前記両オペランドの仮数部を桁合わせ
する桁合わせ処理と、桁合わせ処理後の前記両オペラン
ドの仮数部を加算または減算する加減算処理と、加算ま
たは減算されて新たに最上位桁となった桁が所定の位置
にくるように仮数部をシフトし、かつシフト数に応じて
指数部を補正する正規化処理と、加算または減算後の仮
数部が所定の桁数より多かった場合に、予め指定された
丸めモードに従って仮数部の桁数を縮める丸め処理と、
を含む浮動小数点演算方法において、前記丸め処理は、
前記正規化処理を行う際の仮数部のシフトが複数通りあ
る場合を想定し、それぞれの場合に、丸め処理において
仮数部に補正が必要であるかどうかを、前記正規化処理
前の仮数部の下位数ビットを用いて判定する丸め補正判
定処理と、前記正規化処理前の仮数部の上位数ビットを
用いて丸め位置を判定する丸め位置判定処理と、前記丸
め位置判定処理で判定された丸め位置に基づいて、前記
丸め補正判定処理で判定された複数通りのうちの１つを
有効にするか、または複数通りの全てを無効とする選択
処理と、前記選択処理で選択された結果に基づいて丸め
補正加算処理を行う丸め補正加算処理とを有し、前記丸
め補正判定処理は、前記丸め位置判定処理前に、前記加
減算処理の上位数ビットの加減算処理と並行に行うこと
である。
【００１３】
【作用】本発明によれば、正規化処理を行う際の仮数部
のシフト数を例えば３通り想定することにより、正規化
処理を行う前の仮数部を用いて丸め補正判定を行うこと
ができるため、正規化処理と丸め処理を並列に行うこと
が可能となる。また、丸め補正判定処理では、仮数部の
下位数ビットのみを用いるため、加減算処理のうちの上
位ビットの処理と丸め補正判定処理を並列に行うことが
できる。しかも、丸め補正判定処理の回路はもともと少
ないゲ−ト数で構成できるため、前記回路を３つに増や
すことによるゲ−ト数の増加はごくわずかである。これ
により、回路が複雑化することなく、全体の処理時間を
短縮することが可能となる。
のシフト数を例えば３通り想定することにより、正規化
処理を行う前の仮数部を用いて丸め補正判定を行うこと
ができるため、正規化処理と丸め処理を並列に行うこと
が可能となる。また、丸め補正判定処理では、仮数部の
下位数ビットのみを用いるため、加減算処理のうちの上
位ビットの処理と丸め補正判定処理を並列に行うことが
できる。しかも、丸め補正判定処理の回路はもともと少
ないゲ−ト数で構成できるため、前記回路を３つに増や
すことによるゲ−ト数の増加はごくわずかである。これ
により、回路が複雑化することなく、全体の処理時間を
短縮することが可能となる。
【００１４】
【実施例】以下に、本発明の一実施例を図面に従って説
明する。なお、以下の説明では、ＩＥＥＥ−７５４の倍
精度フォーマット浮動小数点数の演算装置を例として示
してあるが、本発明はそれに限定されるわけではなく、
その他のフォーマット(特に、比較的複雑な丸め処理を
必要とするもの)をサポートする演算装置、或いはそれ
らのフォーマットのうちの複数を同時にサポートする演
算装置に用いた場合にも有効である。
明する。なお、以下の説明では、ＩＥＥＥ−７５４の倍
精度フォーマット浮動小数点数の演算装置を例として示
してあるが、本発明はそれに限定されるわけではなく、
その他のフォーマット(特に、比較的複雑な丸め処理を
必要とするもの)をサポートする演算装置、或いはそれ
らのフォーマットのうちの複数を同時にサポートする演
算装置に用いた場合にも有効である。
【００１５】図１は本発明の浮動小数点演算装置の概略
構成を示したブロック図である。図に示すように、本発
明の浮動小数点演算装置は、桁合わせ回路２、加減算回
路４、丸め位置決定回路６、丸め補正決定回路８、丸め
補正加算回路１０、正規化シフト数計算回路１２、正規
化シフト回路１４、丸め補正シフト回路１６、正規化シ
フトに伴う指数部補正回路１８、および１１ビットの２
→１選択回路２０から構成されている。
構成を示したブロック図である。図に示すように、本発
明の浮動小数点演算装置は、桁合わせ回路２、加減算回
路４、丸め位置決定回路６、丸め補正決定回路８、丸め
補正加算回路１０、正規化シフト数計算回路１２、正規
化シフト回路１４、丸め補正シフト回路１６、正規化シ
フトに伴う指数部補正回路１８、および１１ビットの２
→１選択回路２０から構成されている。
【００１６】次に、上記構成の浮動小数点演算装置の動
作について説明する。図２および表１には桁合わせ回路
２の詳細が示されている。桁合わせ回路２は、演算を行
うべき２つの浮動小数点数、すなわちオペランド１(10
2)とオペランド２(104)を入力し、両者の指数部のうち
大きい方を出力する(106)と同時に、指数部の小さい方
のオペランドの仮数部を、指数部の差の絶対値だけ下位
側にシフトして仮数部ｂとして出力する(110)。その
際、小数点以下５５ビット目には、シフトした際５４ビ
ットより下位にシフトアウトされる全ビットのＯＲをと
り、その値を出力する。一方、指数部の大きい方のオペ
ランドの仮数部については、そのまま仮数部ａとして出
力する(108)。
作について説明する。図２および表１には桁合わせ回路
２の詳細が示されている。桁合わせ回路２は、演算を行
うべき２つの浮動小数点数、すなわちオペランド１(10
2)とオペランド２(104)を入力し、両者の指数部のうち
大きい方を出力する(106)と同時に、指数部の小さい方
のオペランドの仮数部を、指数部の差の絶対値だけ下位
側にシフトして仮数部ｂとして出力する(110)。その
際、小数点以下５５ビット目には、シフトした際５４ビ
ットより下位にシフトアウトされる全ビットのＯＲをと
り、その値を出力する。一方、指数部の大きい方のオペ
ランドの仮数部については、そのまま仮数部ａとして出
力する(108)。
【００１７】ＩＥＥＥ−７５４では、浮動小数点数の演
算を行う際には仮数部の桁数が無限であると仮定して演
算を行い、そのあとで丸めを行って結果を求める様に定
められているが、演算の種類が加減算である場合には、
本実施例のように少数点以下５５ビット目までに限定し
て演算を行っても、丸めを行ったあとの結果としては、
仮数部の桁数が無限であると仮定した場合と同じものが
得られる。
算を行う際には仮数部の桁数が無限であると仮定して演
算を行い、そのあとで丸めを行って結果を求める様に定
められているが、演算の種類が加減算である場合には、
本実施例のように少数点以下５５ビット目までに限定し
て演算を行っても、丸めを行ったあとの結果としては、
仮数部の桁数が無限であると仮定した場合と同じものが
得られる。
【００１８】
【表１】
【００１９】図３は加減算回路４の詳細ブロック図であ
る。加減算回路４は、桁合わせ回路２の出力である２つ
の仮数部を入力し、実行すべき命令の種類(加算系命令
か減算系命令か)と両オペランドの符号に応じて、両者
の間の加算または減算を行う。結果が負の数になるのを
防ぐために、減算の場合は絶対値の大きいオペランドか
ら小さいオペランドを減じるようにし、必要があれば結
果の符号を反転する。
る。加減算回路４は、桁合わせ回路２の出力である２つ
の仮数部を入力し、実行すべき命令の種類(加算系命令
か減算系命令か)と両オペランドの符号に応じて、両者
の間の加算または減算を行う。結果が負の数になるのを
防ぐために、減算の場合は絶対値の大きいオペランドか
ら小さいオペランドを減じるようにし、必要があれば結
果の符号を反転する。
【００２０】桁合わせ後の２つの仮数部は、まず最初に
反転・選択回路４１１，４１２に入力される。減算を行
う場合には、減数に当たる仮数部(絶対値が小さい方の
オペランドの仮数部)を反転し、加算時に最下位ビット
に対するキャリ入力を１として加算を行う。このような
方法をとることにより、２の補数をとる際の＋１加算
と、２つのオペランドの間の演算とを一度の加算で行う
ことができる。一方、加算を行う場合には、反転・選択
回路４１１，４１２は２つの仮数部とも反転せずにその
まま出力する。
反転・選択回路４１１，４１２に入力される。減算を行
う場合には、減数に当たる仮数部(絶対値が小さい方の
オペランドの仮数部)を反転し、加算時に最下位ビット
に対するキャリ入力を１として加算を行う。このような
方法をとることにより、２の補数をとる際の＋１加算
と、２つのオペランドの間の演算とを一度の加算で行う
ことができる。一方、加算を行う場合には、反転・選択
回路４１１，４１２は２つの仮数部とも反転せずにその
まま出力する。
【００２１】反転・選択回路４１１，４１２の出力はそ
れぞれｎ＋１個のブロックに分割される。キャリ入力加
算回路４３は、このｎ＋１個のブロックのうちの最下位
ブロックを入力し、減算を行うかどうかを示す信号を下
位からのキャリ入力とみなして加算を行い、演算結果及
び上位ブロックへのキャリを出力する。ｎ個のキャリな
し加算回路４２１〜４２ｎは、それぞれ残りのｎブロッ
クのうちの１つを入力し、下位ブロックからのキャリが
なかったと仮定した加算を行って、演算結果および上位
ブロックへのキャリ（キャリ生成信号）を出力する。ｎ
個のキャリあり加算回路４４１〜４４ｎは、同様に上位
ｎブロックのうちの１つを入力し、下位ブロックからの
キャリがあったと仮定した加算を行って、演算結果およ
び上位ブロックへのキャリ（キャリ伝播信号）を出力す
る。
れぞれｎ＋１個のブロックに分割される。キャリ入力加
算回路４３は、このｎ＋１個のブロックのうちの最下位
ブロックを入力し、減算を行うかどうかを示す信号を下
位からのキャリ入力とみなして加算を行い、演算結果及
び上位ブロックへのキャリを出力する。ｎ個のキャリな
し加算回路４２１〜４２ｎは、それぞれ残りのｎブロッ
クのうちの１つを入力し、下位ブロックからのキャリが
なかったと仮定した加算を行って、演算結果および上位
ブロックへのキャリ（キャリ生成信号）を出力する。ｎ
個のキャリあり加算回路４４１〜４４ｎは、同様に上位
ｎブロックのうちの１つを入力し、下位ブロックからの
キャリがあったと仮定した加算を行って、演算結果およ
び上位ブロックへのキャリ（キャリ伝播信号）を出力す
る。
【００２２】キャリ伝播回路４５は、最上位ブロックを
除いたｎ個のブロックからのキャリ生成信号およびキャ
リ伝播信号を入力し、上位ｎブロックへの最終的なキャ
リを出力する。選択回路４６１〜４６ｎは、キャリ伝播
回路４５からの入力に基いて、キャリなし加算回路４２
１〜４２ｎの出力とキャリあり加算回路４４１〜４４ｎ
の出力のいずれか一方を選択する。このような構成をと
ることにより、キャリ伝播に要する時間を短かく抑える
ことができるため、高速な加算を行うことが可能とな
る。
除いたｎ個のブロックからのキャリ生成信号およびキャ
リ伝播信号を入力し、上位ｎブロックへの最終的なキャ
リを出力する。選択回路４６１〜４６ｎは、キャリ伝播
回路４５からの入力に基いて、キャリなし加算回路４２
１〜４２ｎの出力とキャリあり加算回路４４１〜４４ｎ
の出力のいずれか一方を選択する。このような構成をと
ることにより、キャリ伝播に要する時間を短かく抑える
ことができるため、高速な加算を行うことが可能とな
る。
【００２３】上位ｎブロックの選択回路４６１〜４６ｎ
の出力、及び最下位ブロックのキャリ入力加算回路４３
の出力を合わせて加減算回路４の演算結果となる(11
2)。それと同時に、最下位ブロックのキャリ入力加算回
路４３の出力のうち下５ビットが丸め補正判定回路８１
へ出力され(114)、最上位ブロックのキャリなし加算回
路４２１およびキャリあり加算回路４４１の出力のそれ
ぞれ上３ビットが丸め位置判定回路６１へ出力され(11
6)、さらにキャリ伝播回路４５の出力のうち最上位ブロ
ックへのキャリ信号が丸め位置判定出力の選択回路６２
へ出力される(118)。
の出力、及び最下位ブロックのキャリ入力加算回路４３
の出力を合わせて加減算回路４の演算結果となる(11
2)。それと同時に、最下位ブロックのキャリ入力加算回
路４３の出力のうち下５ビットが丸め補正判定回路８１
へ出力され(114)、最上位ブロックのキャリなし加算回
路４２１およびキャリあり加算回路４４１の出力のそれ
ぞれ上３ビットが丸め位置判定回路６１へ出力され(11
6)、さらにキャリ伝播回路４５の出力のうち最上位ブロ
ックへのキャリ信号が丸め位置判定出力の選択回路６２
へ出力される(118)。
【００２４】図４は丸め位置決定回路６の詳細図であ
る。丸め位置の候補としては、表２に示したＡ，Ｂ，
Ｃ，Ｄの４通りの可能性がある。丸め位置判定回路６１
１，６１２はそれぞれ最上位ブロックへのキャリがある
と仮定した場合、及び無いと仮定した場合について丸め
位置を判定する。選択回路６２１〜６２４は、最上位ブ
ロックへのキャリがあるか無いかに応じて、２つの丸め
位置判定回路６１１，６１２の出力のいずれかを選択す
る。以上の構成により、加減算回路４の最上位ブロック
の演算結果が出力されると同時に、丸め位置の決定を行
うことが可能となる。
る。丸め位置の候補としては、表２に示したＡ，Ｂ，
Ｃ，Ｄの４通りの可能性がある。丸め位置判定回路６１
１，６１２はそれぞれ最上位ブロックへのキャリがある
と仮定した場合、及び無いと仮定した場合について丸め
位置を判定する。選択回路６２１〜６２４は、最上位ブ
ロックへのキャリがあるか無いかに応じて、２つの丸め
位置判定回路６１１，６１２の出力のいずれかを選択す
る。以上の構成により、加減算回路４の最上位ブロック
の演算結果が出力されると同時に、丸め位置の決定を行
うことが可能となる。
【００２５】
【表２】
【００２６】本実施例は、浮動小数点数同士の加算また
は減算を実行する演算装置であるが、他の例として、浮
動小数点数と整数などとの間の型変換命令を同時にサポ
ートする演算装置も考えられる。そのような例では、あ
る特定の命令を実行する時に限り、加減算回路の出力に
かかわらず一定の位置で丸めを行う必要が出てくる可能
性もある。しかしながら、そのような場合にも、図４の
回路に若干の修正を施せば、その命令を実行する場合に
限って丸め位置判定回路の出力を固定することは可能で
ある。
は減算を実行する演算装置であるが、他の例として、浮
動小数点数と整数などとの間の型変換命令を同時にサポ
ートする演算装置も考えられる。そのような例では、あ
る特定の命令を実行する時に限り、加減算回路の出力に
かかわらず一定の位置で丸めを行う必要が出てくる可能
性もある。しかしながら、そのような場合にも、図４の
回路に若干の修正を施せば、その命令を実行する場合に
限って丸め位置判定回路の出力を固定することは可能で
ある。
【００２７】図５は、丸め補正決定回路８の詳細図であ
る。丸め位置決定回路６で判定した丸め位置と丸め補正
判定に用いるビットとの関係は、表２に示した様にな
る。各丸め位置によって、丸め用ビット（Ｌ，Ｇ，Ｓ）
にどの信号を用いるかが異なるため、それぞれの丸め位
置に対応して複数の丸め補正判定回路８１１〜８１３が
必要となる。丸め補正判定回路８１１〜８１３は全て同
じ構成であり、表３に示した様に、３ビットの丸め用ビ
ット、結果の符号、及び予め定められた丸めモードを入
力して、丸めにより切り上げが発生するかどうかの判定
を行う。選択回路８２は、丸め位置決定回路６の出力に
従って丸め補正判定回路８１１〜８１３の出力、又は論
理値０を選択して出力する。
る。丸め位置決定回路６で判定した丸め位置と丸め補正
判定に用いるビットとの関係は、表２に示した様にな
る。各丸め位置によって、丸め用ビット（Ｌ，Ｇ，Ｓ）
にどの信号を用いるかが異なるため、それぞれの丸め位
置に対応して複数の丸め補正判定回路８１１〜８１３が
必要となる。丸め補正判定回路８１１〜８１３は全て同
じ構成であり、表３に示した様に、３ビットの丸め用ビ
ット、結果の符号、及び予め定められた丸めモードを入
力して、丸めにより切り上げが発生するかどうかの判定
を行う。選択回路８２は、丸め位置決定回路６の出力に
従って丸め補正判定回路８１１〜８１３の出力、又は論
理値０を選択して出力する。
【００２８】
【表３】
【００２９】丸め補正加算回路１０は、加減算回路４の
演算結果、及び丸め補正決定回路８の出力を入力する。
丸めにより切り上げが必要な場合には表２で示したＬの
ビットに１を加算し、切り捨ての場合には加算せずにそ
のまま出力する。
演算結果、及び丸め補正決定回路８の出力を入力する。
丸めにより切り上げが必要な場合には表２で示したＬの
ビットに１を加算し、切り捨ての場合には加算せずにそ
のまま出力する。
【００３０】シフト数計算回路１２は、加減算回路の演
算結果を入力し、上位側から見て初めて現れる１（先行
１）の位置を探して正規化に必要なシフト数を計算す
る。正規化シフト回路１４は、丸め補正加算回路１０が
出力した仮数部をシフト数計算回路１２が計算したシフ
ト数に従ってシフトする。正規化シフト回路１４の出力
は通常、先行１のすぐ右側（下位側）に小数点が存在す
るが、丸め補正加算回路１０で＋１加算を行った際に先
行１の位置が移動した場合には、先行１の１ビット下位
のビットの右側に小数点が存在する。丸め補正シフト回
路１６は、丸め補正加算回路１０の＋１加算により先行
１の位置が移動した場合に、先行１のすぐ右側に小数点
が来るようにするために、正規化シフト回路１４の出力
を１ビット下位側にシフトする。但し、丸め補正加算回
路１０の＋１加算により先行１の位置が移動した場合に
は、先行１以外のビットは全て０となるため、丸め補正
シフト回路１６で実際にシフトする必要があるのは、先
行１のビットのみである。特に、ＩＥＥＥ−７５４の形
式の様に、先行１のビットを出力する必要のない場合に
は、丸め補正シフト回路１６によるシフトは行わなくて
もよい。
算結果を入力し、上位側から見て初めて現れる１（先行
１）の位置を探して正規化に必要なシフト数を計算す
る。正規化シフト回路１４は、丸め補正加算回路１０が
出力した仮数部をシフト数計算回路１２が計算したシフ
ト数に従ってシフトする。正規化シフト回路１４の出力
は通常、先行１のすぐ右側（下位側）に小数点が存在す
るが、丸め補正加算回路１０で＋１加算を行った際に先
行１の位置が移動した場合には、先行１の１ビット下位
のビットの右側に小数点が存在する。丸め補正シフト回
路１６は、丸め補正加算回路１０の＋１加算により先行
１の位置が移動した場合に、先行１のすぐ右側に小数点
が来るようにするために、正規化シフト回路１４の出力
を１ビット下位側にシフトする。但し、丸め補正加算回
路１０の＋１加算により先行１の位置が移動した場合に
は、先行１以外のビットは全て０となるため、丸め補正
シフト回路１６で実際にシフトする必要があるのは、先
行１のビットのみである。特に、ＩＥＥＥ−７５４の形
式の様に、先行１のビットを出力する必要のない場合に
は、丸め補正シフト回路１６によるシフトは行わなくて
もよい。
【００３１】指数部補正回路１８は、桁合わせ回路２の
出力した指数部に、正規化シフトによって必要となる補
正を加える。また、丸め補正シフト回路１６で下位側へ
の１ビットシフトを行う必要がある場合には、指数部に
＋１の補正を行う必要があるため、＋１の補正を行った
指数部も同時に計算しておく。選択回路２０は、丸め補
正シフト回路１６での下位シフトが必要であるかないか
に応じて、指数部補正回路１８で計算しておいた２通り
の指数部のどちらかを選択して出力する。このような構
成をとることにより、丸め補正シフト回路１６でのシフ
トによる指数部の補正に要する時間を、実質的に選択回
路２０の処理時間のみとすることができるため、高速な
処理が可能となる。
出力した指数部に、正規化シフトによって必要となる補
正を加える。また、丸め補正シフト回路１６で下位側へ
の１ビットシフトを行う必要がある場合には、指数部に
＋１の補正を行う必要があるため、＋１の補正を行った
指数部も同時に計算しておく。選択回路２０は、丸め補
正シフト回路１６での下位シフトが必要であるかないか
に応じて、指数部補正回路１８で計算しておいた２通り
の指数部のどちらかを選択して出力する。このような構
成をとることにより、丸め補正シフト回路１６でのシフ
トによる指数部の補正に要する時間を、実質的に選択回
路２０の処理時間のみとすることができるため、高速な
処理が可能となる。
【００３２】丸め補正シフト回路１６の出力した仮数部
(132)と、選択回路２０の出力した指数部(134)とを合わ
せて、演算結果となる。
(132)と、選択回路２０の出力した指数部(134)とを合わ
せて、演算結果となる。
【００３３】従来の演算装置の処理時間（図６（ａ））
と、本実施例の演算装置の処理時間（図６（ｂ））とを
比べると、シフト数計算及び丸め補正判定の処理時間を
短縮することが可能となり、全体として浮動小数点数を
高速に演算するのに極めて有効であることが分かる。
と、本実施例の演算装置の処理時間（図６（ｂ））とを
比べると、シフト数計算及び丸め補正判定の処理時間を
短縮することが可能となり、全体として浮動小数点数を
高速に演算するのに極めて有効であることが分かる。
【００３４】
【発明の効果】以上詳述したように、本発明によれば、
正規化処理と丸め処理を並列に行うようにしたので、従
来の演算装置に比べて処理時間を短縮することができ、
浮動小数点数の演算をより高速に行うことが可能とな
る。
正規化処理と丸め処理を並列に行うようにしたので、従
来の演算装置に比べて処理時間を短縮することができ、
浮動小数点数の演算をより高速に行うことが可能とな
る。
【図１】本発明の浮動小数点演算装置の概略構成を示し
たブロック図である。
たブロック図である。
【図２】桁合わせ回路の入出力データの形式を示した図
である。
である。
【図３】加減算回路の詳細ブロック図である。
【図４】丸め位置決定回路の詳細図である。
【図５】丸め補正決定回路の詳細図である。
【図６】演算装置の処理時間について従来技術と本発明
とで比較した図である。
とで比較した図である。
【図７】浮動小数点数の表現方法の一例を示した図であ
る。
る。
【図８】従来の浮動小数点演算装置の概略構成を示した
ブロック図である。
ブロック図である。
２ 桁合わせ回路 ４ 加減算回路 ６ 丸め位置決定回路 ６１ 丸め位置判定回路 ６２ 選択回路 ８ 丸め補正決定回路 ８１ 丸め補正判定回路 ８２ 選択回路 １０ 丸め補正加算回路 １２ 正規化シフト数計算回路 １４ 正規化シフト回路 １６ 丸め補正シフト回路 １８ 指数部補正回路 ２０ 選択回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−138521（ＪＰ，Ａ) 特開 平２−115926（ＪＰ，Ａ) 特開 平５−265714（ＪＰ，Ａ) 特開 平３−269620（ＪＰ，Ａ) 特開 平３−171228（ＪＰ，Ａ) 特開 平２−214931（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 7/38 - 7/54 G06F 5/01 G06F 7/00
Claims (2)
- 【請求項１】 ２つの浮動小数点オペランドを取り込ん
で前記両オペランドの仮数部を桁合わせする桁合わせ手
段と、 桁合わせ処理後の前記両オペランドの仮数部を加算また
は減算する加減算手段と、 加算または減算されて新たに最上位桁となった桁が所定
の位置にくるように仮数部をシフトし、かつシフト数に
応じて指数部を補正する正規化処理を行う正規化手段
と、 加算または減算後の仮数部が所定の桁数より多かった場
合に、予め指定された丸めモードに従って仮数部の桁数
を縮める丸め処理を行う丸め手段と、 を備えた浮動小数点演算装置において、前記丸め手段は、 前記正規化処理を行う際の仮数部のシフトが複数通りあ
る場合を想定し、それぞれの場合に、丸め処理において
仮数部に補正が必要であるかどうかを、前記正規化処理
前の仮数部の下位数ビットを用いて判定する丸め補正判
定手段と、前記正規化処理前の仮数部の上位数ビットを用いて丸め
位置を判定する 丸め位置判定手段と、前記丸め位置判定手段で判定された丸め位置に基づい
て、前記丸め補正判定手段で判定された複数通り のうち
の１つを有効にするか、または複数通りの全てを無効と
する選択手段と、前記選択手段で選択された結果に基づいて丸め補正加算
処理を行う丸め補正加算手段とを有し、 前記丸め補正判定手段は、前記丸め位置判定手段の丸め
位置判定処理前に、前記加減算手段の上位数ビットの加
減算処理と並行に丸め補正判定処理を行う ことを特徴と
する浮動小数点演算装置。 - 【請求項２】 ２つの浮動小数点オペランドを取り込ん
で前記両オペランドの仮数部を桁合わせする桁合わせ処
理と、 桁合わせ処理後の前記両オペランドの仮数部を加算また
は減算する加減算処理と、 加算または減算されて新たに最上位桁となった桁が所定
の位置にくるように仮数部をシフトし、かつシフト数に
応じて指数部を補正する正規化処理と、 加算または減算後の仮数部が所定の桁数より多かった場
合に、予め指定された丸めモードに従って仮数部の桁数
を縮める丸め処理と、 を含む浮動小数点演算方法において、前記丸め処理は、 前記正規化処理を行う際の仮数部のシフトが複数通りあ
る場合を想定し、それぞれの場合に、丸め処理において
仮数部に補正が必要であるかどうかを、前記正規化処理
前の仮数部の下位数ビットを用いて判定する丸め補正判
定処理と、前記正規化処理前の仮数部の上位数ビットを用いて丸め
位置を判定する 丸め位置判定処理と、前記丸め位置判定処理で判定された丸め位置に基づい
て、前記丸め補正判定処理で判定された複数通り のうち
の１つを有効にするか、または複数通りの全てを無効と
する選択処理と、前記選択処理で選択された結果に基づいて丸め補正加算
処理を行う丸め補正加算処理とを有し、 前記丸め補正判定処理は、前記丸め位置判定処理前に、
前記加減算処理の上位数ビットの加減算処理と並行に行
う ことを特徴とする浮動小数点演算方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19873992A JP3174974B2 (ja) | 1992-07-24 | 1992-07-24 | 浮動小数点演算装置および方法 |
| US08/037,654 US5408426A (en) | 1992-03-17 | 1993-03-17 | Arithmetic unit capable of performing concurrent operations for high speed operation |
| US08/371,998 US5623435A (en) | 1992-03-17 | 1995-01-12 | Arithmetic unit capable of performing concurrent operations for high speed operation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19873992A JP3174974B2 (ja) | 1992-07-24 | 1992-07-24 | 浮動小数点演算装置および方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0644048A JPH0644048A (ja) | 1994-02-18 |
| JP3174974B2 true JP3174974B2 (ja) | 2001-06-11 |
Family
ID=16396180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19873992A Expired - Fee Related JP3174974B2 (ja) | 1992-03-17 | 1992-07-24 | 浮動小数点演算装置および方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3174974B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5684729A (en) * | 1994-09-19 | 1997-11-04 | Hitachi, Ltd. | Floating-point addition/substraction processing apparatus and method thereof |
| JP2000010762A (ja) | 1998-06-19 | 2000-01-14 | Mitsubishi Electric Corp | 浮動小数点演算装置 |
-
1992
- 1992-07-24 JP JP19873992A patent/JP3174974B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0644048A (ja) | 1994-02-18 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |