JPS6371725A - 演算処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はデジタル演算処理技術さらには浮動小数点演
算方式に適用して特に有効な技術に関し、例えば浮動小
数点演算可能なデジタル信号処理器に利用して有効な技
術に関する。

［従来の技術］ 従来、［株］日立製作所製ＤＳＰ　（デジタル・シグナ
ル・プロセッサ）ＨＤ　　６１８１０のような演算プロ
セッサでは、第３図に示すような演算部を有し、浮動小
数点加減算が行なえるようにされている。すなわち、演
算されるべき２つの浮動小数点データＡ１．　Ａ２は、
入力データレジスタ１ａ、ｌｂに入力され、大小判定回
路２によっていずれのデータの指数部が大きいか判定さ
れる。そして、その大小判定結果に応じてセレクタ３が
切り換えられて、指数部の小さな方のデータの仮数部が
桁合せ回路４に供給されるように制御される。

それから、指数部の大きい方のデータの仮数部と、桁合
せ回路４で桁合せのためのシフトが行なわれた指数部の
小さい方のデータの仮数部とが、固定小数点加減算器５
に供給されて演算が行なわれる。

そして、演算結果は正規化回路６へ供給され、ここで小
数点以下最上位桁（ＭＳＢ）が正数ならば“１”、負数
ならば“０”となるようなシフト（仮数部の移動）が行
なわれると共に、そのシフト量に応じて指数部の変更が
行なわれてから、アキュームレータ７へ転送されるよう
になっている。

なお、上記演算器で演算される浮動小数点データＡ、、
Ａ、は、Ａ、＝ｍ１Ｘ２　ｅｌ、Ａ、＝ｍ２Ｘ２ｅ２の
ように表される。ここで、ｍｓ、ｍ、は仮数部、ｅ工ｌ
　ａ、は指数部であり、ｍｉ、ｍ、ａは−１と１との間
の数である。

［発明が解決しようとする問題点］ 上記演算プロセッサでは、演算される２つのデータＡ１
とＡ２の指数部の大きさが異なる場合、仮数部同士をそ
のまま加減算するわけにはいがないので、桁合せが行な
われる。しかもその場合、仮数部のオーバフローを防止
するため、小さい方の指数部を大きい方の指数部に合せ
るようにしている。そこで、仮数部を、第４図に示すよ
うに８１−８．ビットだけ右ヘシフトさせる。そして、
シフト後に仮数部のＬＳＢ　（最小桁）未満のビットは
切り捨てられるようにされていた。

そのため、切り捨てられたビットの分だけの誤差（最大
Ｉ　Ｌ　Ｓ　Ｂ）が生じる。これとともに、減算におい
ては減数（減する数）Ａ２の２の補数と被減数Ａ１との
和をとることによって減算が実行されるが、減数Ａ８の
２の補数Ａ２は、Ａ２を反転した数の最下位ビットに１
を加えることによって得られる。

しかるに、減数Ａ２の指数部が、被減数へ〇の指数部よ
り小さい場合、桁合せによりＡ２がシフトされているた
めＡ８の２の補数を計算する過程においてＡ２の最下位
ビットに１を加える操庁が不可能となりこれによっても
誤差が生じる。

そこで、ＡユとＡ２の仮数部を各々Ｐ、Ｘとし、ＸをＸ
の反転数、また（Ｘ）をてを桁合せのためシフトして切
り捨てを行なった後の数（最下位ビットに１を加えてい
ない数）とすると、Ｐ−又はｐ−（ｘ）で近似させるこ
とによって演算結果を行なえるようにされていた。しか
しながらそのような近似を行なうと、例えば仮数部がと
もにＯで指数部の大きさが異なる２つの数の減算を行な
ったときに、本来なら０になるべき演算結果がＯになら
ないという問題点があった。

特に、上記のよな誤差は、繰返し演算を行なうような場
合に累積されて非常に大きな誤差となってしまう。

この発明の目的は、浮動小数点演算において、桁合せに
伴う切り捨てにより生じる誤差を低減させることができ
るような演算処理方式を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、桁合せ回路の最下位ビット側に１ビツトを付
加して、桁合せ回路のビット数を仮数部のビット数より
も１つ多くし、この付加ビットに対しても桁合せのため
のシフトを行なわせると共に、付加ビットの内容をキャ
リー情報として加減算器に供給可能に構成するものであ
る。

［作用］ 上記した手段によれば、桁合せのためのシフトによって
仮数部のデータがはみ出した場合には、付加ビットの内
容をキャリー情報として加減算器に供給することにより
、シフトによって切り捨てられたビットを四捨五入する
ような形で演算データの最下位ビットに“１”を足した
り足さなかったりするようにして、浮動小数点演算の誤
差を減少させるという上記目的を達成することができる
。

［実施例］ 第１図には、本発明にかがる浮動小数点論理演算回路の
一実施例が示されている。

この実施例の浮動小数点論理演算回路は、前述した浮動
小数点論理演算回路（第３図）とほぼ同一の構成にされ
ている。

異なる点は、桁合せ回路（右シフタ）４がそのＬＳＢ側
に１ビツトの付加ビット４ａを有し、例えば１６ビツト
幅の仮数部よりも１ビット大きな１７ビツトの構成にさ
れ、この付加ビット４ａの出力がキャリー信号Ｃとして
固定小数点加減算器５に供給されている点と、固定小数
点加減算器５の前段に全加算器８が設けられている点で
ある。

この実施例では、演算されるべき２つの浮動小数点デー
タＡ、、Ａ、は、入力データレジスタｌａ。

１ｂに入力され、大小判定回路２によっていずれのデー
タの指数部が大きいか判定される。そして、その大小判
定結果に応じてセレクタ３が切り換えられて、減数の仮
数部はビット反転され指数部の小さな方のデータの仮数
部が桁合せ回路４に供給される。ここで、桁合せ回路４
に供給されたデータが被減数Ａ工である場合、すなわち
被減数Ａ１の指数部ｅ２の方が減数Ａ２の指数部ｅ、よ
りも小さい場合（ａ、＜ｅ、）には、被減数Ａ１の仮数
部ａ。

が桁合せ回路４に供給されて右シフトが行なわれる。ま
た、減数Ａ２の仮数部（セレクタ３でビット反転された
値）ａ２は全加算器８に供給されて、かつ大小判定回路
２からの信号に基づいて最下位ビットに１が加えられる
。つまり、仮数部ａ２の２の補数が演算される。それか
ら、この仮数部ａ２の２の補数と、上記桁合せ回路４で
桁合せされた被減数Ａ、の仮数部ａｉとが、固定小数点
演算器５に供給されて、両者の和がとられる。そして、
その演算結果が大小判定回路２に取り込まれ指数部８１
１６．と共に正規化回路６に供給されて正規化され、ア
キュームレータフに保持される。

一方、大小判定回路２からの制御信号に基づいて桁合せ
回路４に供給されたデータが減数Ａ２（セレクタ３でビ
ット反転された値）である場合、すなわち、減数Ａ３の
指数部ｅ□の方が被減数Ａ、の指数部ｅ１よりも小さい
場合（ａ、＞ｅ２）には、減数Ａ２の仮数部ａ２が桁合
せ回路４に供給されて右シフトが行なわれる。このとき
桁合せ回路４の１６ビツトのシフタからはみ出したビッ
トのうち、付加ビットに入った最上位のビットを除くビ
ットは切り捨てられる０例えば第２の図に示すごとく。

減数Ａ２の仮数部のビットｂｌｌ〜ｂ０が右へ３ビツト
だけシフトされた場合を考えると、１６ビツトのシフタ
からはみ出したビットｂ、、　ｂｌ、　ｂ、のうちｂ２
を除＜ｂＬ、ｂ、が切り捨てられ、ｂ２は桁合せ回路４
の付加ビット４ａに保持される。そして、この付加ビッ
ト４ａ内のビット（ｂ３）が上述したようにキャリー信
号として固定小数点加減算器５に供給される。

また桁合せ回路４で右シフトされた上位１６ビツトのデ
ータは、全加算器８を経由しく最下位ビットへの１の加
算は行なわずに）、被減数Ａ１の仮数部ａ、とともに固
定小数点加減算器５に供給される。

そして、固定小数点加減算器５で両者の和がとられてか
ら、上記桁合せ回路４の付加ビット４ａからのキャリー
信号Ｃに応じてそれが“０”ならば演算結果をそのまま
アキュームレータフに送る。

一方、付加ビット４ａからのキャリー信号Ｃが“１”な
らば演算データの最下位ビットに１を加えてからアキュ
ームレータ７へ送るようになっている。

このように上記実施例では１桁合せの際に切り捨てるビ
ットの最上位ビット（ｂよ）はキャリーとして仮数部の
ＬＳＢに加えているので、演算誤差の最大値ｌｅｒ１ｍ
ａｘ及び期待値１ｅｒｌｅｘは、 ｌ　ｅ　ｒ　ｌ　ｍ　ａ　ｘ　＝　１　／　２　Ｌ　Ｓ
　ＢＩ　ｅｒｌ　ｅｘ＝１／４ＬＳＢ で表わされる。一方、従来の演算回路（第３図）におけ
る切り捨て方法による誤差１ｅｔ１ｍａｘとＩａｔｌｅ
ｘ）は、右シフト量をＭ（≧１）とおくと、 １ａｔｌｅｘ＝１／２１ｅｔ１ｍａｘ　　ＬＳＢとなり
、常に、ｌｅｒ１ｍａｘ≦ｌｅｔ１ｍａｘ。

１ａｒｌｅｘ≦１ｓｔｌｅｘなる関係が成立する。

つまり、従来に比べて演算誤差が大幅に減少される。

例えば、Ｍ＝７では、１ｅｒｌ”１／２ＬＳＢｔｌ　ｓ
ｔ１ｍａｘ＝０．９９２２＝ＩＬｓＢとなる。

また、上記実施例に従うと、仮数部がともに［Ｏｊで指
数部の大きさが異なる２つの数の減算を行なったとき、
従来方式では演算結果が≠０となっていたものが正しい
結果、Ｏが得られるようになる。

従って、本実施例の演算回路は、例えばデジタルフィル
タのように、高速な積和演算を繰返し実行するような信
号処理器に適用すると最も効果的である。

なお、上記のごとき浮動小数点演算回路を備えた演算用
プロセッサでは、例えば、マイクロプログラムが格納さ
れたインストラクションＲＯＭ（リード・オンリ・メモ
リ）が設けられ、このインストラクションＲＯＭから読
み出されたマイクロ命令をデコードすることによって形
成された制御信号により上記各回路が所定のアルゴリズ
ムに従って制御されて所望の浮動小数点演算が実行され
る。

以上説明したように上記実施例は、桁合せ回路の最下位
ビット側に１ビツト付加して、桁合せ回路のビット数を
仮数部のビット幅よりも１つ大きくし、この付加ビット
に対しても桁合せのためのシフトを行なわせると共に、
付加ビットの内容をキャリー情報として加減算器に供給
させるように構成したので、桁合せのためのシフトによ
って仮数部のデータがはみ出した場合には付加ビットの
内容をキャリー情報として加減算器に供給することによ
り、シフトより切り捨てられたビットを四捨五入するよ
うな形で演算データの最下位ビットに“１″が足された
り足されなかったりするという作用により、浮動小数点
演算において桁合せに伴う切り捨てにより生じる誤差が
低減されるようになるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例では、
桁合せ回路に設けられた付加ビットの出力をキャリー信
号として固定小数点加減算器に供給するようにしている
が、キャリー信号を形成する代わりに、シフト後の桁合
せ回路内のデータの最下位ビットに付加ビットの内容に
応じてそれが１のときは１を足し、０のときは１を足さ
ないようにすることで切り捨てによる誤差を減少させる
ようにしてもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＤＳＰのような演算
プロセッサに適用したものについて説明したが、この発
明はそれに限定されず浮動小数点演算回路を有するデー
タ処理装置一般に利用することができる。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、浮動小数点演算において、桁合せに伴う切り
捨てにより生じる誤差を低減させることができる。

【図面の簡単な説明】

第１図は、本発明に係る浮動小数点演算回路の一実施例
を示すブロック図、 第２図は、本発明に係る浮動小数点演算回路の桁合せ回
路における仮数部のビットの取扱いを示す説明図、 第３図は、従来の浮動小数点演算回路の構成例を示すブ
ロック図、 第４図は、従来の浮動小数点演算回路の桁合せ回路にお
ける仮数部のビットの取扱いを示す説明図である。 ｌａ、ｌｂ・・・・入力データレジスタ、２・・・・大
小判定回路、３・・・・セレクタ及び減数のビット反転
回路、４・・・・桁合せ回路、４ａ・・・・付加ビット
、５・・・・演算器（固定小数点加減算器）、６・・・
・正規化回路、７・・・・アキュームレータ、８・・・
・全加算器。 ／′’　−”’−。 代理人　弁理士　小川勝男　　　、・ 第　　１　　図 第　　２　　図 第　　３　　図 Ｉａ。

Claims (1)

1. 【特許請求の範囲】 １、演算される２つの浮動小数点データの指数部の大小
   関係を判定する大小判定回路と、この大小判定回路にお
   ける判定結果に基づいていずれか一方の浮動小数点デー
   タの仮数部のシフトを行なう桁合せ回路と、固定小数点
   演算を行なう演算器と、この演算器における演算結果に
   基づいて正規の表現形態の浮動小数点データを形成する
   正規化回路を備えた演算処理装置であって、上記桁合せ
   回路はその最下位側に付加ビットを有し、浮動小数点デ
   ータの仮数部のビット数よりも１ビット大きな構成にさ
   れてなることを特徴とする演算処理装置。 ２、上記桁合せ回路の最下位側の付加ビットの内容は、
   上記演算器にキャリー情報として供給可能に構成されて
   なることを特徴とする特許請求の範囲第１項記載の演算
   処理装置。