JPH0814790B2 - 演算処理装置 - Google Patents
演算処理装置Info
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- JPH0814790B2 JPH0814790B2 JP61215776A JP21577686A JPH0814790B2 JP H0814790 B2 JPH0814790 B2 JP H0814790B2 JP 61215776 A JP61215776 A JP 61215776A JP 21577686 A JP21577686 A JP 21577686A JP H0814790 B2 JPH0814790 B2 JP H0814790B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明はデジタル演算処理技術さらには浮動小数点
演算方式に適用して特に有効な技術に関し、例えば浮動
小数点演算可能なデジタル信号処理器に利用して有効な
技術に関する。
演算方式に適用して特に有効な技術に関し、例えば浮動
小数点演算可能なデジタル信号処理器に利用して有効な
技術に関する。
［従来の技術］ 従来、［株］日立製作所製DSP（デジタル・シグナル
・プロセッサ）HD 61810のような演算プロセッサでは、
第３図に示すような演算部を有し、浮動小数点加減算が
行なえるようにされている。すなわち、演算されるべき
２つの浮動小数点データＡ1,A2は、入力データレジスタ
1a,1bに入力され、大小判定回路２によっていずれのデ
ータの指数部が大きいか判定される。そして、その大小
判定結果に応じてセレクタ３が切り換えられて、指数部
の小さな方のデータの仮数部が桁合せ回路４に供給され
るように制御される。それから、指数部の大きい方のデ
ータの仮数部と、桁合せ回路４で桁合せのためのシフト
が行なわれ指数部の小さい方のデータの仮数部とが、固
定小数点加減算器５に供給されて演算が行なわれる。そ
して、演算結果は正規化回路６へ供給され、ここで小数
点以下最上位桁（MSB）が正数ならば“1"、負数ならば
“0"となるようなシフト（仮数部の移動）が行なわれる
と共に、そのシフト量に応じて指数部の変更が行なわれ
てから、アキュームレータ７へ転送されるようになって
いる。
・プロセッサ）HD 61810のような演算プロセッサでは、
第３図に示すような演算部を有し、浮動小数点加減算が
行なえるようにされている。すなわち、演算されるべき
２つの浮動小数点データＡ1,A2は、入力データレジスタ
1a,1bに入力され、大小判定回路２によっていずれのデ
ータの指数部が大きいか判定される。そして、その大小
判定結果に応じてセレクタ３が切り換えられて、指数部
の小さな方のデータの仮数部が桁合せ回路４に供給され
るように制御される。それから、指数部の大きい方のデ
ータの仮数部と、桁合せ回路４で桁合せのためのシフト
が行なわれ指数部の小さい方のデータの仮数部とが、固
定小数点加減算器５に供給されて演算が行なわれる。そ
して、演算結果は正規化回路６へ供給され、ここで小数
点以下最上位桁（MSB）が正数ならば“1"、負数ならば
“0"となるようなシフト（仮数部の移動）が行なわれる
と共に、そのシフト量に応じて指数部の変更が行なわれ
てから、アキュームレータ７へ転送されるようになって
いる。
なお、上記演算器で演算される浮動小数点データＡ1,
A2は、Ａ1＝ｍ1×２e1,A2＝ｍ2×２e2のように表され
る。ここで、ｍ1,m2は仮数部、ｅ1,e2は指数部であり、
ｍ1,m2は−１と１との間の数である。
A2は、Ａ1＝ｍ1×２e1,A2＝ｍ2×２e2のように表され
る。ここで、ｍ1,m2は仮数部、ｅ1,e2は指数部であり、
ｍ1,m2は−１と１との間の数である。
［発明が解決しようとする問題点］ 上記演算プロセッサでは、演算される２つのデータＡ
1とＡ2の指数部の大きさが異なる場合、仮数部同士をそ
のまま加減算するわけにはいかないので、桁合せが行な
われる。しかもその場合、仮数部のオーバフローを防止
するため、小さい方の指数部を大きい方の指数部に合せ
るようにしている。そこで、仮数部を、第４図に示すよ
うにｅ1−ｅ2ビットだけ右へシフトさせる。そして、シ
フト後に仮数部のLSB（最小桁）未満のビットは切り捨
てられるようにされていた。
1とＡ2の指数部の大きさが異なる場合、仮数部同士をそ
のまま加減算するわけにはいかないので、桁合せが行な
われる。しかもその場合、仮数部のオーバフローを防止
するため、小さい方の指数部を大きい方の指数部に合せ
るようにしている。そこで、仮数部を、第４図に示すよ
うにｅ1−ｅ2ビットだけ右へシフトさせる。そして、シ
フト後に仮数部のLSB（最小桁）未満のビットは切り捨
てられるようにされていた。
そのため、切り捨てられたビットの分だけの誤差（最
大1LSB）が生じる。これとともに、減算においては減数
（減ずる数）Ａ2の２の補数と被減数Ａ1との和をとるこ
とによって減算が実行されるが、減数Ａ2の２の補数Ａ2
は、Ａ2を反転した数の最下位ビットに１を加えること
によって得られる。
大1LSB）が生じる。これとともに、減算においては減数
（減ずる数）Ａ2の２の補数と被減数Ａ1との和をとるこ
とによって減算が実行されるが、減数Ａ2の２の補数Ａ2
は、Ａ2を反転した数の最下位ビットに１を加えること
によって得られる。
しかるに、減数Ａ2の指数部が、被減数Ａ1の指数部よ
り小さい場合、桁合せによりＡ2がシフトされいるため
Ａ2の２の補数を計算する過程においてＡ2の最下位ビッ
トに１を加える操作が不可能となりこれによっても誤差
が生じる。
り小さい場合、桁合せによりＡ2がシフトされいるため
Ａ2の２の補数を計算する過程においてＡ2の最下位ビッ
トに１を加える操作が不可能となりこれによっても誤差
が生じる。
そこで、Ａ1とＡ2の仮数部を各々P,Xとし、をＸの
反転数、また（）をを桁合せのためシフトして切り
捨てを行なった後の数（最下位ビットに１を加えていな
い数）とすると、Ｐ−ＸはＰ−（）で近似させること
によって演算結果を行なえるようにされていた。しかし
ながらそのような近似を行なうと、例えば仮数部がとも
に０で指数部の大きさが異なる２つの数の減算を行なっ
たときに、本来なら０になるべき演算結果が０にならな
いという問題点があった。
反転数、また（）をを桁合せのためシフトして切り
捨てを行なった後の数（最下位ビットに１を加えていな
い数）とすると、Ｐ−ＸはＰ−（）で近似させること
によって演算結果を行なえるようにされていた。しかし
ながらそのような近似を行なうと、例えば仮数部がとも
に０で指数部の大きさが異なる２つの数の減算を行なっ
たときに、本来なら０になるべき演算結果が０にならな
いという問題点があった。
特に、上記のような誤差は、繰返し演算を行なうよう
な場合に累積されて非常に大きな誤差となってしまう。
な場合に累積されて非常に大きな誤差となってしまう。
この発明の目的は、浮動小数点演算において、桁合せ
に伴う切り捨てにより生じる誤差を低減させることがで
きるような演算処理方式を提供することにある。
に伴う切り捨てにより生じる誤差を低減させることがで
きるような演算処理方式を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴
については、本明細書の記述および添附図面から明らか
になるであろう。
については、本明細書の記述および添附図面から明らか
になるであろう。
［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概
要を説明すれば、下記のとおりである。
要を説明すれば、下記のとおりである。
すなわち、桁合せ回路の最下位ビット側に１ビットを
付加して、桁合せ回路のビット数を仮数部のビット数よ
りも１つ多くし、この付加ビットに対しても桁合せのた
めのシフトを行なわせると共に、付加ビットの内容をキ
ャリー情報として加減算器に供給可能にし、かつこの加
減算器の前段には、特に減算動作の場合に被減数はその
まま出力し、かつ指数部の数の大きな方に対応する仮数
部データが減数ならばそのデータに１を加算して出力
し、また指数部の数の小さな方に対応する仮数部データ
が減数ならばそのまま出力する全加算器を設けて構成す
るものである。
付加して、桁合せ回路のビット数を仮数部のビット数よ
りも１つ多くし、この付加ビットに対しても桁合せのた
めのシフトを行なわせると共に、付加ビットの内容をキ
ャリー情報として加減算器に供給可能にし、かつこの加
減算器の前段には、特に減算動作の場合に被減数はその
まま出力し、かつ指数部の数の大きな方に対応する仮数
部データが減数ならばそのデータに１を加算して出力
し、また指数部の数の小さな方に対応する仮数部データ
が減数ならばそのまま出力する全加算器を設けて構成す
るものである。
［作用］ 上記した手段によれば、桁合せのためのシフトによっ
て仮数部のデータがはみ出した場合には、付加ビットの
内容をキャリー情報として加減算器に供給することによ
り、シフトによって切り捨てられたビットを四捨五入す
るような形で演算データの最下位ビットに“1"を足した
り足さなかったりするようにして、浮動小数点演算の誤
差を減少させるという上記目的を達成することができ
る。
て仮数部のデータがはみ出した場合には、付加ビットの
内容をキャリー情報として加減算器に供給することによ
り、シフトによって切り捨てられたビットを四捨五入す
るような形で演算データの最下位ビットに“1"を足した
り足さなかったりするようにして、浮動小数点演算の誤
差を減少させるという上記目的を達成することができ
る。
また、減算動作においては、特に被減数はそのまま出
力し、かつ指数部の数の小さな方に対応する仮数部デー
タが減数ならばこの減数もそのまま出力することによ
り、演算精度を保ちながら構成を簡単にして、集積度を
向上させるとともに演算速度の向上を可能とすることが
できる。
力し、かつ指数部の数の小さな方に対応する仮数部デー
タが減数ならばこの減数もそのまま出力することによ
り、演算精度を保ちながら構成を簡単にして、集積度を
向上させるとともに演算速度の向上を可能とすることが
できる。
［実施例］ 第１図には、本発明にかかる浮動小数点論理演算回路
の一実施例が示されている。
の一実施例が示されている。
この実施例の浮動小数点論理演算回路は、前述した浮
動小数点論理演算回路（第３図）とほぼ同一の構成にさ
れている。
動小数点論理演算回路（第３図）とほぼ同一の構成にさ
れている。
異なる点は、桁合せ回路（右シフタ）４がそのLSB側
に１ビットの付加ビット4aを有し、例えば16ビット幅の
仮数部よりも１ビット大きな17ビットの構成にされ、こ
の付加ビット4aの出力がキャリー信号Ｃとして固定小数
点加減算器５に供給されている点と、固定小数点加減算
器５の前段に全加算器８が設けられている点である。
に１ビットの付加ビット4aを有し、例えば16ビット幅の
仮数部よりも１ビット大きな17ビットの構成にされ、こ
の付加ビット4aの出力がキャリー信号Ｃとして固定小数
点加減算器５に供給されている点と、固定小数点加減算
器５の前段に全加算器８が設けられている点である。
この実施例では、演算されるべき２つの浮動小数点デ
ータＡ1,A2は、入力データレジスタ1a,1bに入力され、
大小判定回路２によっていずれのデータの指数部が大き
いか判定される。そして、その大小判定結果に応じてセ
レクタ３が切り換えられて、減数の仮数部はビット反転
され指数部の小さな方のデータの仮数部が桁合せ回路４
に供給される。ここで、桁合せ回路４に供給されたデー
タが被減数Ａ1である場合、すなわち被減数Ａ1の指数部
ｅ1の方が減数Ａ2の指数部ｅ2よりも小さい場合（ｅ1＜
ｅ2）には、被減数Ａ1の仮数部ａ1が桁合せ回路４に供
給されて右シフトが行なわれる。また、減数Ａ2の仮数
部（セレクタ３でビット反転された値）ａ2は全加算器
８に供給されて、かつ大小判定回路２からの信号に基づ
いて最下位ビットに１が加えられる。つまり、仮数部ａ
2の２の補数が演算される。それから、この仮数部ａ2の
２の補数と、上記桁合せ回路４で桁合せされた被減数Ａ
1の仮数部ａ1とが、固定小数点演算器５に供給されて、
両者の和がとられる。そして、その演算結果が大小判定
回路２に取り込まれ指数部ｅ1,e2と共に正規化回路６に
供給されて正規化され、アキュームレータ７に保持され
る。
ータＡ1,A2は、入力データレジスタ1a,1bに入力され、
大小判定回路２によっていずれのデータの指数部が大き
いか判定される。そして、その大小判定結果に応じてセ
レクタ３が切り換えられて、減数の仮数部はビット反転
され指数部の小さな方のデータの仮数部が桁合せ回路４
に供給される。ここで、桁合せ回路４に供給されたデー
タが被減数Ａ1である場合、すなわち被減数Ａ1の指数部
ｅ1の方が減数Ａ2の指数部ｅ2よりも小さい場合（ｅ1＜
ｅ2）には、被減数Ａ1の仮数部ａ1が桁合せ回路４に供
給されて右シフトが行なわれる。また、減数Ａ2の仮数
部（セレクタ３でビット反転された値）ａ2は全加算器
８に供給されて、かつ大小判定回路２からの信号に基づ
いて最下位ビットに１が加えられる。つまり、仮数部ａ
2の２の補数が演算される。それから、この仮数部ａ2の
２の補数と、上記桁合せ回路４で桁合せされた被減数Ａ
1の仮数部ａ1とが、固定小数点演算器５に供給されて、
両者の和がとられる。そして、その演算結果が大小判定
回路２に取り込まれ指数部ｅ1,e2と共に正規化回路６に
供給されて正規化され、アキュームレータ７に保持され
る。
一方、大小判定回路２からの制御信号に基づいて桁合
せ回路４に供給されたデータが減数Ａ2（セレクタ３で
ビット反転された値）である場合、すなわち、減数Ａ2
の指数部ｅ2の方が被減数Ａ1の指数部ｅ1よりも小さい
場合（ｅ1＞ｅ2）には、減数Ａ2の仮数部ａ2が桁合せ回
路４に供給されて右シフトが行なわれる。このとき桁合
せ回路４の16ビットのシフタからはみ出したビットのう
ち、付加ビットに入った最上位のビットを除くビットは
切り捨てられる。例えば第２の図に示すごとく、減数Ａ
2の仮数部のビットｂ15〜ｂ0が右へ３ビットだけシフト
された場合を考えると、16ビットのシフタからはみ出し
たビットｂ2,b1,b0のうちｂ2を除くｂ1,b0が切り捨てら
れ、ｂ2は桁合せ回路４の付加ビット4aに保持される。
そして、この付加ビット4a内のビット（ｂ2）が上述し
たようにキャリー信号として固定小数点加減算器５に供
給される。
せ回路４に供給されたデータが減数Ａ2（セレクタ３で
ビット反転された値）である場合、すなわち、減数Ａ2
の指数部ｅ2の方が被減数Ａ1の指数部ｅ1よりも小さい
場合（ｅ1＞ｅ2）には、減数Ａ2の仮数部ａ2が桁合せ回
路４に供給されて右シフトが行なわれる。このとき桁合
せ回路４の16ビットのシフタからはみ出したビットのう
ち、付加ビットに入った最上位のビットを除くビットは
切り捨てられる。例えば第２の図に示すごとく、減数Ａ
2の仮数部のビットｂ15〜ｂ0が右へ３ビットだけシフト
された場合を考えると、16ビットのシフタからはみ出し
たビットｂ2,b1,b0のうちｂ2を除くｂ1,b0が切り捨てら
れ、ｂ2は桁合せ回路４の付加ビット4aに保持される。
そして、この付加ビット4a内のビット（ｂ2）が上述し
たようにキャリー信号として固定小数点加減算器５に供
給される。
また桁合せ回路４で右シフトされた上位16ビットのデ
ータは、全加算器８を経由し（最下位ビットへの１の加
算は行なわずに）、被減数Ａ1の仮数部ａ1とともに固定
小数点加減算器５に供給される。
ータは、全加算器８を経由し（最下位ビットへの１の加
算は行なわずに）、被減数Ａ1の仮数部ａ1とともに固定
小数点加減算器５に供給される。
そして、固定小数点加減算器５で両者の和がとられて
から、上記桁合せ回路４の付加ビット4aからのキャリー
信号Ｃに応じてそれが“0"ならば演算結果をそのままア
キュームレータ７に送る。一方、付加ビット4aからのキ
ャリー信号Ｃが“1"ならば演算データの最下位ビットに
１を加えてからアキュームレータ７へ送るようになって
いる。
から、上記桁合せ回路４の付加ビット4aからのキャリー
信号Ｃに応じてそれが“0"ならば演算結果をそのままア
キュームレータ７に送る。一方、付加ビット4aからのキ
ャリー信号Ｃが“1"ならば演算データの最下位ビットに
１を加えてからアキュームレータ７へ送るようになって
いる。
このように上記実施例では、桁合せの際に切り捨てる
ビットの最上位ビット（ｂ2）はキャリーとして仮数部
のLSBに加えているので、演算誤差の最大値|er|max及び
期待値|er|exは、 |er|max＝1/2LSB |er|ex＝1/4LSB で表わされる。一方、従来の演算回路（第３図）におけ
る切り捨て方法による誤差|et|masxと|et|ex）は、右シ
フト量をＭ（≧１）とおくと、 |et|ex＝1/2|et|maxLSB となり、常に、|er|max≦|et|max,|er|ex≦|et|exなる
関係が成立する。つまり、従来に比べて演算誤差が大幅
に減少される。
ビットの最上位ビット（ｂ2）はキャリーとして仮数部
のLSBに加えているので、演算誤差の最大値|er|max及び
期待値|er|exは、 |er|max＝1/2LSB |er|ex＝1/4LSB で表わされる。一方、従来の演算回路（第３図）におけ
る切り捨て方法による誤差|et|masxと|et|ex）は、右シ
フト量をＭ（≧１）とおくと、 |et|ex＝1/2|et|maxLSB となり、常に、|er|max≦|et|max,|er|ex≦|et|exなる
関係が成立する。つまり、従来に比べて演算誤差が大幅
に減少される。
例えば、Ｍ＝７では、|er|＝1/2LSB,|et|max＝0.9922
＝1LSBとなる。
＝1LSBとなる。
また、上記実施例に従うと、仮数部がともに「０」で
指数部の大きさが異なる２つの数の減算を行なったと
き、従来方式では演算結果が≠０となっていたものが正
しい結果、０が得られるようになる。
指数部の大きさが異なる２つの数の減算を行なったと
き、従来方式では演算結果が≠０となっていたものが正
しい結果、０が得られるようになる。
従って、本実施例の演算回路は、例えばデジタルフィ
ルタのように、高速な積和演算を繰返し実行するような
信号処理器に適用すると最も効果的である。
ルタのように、高速な積和演算を繰返し実行するような
信号処理器に適用すると最も効果的である。
なお、上記のごとき浮動小数点演算回路を備えた演算
用プロセッサでは、例えば、マイクロプログラムが格納
されたインストラクションROM（リード・オンリ・メモ
リ）が設けられ、このインストラクションROMから読み
出されたマイクロ命令をデコードすることによって形成
された制御信号により上記各回路が所定のアルゴリズム
に従って制御されて所望の浮動小数点演算が実行され
る。
用プロセッサでは、例えば、マイクロプログラムが格納
されたインストラクションROM（リード・オンリ・メモ
リ）が設けられ、このインストラクションROMから読み
出されたマイクロ命令をデコードすることによって形成
された制御信号により上記各回路が所定のアルゴリズム
に従って制御されて所望の浮動小数点演算が実行され
る。
以上説明したように上記実施例は、桁合せ回路の最下
位ビット側に１ビット付加して、桁合せ回路のビット数
を仮数部のビット幅よりも１つ大きくし、この付加ビッ
トに対しても桁合せのためのシフトを行なわせると共
に、付加ビットの内容をキャリー情報として加減算器に
供給させるように構成したので、桁合せのためのシフト
によって仮数部のデータがはみ出した場合には付加ビッ
トの内容をキャリー情報として加減算器に供給すること
により、シフトより切り捨てられたビットを四捨五入す
るような形で演算データの最下位ビットに“1"が足され
たり足されなかったりするという作用により、浮動小数
点演算において桁合せに伴う切り捨てにより生じる誤差
が低減されるようになるという効果がある。
位ビット側に１ビット付加して、桁合せ回路のビット数
を仮数部のビット幅よりも１つ大きくし、この付加ビッ
トに対しても桁合せのためのシフトを行なわせると共
に、付加ビットの内容をキャリー情報として加減算器に
供給させるように構成したので、桁合せのためのシフト
によって仮数部のデータがはみ出した場合には付加ビッ
トの内容をキャリー情報として加減算器に供給すること
により、シフトより切り捨てられたビットを四捨五入す
るような形で演算データの最下位ビットに“1"が足され
たり足されなかったりするという作用により、浮動小数
点演算において桁合せに伴う切り捨てにより生じる誤差
が低減されるようになるという効果がある。
また、減算動作においては、被減数Ａ1の指数部ｅ1と
減数Ａ2の指数部ｅ2とを比較し、特にｅ2がｅ1よりも小
さい場合には右シフトしたＡ2の仮数部ａ2には何もしな
いことにより、演算精度を保ちながら構成を簡単にし
て、集積度を向上させるとともに演算速度も向上でき
る。
減数Ａ2の指数部ｅ2とを比較し、特にｅ2がｅ1よりも小
さい場合には右シフトしたＡ2の仮数部ａ2には何もしな
いことにより、演算精度を保ちながら構成を簡単にし
て、集積度を向上させるとともに演算速度も向上でき
る。
以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば上記実施例で
は、桁合せ回路に設けられた付加ビットの出力をキャリ
ー信号として固定小数点加減算器に供給するようにして
いるが、キャリー信号を形成する代わりに、シフト後の
桁合せ回路内のデータの最下位ビットに付加ビットの内
容に応じてそれが１のときは１を足し、０のときは１を
足さないようにすることで切り捨てによる誤差を減少さ
せるようにしてもよい。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば上記実施例で
は、桁合せ回路に設けられた付加ビットの出力をキャリ
ー信号として固定小数点加減算器に供給するようにして
いるが、キャリー信号を形成する代わりに、シフト後の
桁合せ回路内のデータの最下位ビットに付加ビットの内
容に応じてそれが１のときは１を足し、０のときは１を
足さないようにすることで切り捨てによる誤差を減少さ
せるようにしてもよい。
以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるDSPのような演算
プロセッサに適用したものについて説明したが、この発
明はそれに限定されず浮動小数点演算回路を有するデー
タ処理装置一般に利用することができる。
明をその背景となった利用分野であるDSPのような演算
プロセッサに適用したものについて説明したが、この発
明はそれに限定されず浮動小数点演算回路を有するデー
タ処理装置一般に利用することができる。
［発明の効果］ 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記のとおりであ
る。
って得られる効果を簡単に説明すれば下記のとおりであ
る。
すなわち、浮動小数点演算において、桁合せに伴う切
り捨てにより生じる誤差を低減させることができる。
り捨てにより生じる誤差を低減させることができる。
また、減算動作においては、特に被減数はそのまま出
力し、かつ指数部の数の小さな方に対応する仮数部デー
タが減数ならばこの減数もそのまま出力することで、演
算精度を保ちながら構成を簡単にして、集積度の向上と
ともに演算速度の向上が可能となる。
力し、かつ指数部の数の小さな方に対応する仮数部デー
タが減数ならばこの減数もそのまま出力することで、演
算精度を保ちながら構成を簡単にして、集積度の向上と
ともに演算速度の向上が可能となる。
第１図は、本発明に係る浮動小数点演算回路の一実施例
を示すブロック図、 第２図は、本発明に係る浮動小数点演算回路の桁合せ回
路における仮数部のビットの取扱いを示す説明図、 第３図は、従来の浮動小数点演算回路の構成例を示すブ
ロック図、 第４図は、従来の浮動小数点演算回路の桁合せ回路にお
ける仮数部のビットの取扱いを示す説明図である。 1a,1b……入力データレジスタ、２……大小判定回路、
３……セレクタ及び減数のビット反転回路、４……桁合
せ回路、4a……付加ビット、５……演算器（固定小数点
加減算器）、６……正規化回路、７……アキュームレー
タ、８……全加算器。
を示すブロック図、 第２図は、本発明に係る浮動小数点演算回路の桁合せ回
路における仮数部のビットの取扱いを示す説明図、 第３図は、従来の浮動小数点演算回路の構成例を示すブ
ロック図、 第４図は、従来の浮動小数点演算回路の桁合せ回路にお
ける仮数部のビットの取扱いを示す説明図である。 1a,1b……入力データレジスタ、２……大小判定回路、
３……セレクタ及び減数のビット反転回路、４……桁合
せ回路、4a……付加ビット、５……演算器（固定小数点
加減算器）、６……正規化回路、７……アキュームレー
タ、８……全加算器。
Claims (1)
- 【請求項１】ｎビット幅の第１の仮数部と第１の指数部
を有する第１の２進化浮動小数点データと、ｎビット幅
の第２の仮数部と第２の指数部を有する第２の２進化浮
動小数点データとを加減算処理する演算処理装置であっ
て、 前記第１と第２の指数部の大小を判定し、前記第１と第
２の指数部の差を求める大小判定回路と、 前記大小判定回路の結果により前記第１と第２の指数部
のうち数の大きな方に対応する仮数部データは第１の経
路に、前記第１と第２の指数部のうち数の小さな方に対
応する仮数部データは第２の経路に振り分けるセレクタ
回路と、 前記セレクタ回路の出力を受け、加算の場合にはそのま
ま仮数部データを出力し、減算の場合には減数となる仮
数部データはビット反転して出力し、かつ被減数となる
仮数部データはそのまま出力するビット反転回路と、 前記ビット反転回路の出力する第２の経路の仮数部デー
タを、ｎビットの最下位ビットに１ビットの付加ビット
を加えた幅で前記第１と第２の指数部の差の数だけ右シ
フトを行なう桁合せ回路と、 前記ビット反転回路の出力する第１の経路の仮数部デー
タおよび前記桁合せ回路の出力する第２の経路の仮数部
データとを受け、加算の場合には各々の仮数部データを
そのまま出力し、減算の場合には被減数はそのまま出力
し、かつ第１の経路の仮数部データが減数ならばその仮
数部データに１を加算して出力し、また第２の経路の仮
数部データが減数ならばそのまま出力する全加算器と、 前記全加算器の出力する第１の経路の仮数部データと、
第２の経路の仮数部データと、前記桁合せ回路で形成さ
れた１ビットの付加ビットを加算する固定小数点加減算
器と、 を有することを特徴とする演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61215776A JPH0814790B2 (ja) | 1986-09-16 | 1986-09-16 | 演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61215776A JPH0814790B2 (ja) | 1986-09-16 | 1986-09-16 | 演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6371725A JPS6371725A (ja) | 1988-04-01 |
| JPH0814790B2 true JPH0814790B2 (ja) | 1996-02-14 |
Family
ID=16678039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61215776A Expired - Fee Related JPH0814790B2 (ja) | 1986-09-16 | 1986-09-16 | 演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0814790B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4768876B1 (ja) * | 2010-08-18 | 2011-09-07 | 一雄 伊藤 | 傘収納容器およびその使用方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60129832A (ja) * | 1983-12-19 | 1985-07-11 | Matsushita Electric Ind Co Ltd | 演算装置 |
| JPS61131123A (ja) * | 1984-11-30 | 1986-06-18 | Toshiba Corp | 浮動小数点演算装置 |
-
1986
- 1986-09-16 JP JP61215776A patent/JPH0814790B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6371725A (ja) | 1988-04-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |