JP2902041B2

JP2902041B2 - 浮動小数点数演算装置

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Publication number: JP2902041B2
Application number: JP2084721A
Authority: JP
Inventors: 進博井出; 勝久近藤; 尊吉田; 正人永松; 順治森; 到山崎
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-03-30
Filing date: 1990-03-30
Publication date: 1999-06-07
Anticipated expiration: 2014-06-07
Also published as: JPH03282926A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、浮動小数点数値データを処理する加減算
装置，すなわち浮動小数点数演算装置に関する。

（従来の技術）符号付絶対値表現に於いて浮動小数点数値は、指数
部，仮数部，仮数部の符号によって表わされる。例えば
IEEE754規格の倍精度数Ｄ（64bit）及び、単精度数Ｓ
（32bit）は、次の様に表現される。

Ｄ＝(-1)^s×1,f×2^e-1023 s:0 or 1 （1bit） f:000…00〜111…11 （52bit）ｅ＝０〜2047 （11bit）Ｓ＝(-1)^s×1,f×2^e-127 s:0 or 1 （1bit） f:000…00〜111…11 （23bit）ｅ＝０〜255 （8bit）ここで、ｓは仮数部の符号であり、Ｄ（またはＳ）が
正の時０、負の時１である。ｆは、仮数部の小数部であ
り、隠れビットとなる整数部が１となるように正規化さ
れている。ｅは、指数部で、バイアス値として倍精度数
で1023,単精度数で127を本来の指数に加えたオフセット
表現で表わされる。第12図（ａ），（ｂ）にそのフォー
マットを示す。

浮動小数点数値演算は、整数値演算に比べ処理がはる
かに複雑であるため実行するには多くの時間を必要とす
る。ハードウエア実装に於いては、演算の実行速度，精
度とコストとの間でトレード・オフが存在する。演算の
高速化，高精度化を図ると演算器は大規模なものにな
る。特に仮数部の精度を上げるとビット幅が広くなり、
演算処理も複雑なため、仮数部演算器が演算器全体の大
半を占め比較的高価になる。一方、指数部演算器，符号
部演算器は、精度を上げてもビット数はそれほど増えな
い。また演算が単純なため、これらが演算器全体に占め
る割合もわずかである。

第16図は、従来の倍精度／単精度浮動小数点数演算装
置の一例を示す。図において、この演算装置は、符号部
演算手段100,指数部演算手段101,仮数部演算手段102を
有しており、これらはいずれも倍精度数値データを直接
扱えるだけのビット幅を持つ演算器を実装している。し
たがって、倍精度数値データ，単精度数値データにかか
わらず、最高速の場合で１クロック毎に１組のデータを
入力することができるので、１クロック毎に１つの演算
結果を得ることができる。

この演算装置において、指数部演算手段101は例えば
指数部比較器103,指数部セレクタ104,加減算器105およ
びインクレメンタ106から構成されており、第12図
（ａ），（ｂ）に示すビット幅ｅの信号Ｅの入力によ
り、指数部の演算を行う。仮数部演算装置102は、例え
ば仮数部交換器107,桁合わせシフタ108,反転回路109,加
算器110,補数化回路111,正規化シフタ112,プライオリテ
ィ・エンコーダ113,丸め回路114および再正規化回路115
からなる。仮数部交換器107には第12図（ａ），（ｂ）
にしめすビット幅ｆの信号Ｆが入力され、仮数部の演算
が行われる。

このように従来の倍精度／単精度浮動小数点数演算装
置では、指数部演算手段101および仮数部演算手段102と
も倍精度データを直接扱えるだけのビット幅を持つ演算
器を実装しているので、第12図（ａ）に示す倍精度デー
タS,E,Fが入力されると、各回路は所定の演算を行って
浮動小数点数を算出する。一方、単精度データS,E,Fが
入力されると、倍精度用の演算器の一部分を用いて浮動
小数点数の演算が行われる。したがって、この単精度用
のデータ演算の場合、比較的高価な仮数部演算器のビッ
ト幅の半分しか用いておらず、ハードウエア資源を有効
に利用していないという問題点があった。

なお、この装置の各回路部分の詳細については、後述
する本発明の実施例の説明部分で後述するものと類似で
あるので、特にここでは説明しない。

（発明が解決しようとする課題）この様に従来の倍精度数値データを直接扱える倍精度
／単精度浮動小数点数演算装置では、単精度数値データ
の演算時に於いて仮数部演算器のビット幅を約半分しか
用いておらず、ハードウエア資源を十分に利用していな
い、という問題点があった。

本発明は、上記のような従来技術の欠点を解決するた
めのもので、倍精度数値データを直接処理することがで
きる演算器に比較的少ないハードウエアを付加すること
により、単精度数値データの演算を従来の２倍の速度で
実行可能な浮動小数点数演算装置を提供することを目的
とする。

［発明の構成］（課題を解決するための手段）この発明では、上記目的を達成するために、倍精度数値データを扱えるビット幅を有し、倍精度数値
データの演算を行う第１の演算モードと、単精度数値デ
ータの演算を行う第２の演算モードと、フィールドを分
割して用い、各フィールドで異なる単精度数値データの
演算を行う第３の演算モードとで作動する仮数部演算手
段を有することを特徴とする浮動小数点数演算装置、を
提供することを要旨とする。

（作用）倍精度数値データの演算を行う第１の演算モードで
は、第１の符号演算手段，第１の指数部演算手段，およ
び仮数部演算手段を用いて浮動少数点数の演算が行わ
れ、単精度数値データの演算を行う第２の演算モードで
は、第1,第２の符号演算手段のいずれかと、第1,第２の
指数部演算手段のいずれかと、さらに仮数部演算手段１
を用いて浮動小数点数の演算が行われる。さらに、１度
に２組の異なる単精度数値データの演算を行う第３の演
算モードでは、第1,第２の符号演算手段の両者と、第1,
第２の指数部演算手段の両者、および仮数部演算手段と
で２組の浮動小数点数の演算が行われる。

（実施例）第１図は、この発明の第１の実施例を示すブロック図
である。図示のようにこの装置は、仮数部演算手段１
と、倍精度／単精度兼用の第１の指数部演算手段２と、
単精度数値データ専用の第２の指数部演算手段3,倍精度
／単精度兼用の第１の符号部演算手段59,および単精度
数値データ専用の第２の符号部演算手段60とで構成され
ている。

仮数部演算手段１は、仮数部比較器（大小比較器）4,
仮数部交換器5,桁合わせ回路（バレルシフタ）6,ビット
反転器7,加算器8,プライオリティ・エンコーダ9,および
正規化回路10から構成されている。これら各回路はいず
れも第1,第２のフィールドに分割されているが、第1,第
２のフィールドを連結したモードでも作動可能なように
されている。なお各回路の第1,第２のフィールドへの分
割は、少量のハードウエアで簡単に行うことができる。

第１の指数部演算手段２は、第１指数部比較器11,第
１指数部演算器12,第１指数部選択器（セレクタ）13か
らなり、これらはいずれも倍精度数値データを扱えるビ
ット数を実装している。

第２の指数部演算手段３は、第２指数部比較器14,第
２指数部演算器15,第２指数部セレクタ16からなり、こ
れらは少なくとも単精度数値データを扱えるビット数を
実装している。

第１の符号部演算手段59は倍精度数値データを扱える
ビット数を実装した第１符号部演算器62からなり、また
第２の符号部演算手段60は少なくとも単精度数値データ
を扱えるビット数を実装した第２指数部演算器63からな
る。

次に上記装置の動作について説明する。

まず、倍精度数値データの演算を行う第１の演算モー
ドについて説明する。第１図に示す装置には、第12図
（ａ）に示す倍精度の数値データが入力されている。仮
数部は、第１のフィールドと第２のフィールドを連結し
た仮数部演算手段１に入力され、演算される。指数部
は、倍精度／単精度兼用の第１の指数部演算手段２で演
算される。また、符号部は、倍精度／単精度兼用の第１
の符号部演算手段59で演算される。

次に単精度数値データの演算を行う第２の演算モード
について説明する。第１図に示す演算装置には、第12図
（ｂ）に示す単精度の数値データが入力されている。仮
数部は、第１のフィールドと第２のフィールドに分割し
た仮数部演算手段１に入力され、第1,第２のいずれかの
フィールドにおいて演算される。指数部は、倍精度／単
精度兼用の第１の指数部演算手段2,または単精度専用の
第２の指数部演算手段３のいずれかで演算される。ま
た、符号部は、倍精度／単精度兼用の第１の符号部演算
手段59,または単精度専用の第２の符号部演算手段60の
いずれかで演算される。

最後に２組の異なる単精度数値データの演算を行う第
３の演算モードの場合について説明する。第１図に示す
演算装置には、第12図（ｃ）に示すような第1,第２の異
なる２組の単精度数値データが入力されている。仮数部
は、第１のフィールドと第２のフィールドに分割した仮
数部演算手段１に入力され、各々独立に第１のフィール
ドにおいて第１組の単精度数値データの演算を行い、第
２のフィールドにおいて第２の組の単精度数値データの
演算を行う。指数部は、倍精度／単精度兼用の第１の指
数部演算手段2,および単精度専用の第２の指数部演算手
段３で各々演算される。また、符号部は、倍精度／単精
度兼用の第１の符号部演算装置59,および単精度専用の
第２の符号部演算手段60で各々演算される。

このように第３の演算モードでは、異なる２組の単精
度数値データを並列に演算する事ができるので、従来の
装置に比べ、単精度数値データの演算速度が実質的に２
倍となる。なお、そのためのハードウエアの追加は、実
装ビット数が少ない単精度数値データ用の第２の符号部
演算手段60,第２の指数部演算手段３と、仮数部演算手
段１を第1,第２のフィールドに分割する少量のハードウ
エアのみでよい。

なお、仮数部演算手段１では、一般に、１）仮数部の
桁合わせ処理、２）仮数部の真の加算／減算処理、３）
丸め処理、４）正規化処理、等が行われるが、各々の処
理手段の構成および処理順序により、仮数部演算手段は
様々な構成が考えられる。

次に、第１図の各部の構成を詳細に示す第２図以下の
図面を用いて、この発明の１実施例装置をより詳細に説
明する。

第２図の装置において、浮動小数点数の演算では、指
数部，仮数部，および仮数部の符号は、それぞれ異なる
回路で計算する事ができる。第２図は、仮数部演算手段
1,指数部演算手段2,3、および符号部演算手段59,60を示
したものである。この実施例は、IEEE754規格に準拠し
ている。

この実施例の仮数部演算手段１は、真の加／減算処理
を行う前に丸め処理によるインクリメントの有無を判定
し、丸め処理と真の加／減算処理を同時に行うように構
成されている。

装置には、符号付絶対値表現で表わされた第１オペラ
ンド（仮数部F1,指数部E1,仮数部の符号S1），第２オペ
ランド（仮数部F2,指数部E2,仮数部の符号S2），真の加
／減算の何れを行なうかを示す加減制御信号68,丸めモ
ードを示す丸めモード信号69,演算モードを示す信号61
が入力されている。

仮数部のフォーマットを第13図に示す。仮数部は、桁
あふれビットV,整数部の隠れビットN,最小有意桁の１ビ
ット下の値を表わすガードビットG,Gのさらに１ビット
下の値を表わす丸めビットR,Rより下の全ビットの論理
和であるスティッキビットStが拡張されている。ガード
ビットＧ、丸めビットＲ及びスティッキビットStは丸め
処理のために使用される。

加減算制御信号68は、真の加算を行うのか真の減算を
行うのかを示す信号であり、２つの仮数部の符号（＋:
0,−:1）と演算モード（加算:0,減算:1）との排他的論
理和である。丸めモード信号69とは、丸め処理の種類を
示す信号である。なお第14図に丸めモードの１例を示
す。また、演算モード信号61は、倍精度演算，単精度演
算，単精度倍速演算の各モードを表わす信号である（単
精度，単精度倍速演算の場合:1,倍精度演算の場合:
0）。

まず、第２図を用いて装置の各ブロックを説明する。
指数部比較回路11,14は、第１オペランドの指数部EH1,E
L1から第２オペランドの指数部EH2,EL2を減じて指数部
大小比較信号33,35と指数部の差信号32,34を求める。指
数部比較回路11は単精度／倍精度兼用であり、倍精度数
の演算の場合は、指数部は指数部比較回路11に於て比較
される。指数部比較回路14は、単精度専用の比較器であ
り、単精度倍速演算を行う場合は、比較器11,14に於て
各々独立に処理を行う。また、指数部選択器13では、指
数部大小比較信号33によって大きい方の指数部27が選択
される。指数選択器16では、指数部大小比較信号35によ
って大きい方の指数部31が選択される。

仮数部比較回路４は、第１オペランドの仮数部F1と第
２オペランドの仮数部F2の比較を行い、仮数部大小比較
信号36,36′,37を求める。第５図（ａ）は、仮数部比較
器４の詳細図、第５図（ｂ）は、データの入力フォーマ
ットである。この回路は、２段の木構造を成している。
第一段目は、６つの８ビット・コンパレータ70と１つの
５ビット・コンパレータ71より構成される。各々のコン
パレータは、８ビット或は５ビット単位で各フィールド
の大小比較結果（例えば入力A,Bに対しＡ＞B,B＞Ａ）を
示す２ビットの信号を出力する。第２段目は、２つの３
ビット・コンパレータ72と１つの７ビット・コンパレー
タ73より構成される。７ビット・コンパレータ73は、第
１段目の全出力を入力として倍精度数値の仮数部の大小
比較を行い、比較信号36′を出力する。２つの３ビット
・コンパレータは、各々第１フィールド，第２フィール
ドに入力された単精度数値の仮数部FH1とFH2、及びFL1
とFL2の大小比較を行い、比較信号36,37を出力する。

仮数部交換回路５は、指数部大小比較信号33,35と仮
数部大小比較信号36′,36,37により、第１オペランド，
第２オペランドの大小比較を行い、絶対値の大きい方の
オペランドの仮数部を仮数部19H,19L、小さい方を仮数
部20H,20Lとして出力する。大小比較の論理は、以下の
通りである。

（１）指数部の大きさが異なる場合は、指数部の大きい
方のオペランドをオペランド19H,19Lとする（２）指数部の大きさが等しい場合は、仮数部の大きい
方のオペランドをオペランド19H,19Lとする第６図は、仮数部交換回路５の詳細図である。仮数部
交換回路５は、セレクタ74とセレクタ制御回路75より成
る。セレクタは、第１フィールド，第２フィールドに分
割されており、第１フィールド同士，或は第２フィール
ド同士を交換する。制御回路75は、演算モード信号61,
指数部大小比較信号33,35、仮数部比較信号36,36′,37
により交換制御信号55,56を出力する。倍精度演算の場
合は、第１フィールド，第２フィールドは一緒に交換
し、単精度、或い単精度倍速演算の場合は独立に交換す
る。

桁合わせ回路６は、仮数部20H,20Lを指数部の差信号3
2或は信号34の数だけ右シフトして、仮数部19H,19Lに桁
合わせし、仮数部21H,21Lとする。また、並行してステ
ッキ・ビットを生成する。第７図は、桁合わせ回路６の
詳細図である。桁合わせ回路６は、第１フィールド，第
２フィールドに分割可能な右バレル・シフタ76と２つの
ステッキ・ビット生成器77より構成される。倍精度演算
を行う場合は、第１フィールドと第２フィールドは連結
され、第２フィールドのMSBには第１フィールドよりシ
フトアウトしたビット列がシフトインされる。第１フィ
ールドのMSBには、０がシフトインされる。ステッキ・
ビットは、第２フィールドのシフタよりシフトアウトし
たビット列の論理和として求められる。単精度，単精度
倍速演算を行う場合は、演算モード信号61によりシフタ
を第１フィールド，第２フィールドに分割して用いる。
第１フィールド，第２フィールドともMSBには０がシフ
トインされる。また、ステッキ・ビットは、第１フィー
ルド，第２フィールド各々よりシフトアウトしたビット
列の論理和として求める。

反転回路７は、真の減算を行う場合に仮数部21H,21L
のビット反転を取る回路である。第１フィールド，第２
フィールドを独立に反転制御するため２つに分割された
排他的論理和アレイとして構成される。

丸め先見回路40は、仮数部の特定の部分と加減算制御
信号68,丸めモード信号69,第１オペランドの符号，交換
制御信号55,56の値により、演算後正規化が不要である
と仮定した場合に丸めによるインクリメントが必要か否
かを示す第１の丸め判定と正規化が必要であると仮定し
た場合に丸めによるインクリメントが必要か否かを示す
第２の丸め判定を行なう（必要な場合に１）。丸めによ
るインクリメントを行なうか否かは、正規化された仮数
部の最小有意桁，その１つ下のビット、さらに下の全ビ
ットの論理和の３ビットで決定できる。第15図は、丸め
モード別によるインクリメントの判定論理である。ま
た、丸めを行なう位置は演算後でないと決定できない
が、その位置は真の加／減算とも各々第８図（ｃ）に示
す２通りしかない。よって、両方の場合を仮定して各々
の場合の解を求め、後で選択すればよい。

丸め先見回路40は、第８図（ａ）に示した前記第1,及
び第２の丸め判定を行う回路より成る。倍精度演算時に
は、仮数部の下位５ビットの和によって第1,第２の丸め
判定を行う。また、単精度演算，単精度倍速演算の場合
は、第１フィールドの下位５ビットの和より第１フィー
ルドに対する第1,第２の丸め判定を行い、第２フィール
ドの下位５ビットの和から第２フィールドに対する第1,
第２の丸め判定を行う。

メイン加算器41は、第１オペランドの仮数部F1,第２
オペランドの仮数部F2,第１の丸め判定値の加／減算を
行い、丸め後に正規化が生じないと仮定した場合の解46
H,46Lを求める。メイン加算器42は、第１オペランドの
仮数部F1,第２オペランドの仮数部F2,第２の丸め判定値
の加／減算を行い、丸め後に正規化が必要であると仮定
した場合の解47H,47Lを求める。第９図は、メイン加算
器41の詳細図である。メイン加算器42とメイン加算器41
は、丸め判定信号の加算位置が異なるだけで構成は同じ
である。メイン加算器41,42は、３入力加算器であり、
初段の全／半加算器アレイ78でCSA（carry saved adde
r）を構成し、３つの入力値の加算を行っている。第２
段目79は、４ビット毎にCLA（Carry lookahead adde
r）、さらに12,或は16ビット毎にCSA（Carry select ad
der）を構成し、最終加算を高速に行っている。メイン
加算器41,42は、演算モード信号61により第１フィール
ドと第２フィールドに分割可能である。倍精度演算時に
は、両フィールドを連結して用いる。また、単精度，単
精度倍速演算時には、分割して用いる。

解選択回路43は、２つのメイン加算器で求めた２つの
解の内、正しい方の解を選択するセレクタである。選択
回路は、第１フィールド，第２フィールド独立に制御可
能である。倍精度演算の場合は、第１フィールド，第２
フィールドを一緒に選択する。選択の論理は、次の通り
である。

（１）加算を行った場合は、第１の加算器の解のあふれ
ビットＶが１であれば第２の加算器の解,0であれば第１
の加算器の解を選択する。

（２）減算を行った場合は、第１の加算器の解の隠れビ
ットＮが１であれば第１の加算器の解,0であれば第２の
加算器の解を選択する。

プライオリティ・エンコーダ９は、正規化処理に於て
シフトするステップ数38,39を出力する。第10図（ａ）
は、プライオリティ・エンコーダ９の詳細図である。プ
ライオリティ・エンコーダは、２段の木構造を成してい
る。第１段目80は、８つの８ビットプライオリティ・エ
ンコーダ81から成り、８ビット毎にエンコード結果３ビ
ットを出力する。第２段目82は、２つの４ビットプライ
オリティ・エンコーダ83から成り、４ビット毎にエンコ
ード結果２ビットを出力する。プライオリティ・エンコ
ーダ９は、演算モード信号61により分割可能である。倍
精度演算の場合は、第10図（ｂ）に示すように仮数部23
（V,Stビットを除いた55ビット）が入力され、６ビット
のエンコード結果38を出力する。単精度，単精度倍速演
算の場合には分割して用い、第10図（ｂ）に示すように
２つ単精度数の仮数部23H,23L（V,Stビットを除いた26
ビット）が入力される。ここで第２のフィールドには、
第10図（ａ）に示すように23Lが３ビットシフトして入
力され、５ビットのエンコード結果38,39が出力され
る。

正規化回路10は、隠れビットＮが１になるように演算
結果23H,23Lを正規化するための回路である。第11図
は、正規化回路10の詳細図である。正規化回路10は、１
ビット右シフタ84と左バレル・シフタ85から構成され
る。正規化回路10は、演算モード信号61によって分割可
能である。倍精度演算の場合は連結して用い、Ｖビット
が１の時は１ビット右シフト,Vビットが０の時はシフト
信号38の値だけ左にシフトされる。単精度，単精度倍速
演算の場合には、第１フィールド，第２フィールドに分
割して用い、各フィールドのＶの値によって１ビット右
シフト或は、シフト信号38,及び39の値だけ左にシフト
される。何れの場合も０がLSBにシフトインされる。

指数演算器12,15は正規化によってシフトした分だけ
指数を調整する回路である。指数部演算器12は、単精度
／倍精度兼用であり、倍精度演算の場合は指数部演算器
12により指数57が計算される。すなわち正規化により１
ビット右シフトした場合にはインクリメント,nビット左
シフトした場合にはｎを指数27より減ずる。単精度，単
精度倍数演算部の場合には、指数演算器12,15で各々第
１フィールド，第２フィールドの指数57,58を同様にし
て計算する。

符号部演算器62,63は、第１オペランドの符号部S1よ
り解の符号64,65を求める回路である。解の符号64,65
は、次のような論理で求める。

（１）真の加算を行った場合：解の符号は、S1に等しい（２）真の減算を行った場合：解が０でなく、仮数部の交換が起こらなかった場合：
S1に等しい。

解が０でなく、仮数部の交換が起こった場合： S1の反転解が０で、丸めモードが負方向丸めである場合：負解が０で、負方向丸め以外の丸めモードの場合：正次に、上記第２図に示す実施例の動作について説明す
る。まず、倍精度数値データの演算を行う第１の演算モ
ードについて説明する。

倍精度数値データの計算では、仮数部演算手段１は連
結して動作する。指数部は、指数部演算手段２によって
処理される。また、符号部は、符号部演算手段59によっ
て処理される。第２図に示す演算装置には、第12図
（ａ）に示す倍精度の数値データが入力されている。仮
数部F1,F2は、第13図（ａ）示すようなフォーマットで
入力される。まず指数部EH1,EH2は指数部比較器11で比
較され、指数の差信号32が求められる。また、比較結果
により大きい方の指数部27が選択される。仮数部F1,F2
は、仮数部比較器４に於て比較される。各々の比較結果
により絶対値の大きい方のオペランドの仮数部が仮数部
19として仮数部交換器５より出力される。桁合わせ回路
６では、小さい方のオペランドの仮数部20が指数の差信
号32の値に従い、右シフトされる。このとき並行してス
テッキ・ビットが生成される。真の減算を行う場合に
は、仮数部反転器７に於いて、仮数部20の反転が取られ
る。仮数部の下位５ビットは丸め先見回路40に入力さ
れ、その和によって前記第1,第２の丸め判定を行う。こ
れら仮数部19,22および丸め判定の値45は、メイン加算
器41,42に入力され、正規化が不必要であると仮定した
場合の第１の演算結果46と正規化が必要であると仮定し
た場合の第２の演算結果47が計算される。解選択回路20
は、第１の演算結果46のV,Nビットの値により正しい解2
3を選択する。選択された解23は、プライオリティ・エ
ンコーダ９に入力され正規化に必要なシフト数38が求め
られる。選択された解は、正規化回路10に於いてシフト
数38だけシフトされて、正規化される。また、シフト数
38は、指数部演算器12に入力され、解の指数57が計算さ
れる。符号部は、符号部演算器62に於て、第１オペラン
ドの符号部S1より求められる。

次に単精度倍速演算である、第３の演算モードの場合
について説明する。

なお、単精度演算を行なう第２の演算モードの場合
は、単精度倍速演算の場合と同時に処理するデータの数
が異なるだけで本質的に同じであるので、説明は省略す
る。単精度倍速演算，単精度演算の場合は、仮数部演算
手段１を分割して用いる。指数部は、指数部演算手段2,
指数部演算手段３により各々処理される。また、符号部
は、符号部演算手段59,符号部演算手段60により各々処
理される。

第２図に示す演算装置には、第12図（ｃ）に示す単精
度の数値データが入力されている。仮数部は、第13図
（ｃ）に示すようなフォーマットで第１の組，第２の組
のデータが仮数部演算手段の第１のフィールドと第２の
フィールドに各々入力される。まず第１の組の指数部EH
1,EH2は指数部比較器11で比較され、指数の差信号32が
求められる。また比較結果により大きい方の指数部27が
選択される。仮数部FH1,FH2は、仮数部比較器４に於て
比較される。指数部大小比較信号33,仮数部比較信号36
により絶対値の大きい方のオペランドの仮数部が仮数部
19Hとして仮数部交換器５より出力される。同様に第２
の組の指数部EL1,EL2が指数部比較器14で比較され、指
数の差信号34が求められる。また比較結果により大きい
方の指数部31が選択される。仮数部FL1,FL2は、仮数部
比較器４に於て比較される。指数部大小比較信号35,仮
数部比較信号37により絶対値の大きい方のオペランドの
仮数部が仮数部19Lとして仮数部交換器５より出力され
る。桁合わせ回路６では、仮数部20H,20Lが指数の差信
号32,34の値に従い、右シフトされる。このとき並行し
て各フィールドのステッキ・ビットが生成される。真の
減算を行う場合には、仮数部21H,21Lの反転が取られ
る。仮数部は丸め先見回路40に入力され、仮数部19H,22
Hの下位５ビットの和によって第１の組のオペランドに
対する第1,第２の丸め判定信号44を求める。また同様に
仮数部19L,22Lの下位５ビットの和によって第２の組の
オペランドに対する第1,第２の丸め判定信号45を求め
る。これら仮数部19H,22H,19L,22Lの値及び丸め判定の
値44,45は、メイン加算器41,42に入力され第１フィール
ド，第２フィールドについて正規化が不必要であると仮
定した場合の第１の演算結果46H,46Lと正規化が必要で
あると仮定した場合の第２の演算結果47H,47Lが計算さ
れる。解選択回路43は、演算結果46HのV,Nビットの値に
より第１のフィールドの正しい解を選択する。同様に演
算結果46LのV,Nビットの値により第２のフィールドの正
しい解を選択する。選択された解23H,23Lは、プライオ
リティ・エンコーダ９に入力され正規化に必要なシフト
数39,38が求められる。選択された解23H,23Lは、正規化
回路10に於いてシフト数39,38だけシフトされ正規化さ
れる。また、シフト数39,38は、指数部演算器12,15に入
力され、解の指数が計算される。符号部は、符号部演算
器62,63に於て、第１のオペランドの符号部SH1,SH2より
各々求められる。

この様に、仮数部演算手段１を第1,第２のフィールド
に分割して、独立に動作させることにより、２組の異な
る単精度数値データを同時に処理することが出来る。

第３図は、この発明の他の実施例を示すブロック図で
ある。仮数部演算手段１′の構成は前記実施例と異な
り、丸め処理と補数化処理が同時に生じないことを利用
して演算後の丸め処理と補数化処理を同一の回路で行な
うことを特徴とする。この実施例では、次のように浮動
小数点数の演算が行われる。

まず、指数部E1,E2の比較結果により仮数部F1,F2を交
換する。仮数部20は桁合わせ回路によって桁合わせが行
われる。また真の減算を行なう場合には仮数部21の反転
が取られる。メイン加算器48により仮数部19,22は加算
される。49は反転器,50はインクリメンタであり、減算
の結果が負の数になった場合には補数化処理を行う。ま
た、演算の結果、丸めによるインクリメントが必要な場
合はインクリメンタ50によってイクリメントを行う。こ
の演算結果23は正規化回路10で正規化される。

第４図は、この発明の更に他の実施例を示すブロック
図である。仮数部演算手段１″は古典的な構成であり、
前記実施例とは異なっている。この実施例では、次のよ
うに浮動小数点数の演算が行われる。

まず、指数部E1,E2の比較結果により仮数部F1,F2を交
換する。仮数部20は桁合わせ回路６によって桁合わせが
行われる。また真の減算を行う場合には仮数部21の反転
が取られる。メイン加算器48により仮数部19,22は加算
される。51は補数化回路であり、反転回路とインクリメ
ンタより構成されている。補数化回路51は、真の減算の
結果が負の数になった場合に補数化処理を行う。この結
果23は、正規化回路10で正規化され、必要ならば丸め回
路50に於いてインクリメントが行われる。52は再正規化
回路であり、丸め処理により桁上がりが生じた場合、右
に１ビットシフトして再度正規化を行う。

仮数部演算手段１が、第３図，第４図に示すような構
成であっても各構成要素は第２図に示した実施例と同様
に仮数部演算手段１の各構成部材を第１のフィールド，
第２のフィールドに分割し、各々独立に動作させること
が可能であり、２組の異なる単精度数値データを同時に
処理することが出来る。

以上に述べたように、仮数部演算手段を第1,第２のフ
ィールドに分割可能にするためのわずかな回路を付加す
ることにより、単精度数値データの演算実行速度を２倍
にすることが出来る。指数部演算手段の構成は、本実施
例で挙げた構成以外にも様々なものが考えられる。しか
し指数部演算手段は演算装置全体に占めるハードウエア
の割合が低いので、どの様な構成のものであっても、本
発明の目的を達成することが可能である。

［発明の効果］以上述べたように、本発明によれば、わずかなハード
ウエアの追加により、比較的高価な仮数部演算手段を十
分に活用し、単精度演算を従来の２倍の速度で実行する
ことが可能な高速浮動小数点数演算装置を得ることがで
きる。

【図面の簡単な説明】

第１図は本発明に従う浮動小数点数演算装置の概略を示
すブロック図、第２図〜第４図は本発明装置の各実施例を示すブロック
図、第５図〜第11図は第２図に示した実施例装置の一部構成
要素の詳細を示す構成図、第12図はIEEE754規格に基づく倍精度浮動小数点数値，
単精度浮動小数点数値のフォーマットを示す図、第13図は仮数部のフォーマットを示す図、第14図，第15図は第２図に示す実施例装置の説明に供す
る図、および第16図は従来の浮動小数点数演算装置の構成を示すブロ
ック図である。１…仮数部演算手段２…第１の指数部演算手段３…第２の指数部演算手段 59…第１の符号部演算手段 60…第２の符号部演算手段

フロントページの続き (72)発明者永松正人神奈川県川崎市幸区小向東芝町１株式会社東芝総合研究所内 (72)発明者森順治神奈川県川崎市幸区小向東芝町１株式会社東芝総合研究所内 (72)発明者山崎到神奈川県川崎市幸区小向東芝町１株式会社東芝総合研究所内 (56)参考文献特開平１−251134（ＪＰ，Ａ) 特開昭61−94144（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 7/00 G06F 7/38 - 7/54 ＪＩＣＳＴファイル（ＪＯＩＳ)

Claims

(57)【特許請求の範囲】

【請求項１】倍精度数値データを扱えるビット幅の仮数
部演算手段を有する浮動小数点数演算装置であって、倍精度数値データの演算を行う第１の演算モードと、単精度数値データの演算を行う第２の演算モードと、フィールドを全フィールドの上位部の第１フィールドと
下位部の第２フィールドに分割し、各フィールドで異な
る単精度数値データの演算を行う第３の演算モードとで
作動し、前記第１の演算モードにおける桁あふれビット、隠れビ
ットの位置と、前記第３の演算モードにおける前記第１
フィールドの桁あふれビット、隠れビットの位置とがそ
れぞれ等しく、前記第１の演算モードにおいて丸め処理のために拡張し
た１又は２以上の丸め処理用拡張ビットの位置と、前記
第２の演算モードにおける１又は２以上の丸め処理用拡
張ビットの位置と、前記第３の演算モードにおける前記
第２フィールドの１又は２以上の丸め処理用拡張ビット
の位置とがそれぞれ等しく、前記第２の演算モードにおける桁あふれビット、隠れビ
ットの位置と、前記第３の演算モードにおける前記第２
フィールドの桁あふれビット、隠れビットの位置とがそ
れぞれ等しい仮数部データパスと、前記仮数部データパスの所定の位置にデータを転送する
データ転送手段であって、前記第１の演算モードにおいて、前記倍精度数値データ
の仮数部の最上位ビットを桁あふれビットより１桁下の
位置へ、最下位ビットを丸め処理用拡張ビットのうちの
最上位のビットより１桁上の位置へ転送し、前記第２の演算モードにおいて、前記単精度数値データ
の仮数部の最上位ビットを桁あふれビットより１桁下の
位置へ、最下位ビットを丸め処理用拡張ビットのうちの
最上位のビットより１桁上の位置へ転送し、前記第３の演算モードにおいて、第１の単精度数値デー
タの仮数部の最上位ビットを前記第１フィールドの桁あ
ふれビットより１桁下の位置へ、最下位ビットを前記第
１フィールドの丸め処理用拡張ビットのうちの最上位の
ビットより１桁上の位置へ転送し、かつ第２の単精度数
値データの仮数部の最上位ビットを前記第２フィールド
の桁あふれビットより１桁下の位置へ、最下位ビットを
前記第２フィールドの丸め処理用拡張ビットのうちの最
上位のビットより１桁上の位置へ転送するデータ転送手
段と、を有することを特徴とする浮動小数点数演算装置。