JP2689414B2 - 浮動小数点表現変換器 - Google Patents
浮動小数点表現変換器Info
- Publication number
- JP2689414B2 JP2689414B2 JP61002444A JP244486A JP2689414B2 JP 2689414 B2 JP2689414 B2 JP 2689414B2 JP 61002444 A JP61002444 A JP 61002444A JP 244486 A JP244486 A JP 244486A JP 2689414 B2 JP2689414 B2 JP 2689414B2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- conversion
- input
- output
- shifter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/14—Conversion to or from non-weighted codes
- H03M7/24—Conversion to or from floating-point codes
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Complex Calculations (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、異なる浮動小数点表現間の変換を短時間に
行うことを容易にする浮動小数点表現変換器に関する。 〔従来の技術〕 科学技術計算などで用いられる浮動小数点演算におけ
る数値表現形式は指数部ｅと仮数部ｍとから構成されて
おり、基数をｂとすると数値ｆに対し、（１）式で示す
ような対応づけを行う。 ｆ＝ｍ×be （１） これにより限られたビット数により広範囲にわたる数
値の表現を可能にしている。 以上に示した浮動小数点表現において、指数部ｅ、仮
数部ｍの各々のビット表現方式に対しては様々な方式が
採用されているが、IEEE（インスチチュートオブエレク
トリカルアンド エレクトロニクス エンジニア：電気
電子技術者協会）において標準形式が定められ多くのマ
イクロコンピュータにおいて採用されている。IEEEで標
準化された32ビット浮動小数点形式は以下に示す特徴を
もつIEEE標準の32ビット浮動小数点形式は第２図（ａ）
に示すように符号ビットＳ、８ビットの指数部Ｅ、23ビ
ットの仮数部Ｍとから構成されている。指数部は指数の
値に127を加えたバイアス表現となっており、仮数部は
仮数の絶対値を表現しており、式（２）で示す範囲の数
が表すことができる。 １≦ｆ＜２ （２） 但し正規化された数の最上位ビットは常に１となるた
め、最上位は省略し、上位２ビット目からが表現されて
いる。 また指数部の値が最大値127の場合は非数として特別
に扱い、最小値０の場合も非正規化数として例外的な処
理を行う。詳しくは「ア プロポーズド スタンダード
フォー バイナリー フローティングポイント アリ
スメティック」ドラト8.0オブ アイトリプルイー タ
スク p754,1981を参照されたい。 以上に示したIEEE標準形式に対し指数部、仮数部共に
２の補数表現を用いた浮動小数点表現も使われている。 例えばティーアールダブリュー（TRW）社が製造して
いる浮動小数点演算器では２の補数表現の指数部と仮数
部とからなる浮動小数点形式を採用している。詳しくは
1982年アイトリプルイーインターナショナルコンファレ
ンス オン アコースティックス、スピーチ アンド
シグナル プロセッシングのプロシーディングスのp717
〜720に掲載されたエルドン、ロバートソンによる論文
「アフローティング ポイント フォーマット フォー
シグナル プロセッシング」を参照されたい。 上記に示した論文では６ビット指数部、16ビット仮数
部からなる22ビット浮動小数点表現を採用しているが、
第２図（ｂ）に示すような２の補数表現の８ビット指数
部と２の補数表現の24ビット仮数部からなる32ビット浮
動小数点表現も上記の22ビット表現の拡張として容易に
考えることができる。以下にこれを２の補数32bit浮動
小数点形式と名付ける。２の補数32bit浮動小数点形式
は２の補数固定小数点形式との整合性、及び高速演算回
路の実現の容易さなどから特にデイジタル信号処理用の
計算機に採用されていくと思われる。 〔発明が解決しようとする問題点〕 しかしながら２の補数32bit浮動小数点形式で演算さ
れたデータをIEEE標準形式を採用している計算機で使用
する場合、或いはIEEE標準形式で演算されたデータを２
の補数32bit浮動小数点形式を採用している計算機で使
用する場合は、２つの異なる表現形式間で形式変換を行
う必要がある。この形式変換は簡単なビット処理及び演
算処理を組み合わせたプログラムでも実現できる可能性
はあるが、多くのステップ数を要するという問題が生じ
る。 本発明の目的は上述したIEEE標準32bit浮動小数点形
式と２の補数32bit浮動小数点形式相互の変換の高速実
現を容易にする専用回路を提供することにある。 〔問題点を解決するための手段〕 １ビットの符号ビットとｅビットのバイアス表現され
た指数部とｍ−１ビットの絶対値表現された仮数部の順
に構成される浮動小数点形式Ａとｅビットの２の補数表
現の指数部とｍビットの２の補数表現の仮数部の順に構
成される浮動小数点形式Ｂとの間の相互の形式変換を行
う変換器において、前記浮動小数点形式Ａを前記浮動小
数点形式Ｂに変換するAB変換を行うか、前記浮動小数点
形式Ｂを前記浮動小数点形式Ａに変換するBA変換を行う
かのいずれかを指定する制御信号を出力する制御回路
と、被変換浮動小数点データを入力する入力レジスタと
該入力レジスタに入力された入力浮動小数点データの上
位ｅ＋１ビットを入力し、前記AB変換を行う時は１ビッ
ト左回転シフトを行い前記BA変換を行う時は入力データ
をそのまま出力する左回転シフタと、該左回転シフタの
上位ｅビットを入力し、前記AB変換を行う時は予め定め
られた定数を減算し前記BA変換を行う時は予め定められ
た定数を加算する加減算器と該加減算器のｅビット出力
の下位位置に前記左回転シフタの出力の最下位ビットを
つけ加えたｅ＋１ビットを入力し前記AB変換を行う時は
入力データをそのまま出力し、前記BA変換を行う時は１
ビット右回転シフトを行う右回転シフタと、前記入力レ
ジスタに入力された浮動小数点データの下位ｍビットを
入力し前記AB変換を行う時は前記左回転シフタの出力の
最下位ビットが１の時は入力データの２の補数をとり前
記左回転シフタの出力の最下位ビットが０の時は入力デ
ータをそのまま出力し、一方前記BA変換を行う時は入力
データの絶対値を出力する極性変換器と、該極性変換器
の出力を入力し前記AB変換を行う時は１ビットを右シフ
トを行い、前記BA変換を行う時は１ビット左シフトを行
う１ビット左右シフタと、該１ビット左右シフタの出力
を入力とし前記AB変換を行う時は、前記右回転シフタの
出力の最下位ビットが０の時は入力データの上位２ビッ
トを01におきかえ前記右回転シフタの出力の最下位ビッ
トが１の時は、入力データの上位２ビットを10におき換
え、一方前記BA変換を行う時は入力データの最上位ビッ
トを前記右回転シフタの最下位ビットをおき換えるビッ
ト連結器と前記右回転シフタの上位ｅビットの下位に前
記ビット連結器の出力を付加して出力する出力レジスタ
とから構成される。 〔作用〕 本発明の浮動小数点変換器でIEEE標準32bit浮動小数
点（形式Ａ）形式から２の補数32bit浮動小数点形式
（形式Ｂ）に変換する時は、制御回路においてAB変換を
行うように指定する。AB変換の指定を行うことにより、
２ビット目からｅ＋１ビット目にある指数部が１ビット
左回転シフトにより上位ｅビットに移動し、加減算器に
よりバイアスが減ぜられ２の補数32bit浮動小数点形式
の指数部となる。一方IEEE標準32bit浮動小数点形式の
最上位ビットにある符号ビットが１ビット左回転シフト
によりｅ＋１ビット目に移動しこの符号ビットが「１」
の場合は下位ｍビットにある仮数部の２の補数をとり符
号ビットが「０」の場合は下位ｍビットにある仮数部を
変させずにさらに１ビット左右シフタにより１ビット右
シフトを行う。 IEEE標準32bit浮動小数点形式の仮数部は下位ｍ−１
ビットに存在し、さらに１ビット右シフトを行った為、
上位ｅ＋１ビット目からｅ＋２ビット目までは２の補数
32ビット浮動小数点形式の仮数部には無関係なデータが
入っている。 そこでビット連結器で符号ビットが「０」の時は仮数
部の上位２ビットを「01」でおきかえ、符号ビットが
「１」の時は仮数部の上位２ビットを「10」でおきかえ
ることにより２の補数32bit浮動小数点形式の仮数部が
得られる。 本発明の浮動小数点変換器で２の補数32bit浮動小数
点形式からIEEE標準32bit浮動小数点形式に変換する時
は、制御回路においてBA変換を行うように指定する。BA
変換の指定を行うことにより２つの補数32bit浮動小数
点形式の上位ｅビットにある指数部に、加減算器により
バイアスを加算し、加算結果の下位に２の補数32bit浮
動小数点形式の上位ｅ＋１ビット目にある符号ビットを
つけ加えたｅ＋１ビットのデータの１ビット右回転シフ
トを行う。１ビット右回転シフトにより最上位ビットが
符号ビットとなり、上位２ビット目からｅビット目まで
が指数部の上位ｅ−１ビットになる。 一方、ｍビット仮数部に対し絶対値をとり１ビット左
シフトを行う。 次に上位ｅ＋１ビット目をビット連結器により右回転
シフタの出力の最下位ビットでおきかえることにより符
号ビット、ｅビット指数部ｍ−１ビット仮数部からなる
IEEE標準32bit形式に変換される。 〔実施例〕 以下、本発明の一実施例について図面を参照しながら
説明する。 第１図は本発明による浮動小数点表現変換器の構成を
示すブロック図である。浮動小数点表現変換器は図示さ
れるように制御回路１と、入力レジスタ２と、左回転シ
フタ３と、定数加減算器４と右回転シフタ５と、極性変
換器６と、１ビット左回転シフタ７と、ビット連結器８
と出力レジスタ９とから構成される。上記構成において
制御回路１は本発明の浮動小数点表現変換器においてIE
EE標準32ビット浮動小数点形式（以下形式Ａと呼ぶ）か
ら２の補数32ビット浮動小数点形式（以下形式Ｂと呼
ぶ）への変換（以下AB変換と呼ぶ）を行うか、形式Ｂか
ら形式Ａへの変換（以下BA変換と呼ぶ）を行うかを指定
する制御信号を発生する。入力レジスタ２は浮動小数点
表現変換を行う形式Ａ又は形式Ｂの浮動小数点データを
格納する32ビットレジスタである。 左回転シフタ３は入力レジスタ２の上位９ビットを入
力し、制御回路９によりAB変換が指定された時は１ビッ
ト左回転シフトを行い、BA変換が指定された時は入力デ
ータをそのまま出力する。定数加減算器４は、左回転シ
フタ３の出力の上位８ビットを入力し制御回路９により
AB変換が指定された時は入力データから16進表現で7Eを
減算し、BA変換が指定された時は入力データに7Eを加算
する。右回転シフタ５は定数加減算器４の出力の８ビッ
トの下位に左回転シフタ３の出力の最下位ビットをつけ
加えた９ビットを入力し、制御回路９によりAB変換が指
定された時は入力データをそのまま出力し、BA変換が指
定なれた時は１ビット右回転シフトを行う。極性変換器
６は入力レジスタ２の下位24ビットを入力し、制御回路
９によりAB変換が指定された時は左回転シフタ３の出力
の最下位ビットが１の時は入力データの２の補数を出力
し、左回転シフタ３の出力の最下位ビットが０の時は入
力データをそのまま出力する。 一方、極性変換器６は制御回路９によりBA変換が指定
された時は入力データの絶対値を出力する。ビット左右
シフタ７は極性変換器６の出力を入力とし、制御回路９
によりAB変換が指定された時は１ビット右シフトを行
い、BA変換が指定された時は１ビット左シフトを行う。 ビット連結器８は１ビット左右シフタ７の出力を入力
とし、制御回路９によりAB変換が指定された時は右回転
シフタの出力の最下位ビットが「０」の時は入力データ
の上位２ビットを「01」におきかえ、右回転シフタの出
力の最下位ビットが「１」の時は入力データの上位２ビ
ットを「10」におき換えて出力する。一方、ビット連結
器８において制御回路９によりBA変換が指定された時は
入力データの最上位ビットを右回転シフタ５の出力の最
下位ビットでおきかえる。 出力レジスタ９には右回転シフタの出力の上位８ビッ
トとビット連結器の出力24ビットからなる浮動小数点表
現変換されたデータが格納される。 次に上記構成を有する浮動小数点表現変換器の動作を
第３図、第４図を用いて説明する。 本発明の浮動小数点表現変換器でAB変換を行う時は制
御回路９により各構成要素にAB変換の指定を行う。 AB変換の指定を行い、入力レジスタ２に形式Ａの浮動
小数点データを入力すると、２ビット目から９ビット目
にある指数部が左回転シフタ３により上位８ビットに移
動し第３図S1、左回転シフト参照）定数加減算器により
バイアス（16進で7E）が減ぜられ（第３図S2、バイアス
減算参照）形式Ｂの指数部となる。一方形式Ａの最上位
ビットにある符号ビットが左回転シフタ３により９ビッ
ト目に移動しこの符号ビットにより下位24ビットにある
仮数部の符号を変化させ（第３図S3、Ｓ＝１の時２の補
数参照）１ビット左右シフタ７により１ビット右シフト
を行なう（第３図S4、１ビット右シフト参照）。形式Ａ
の下位23ビットに存在した仮数部に対し１ビット右シフ
トを行った為、上位９ビット目及び10ビット目には形式
Ｂの仮数部には無関係なデータが入っている。そこでビ
ット連結器８により符号ビットが１の時は仮数部の上位
２ビットを“01"でおきかえ、符号ビットが１の時は仮
数部の上位２ビットを“10"でおきかえる（第３図S5上
位２ビット修正参照）ことにより形式Ｂの２ビットの仮
数部が得られる。 一方、本発明の浮動小数点変換器でBA変換を行う時は
制御回路９により各構成要素にBA変換の指定を行う。BA
変換の指定を行い、入力レジスタ２に形式Ｂの浮動小数
点データを入力すると上位８ビットにある指数部に対
し、加減算器４によりバイアス（16進で7E）が加算され
る（第４図S6、バイアス加算参照）。更に加算結果の８
ビットの下位側に形式Ｂの上位９ビット目にある符号ビ
ットをつけ加えた９ビットを右回転シフタ５により右回
転シフトを行う（第４図S7、右回転シフト参照）。右回
転シフトにより最上位ビットが符号ビットとなり、上位
２ビット目から９ビットまでが指数部となる。 一方入力レジスタの下位24ビットに対し極性変換器６
で絶対値をとり（第４図S8、絶対値演算参照）１ビット
左右シフタ７で１ビット左シフトを行なう（第４図S9、
１ビット左シフト参照）さらにビット連結器８により１
ビット左右シフタの24ビット出力の最上位ビットを右回
転シフタの出力の最下位ビットでおきかえる（第４図S1
0、上位１ビット修正参照）。 以上の動作で得られた右回転シフタ５の出力の上位８
ビットの下位にビット連結器８の出力をつけ加えること
により形式Ａの浮動小数点表現が得られる。 〔発明の効果〕 本発明の浮動小数点表現変換器により、全体の語長、
及び指数部の語長が互いに等しく、しかも指数部、仮数
部の数値表現形式及びフィールド構成の異なる２つの浮
動小数点表現形式の間の相互の変換を短時間で実行する
ことができる。
行うことを容易にする浮動小数点表現変換器に関する。 〔従来の技術〕 科学技術計算などで用いられる浮動小数点演算におけ
る数値表現形式は指数部ｅと仮数部ｍとから構成されて
おり、基数をｂとすると数値ｆに対し、（１）式で示す
ような対応づけを行う。 ｆ＝ｍ×be （１） これにより限られたビット数により広範囲にわたる数
値の表現を可能にしている。 以上に示した浮動小数点表現において、指数部ｅ、仮
数部ｍの各々のビット表現方式に対しては様々な方式が
採用されているが、IEEE（インスチチュートオブエレク
トリカルアンド エレクトロニクス エンジニア：電気
電子技術者協会）において標準形式が定められ多くのマ
イクロコンピュータにおいて採用されている。IEEEで標
準化された32ビット浮動小数点形式は以下に示す特徴を
もつIEEE標準の32ビット浮動小数点形式は第２図（ａ）
に示すように符号ビットＳ、８ビットの指数部Ｅ、23ビ
ットの仮数部Ｍとから構成されている。指数部は指数の
値に127を加えたバイアス表現となっており、仮数部は
仮数の絶対値を表現しており、式（２）で示す範囲の数
が表すことができる。 １≦ｆ＜２ （２） 但し正規化された数の最上位ビットは常に１となるた
め、最上位は省略し、上位２ビット目からが表現されて
いる。 また指数部の値が最大値127の場合は非数として特別
に扱い、最小値０の場合も非正規化数として例外的な処
理を行う。詳しくは「ア プロポーズド スタンダード
フォー バイナリー フローティングポイント アリ
スメティック」ドラト8.0オブ アイトリプルイー タ
スク p754,1981を参照されたい。 以上に示したIEEE標準形式に対し指数部、仮数部共に
２の補数表現を用いた浮動小数点表現も使われている。 例えばティーアールダブリュー（TRW）社が製造して
いる浮動小数点演算器では２の補数表現の指数部と仮数
部とからなる浮動小数点形式を採用している。詳しくは
1982年アイトリプルイーインターナショナルコンファレ
ンス オン アコースティックス、スピーチ アンド
シグナル プロセッシングのプロシーディングスのp717
〜720に掲載されたエルドン、ロバートソンによる論文
「アフローティング ポイント フォーマット フォー
シグナル プロセッシング」を参照されたい。 上記に示した論文では６ビット指数部、16ビット仮数
部からなる22ビット浮動小数点表現を採用しているが、
第２図（ｂ）に示すような２の補数表現の８ビット指数
部と２の補数表現の24ビット仮数部からなる32ビット浮
動小数点表現も上記の22ビット表現の拡張として容易に
考えることができる。以下にこれを２の補数32bit浮動
小数点形式と名付ける。２の補数32bit浮動小数点形式
は２の補数固定小数点形式との整合性、及び高速演算回
路の実現の容易さなどから特にデイジタル信号処理用の
計算機に採用されていくと思われる。 〔発明が解決しようとする問題点〕 しかしながら２の補数32bit浮動小数点形式で演算さ
れたデータをIEEE標準形式を採用している計算機で使用
する場合、或いはIEEE標準形式で演算されたデータを２
の補数32bit浮動小数点形式を採用している計算機で使
用する場合は、２つの異なる表現形式間で形式変換を行
う必要がある。この形式変換は簡単なビット処理及び演
算処理を組み合わせたプログラムでも実現できる可能性
はあるが、多くのステップ数を要するという問題が生じ
る。 本発明の目的は上述したIEEE標準32bit浮動小数点形
式と２の補数32bit浮動小数点形式相互の変換の高速実
現を容易にする専用回路を提供することにある。 〔問題点を解決するための手段〕 １ビットの符号ビットとｅビットのバイアス表現され
た指数部とｍ−１ビットの絶対値表現された仮数部の順
に構成される浮動小数点形式Ａとｅビットの２の補数表
現の指数部とｍビットの２の補数表現の仮数部の順に構
成される浮動小数点形式Ｂとの間の相互の形式変換を行
う変換器において、前記浮動小数点形式Ａを前記浮動小
数点形式Ｂに変換するAB変換を行うか、前記浮動小数点
形式Ｂを前記浮動小数点形式Ａに変換するBA変換を行う
かのいずれかを指定する制御信号を出力する制御回路
と、被変換浮動小数点データを入力する入力レジスタと
該入力レジスタに入力された入力浮動小数点データの上
位ｅ＋１ビットを入力し、前記AB変換を行う時は１ビッ
ト左回転シフトを行い前記BA変換を行う時は入力データ
をそのまま出力する左回転シフタと、該左回転シフタの
上位ｅビットを入力し、前記AB変換を行う時は予め定め
られた定数を減算し前記BA変換を行う時は予め定められ
た定数を加算する加減算器と該加減算器のｅビット出力
の下位位置に前記左回転シフタの出力の最下位ビットを
つけ加えたｅ＋１ビットを入力し前記AB変換を行う時は
入力データをそのまま出力し、前記BA変換を行う時は１
ビット右回転シフトを行う右回転シフタと、前記入力レ
ジスタに入力された浮動小数点データの下位ｍビットを
入力し前記AB変換を行う時は前記左回転シフタの出力の
最下位ビットが１の時は入力データの２の補数をとり前
記左回転シフタの出力の最下位ビットが０の時は入力デ
ータをそのまま出力し、一方前記BA変換を行う時は入力
データの絶対値を出力する極性変換器と、該極性変換器
の出力を入力し前記AB変換を行う時は１ビットを右シフ
トを行い、前記BA変換を行う時は１ビット左シフトを行
う１ビット左右シフタと、該１ビット左右シフタの出力
を入力とし前記AB変換を行う時は、前記右回転シフタの
出力の最下位ビットが０の時は入力データの上位２ビッ
トを01におきかえ前記右回転シフタの出力の最下位ビッ
トが１の時は、入力データの上位２ビットを10におき換
え、一方前記BA変換を行う時は入力データの最上位ビッ
トを前記右回転シフタの最下位ビットをおき換えるビッ
ト連結器と前記右回転シフタの上位ｅビットの下位に前
記ビット連結器の出力を付加して出力する出力レジスタ
とから構成される。 〔作用〕 本発明の浮動小数点変換器でIEEE標準32bit浮動小数
点（形式Ａ）形式から２の補数32bit浮動小数点形式
（形式Ｂ）に変換する時は、制御回路においてAB変換を
行うように指定する。AB変換の指定を行うことにより、
２ビット目からｅ＋１ビット目にある指数部が１ビット
左回転シフトにより上位ｅビットに移動し、加減算器に
よりバイアスが減ぜられ２の補数32bit浮動小数点形式
の指数部となる。一方IEEE標準32bit浮動小数点形式の
最上位ビットにある符号ビットが１ビット左回転シフト
によりｅ＋１ビット目に移動しこの符号ビットが「１」
の場合は下位ｍビットにある仮数部の２の補数をとり符
号ビットが「０」の場合は下位ｍビットにある仮数部を
変させずにさらに１ビット左右シフタにより１ビット右
シフトを行う。 IEEE標準32bit浮動小数点形式の仮数部は下位ｍ−１
ビットに存在し、さらに１ビット右シフトを行った為、
上位ｅ＋１ビット目からｅ＋２ビット目までは２の補数
32ビット浮動小数点形式の仮数部には無関係なデータが
入っている。 そこでビット連結器で符号ビットが「０」の時は仮数
部の上位２ビットを「01」でおきかえ、符号ビットが
「１」の時は仮数部の上位２ビットを「10」でおきかえ
ることにより２の補数32bit浮動小数点形式の仮数部が
得られる。 本発明の浮動小数点変換器で２の補数32bit浮動小数
点形式からIEEE標準32bit浮動小数点形式に変換する時
は、制御回路においてBA変換を行うように指定する。BA
変換の指定を行うことにより２つの補数32bit浮動小数
点形式の上位ｅビットにある指数部に、加減算器により
バイアスを加算し、加算結果の下位に２の補数32bit浮
動小数点形式の上位ｅ＋１ビット目にある符号ビットを
つけ加えたｅ＋１ビットのデータの１ビット右回転シフ
トを行う。１ビット右回転シフトにより最上位ビットが
符号ビットとなり、上位２ビット目からｅビット目まで
が指数部の上位ｅ−１ビットになる。 一方、ｍビット仮数部に対し絶対値をとり１ビット左
シフトを行う。 次に上位ｅ＋１ビット目をビット連結器により右回転
シフタの出力の最下位ビットでおきかえることにより符
号ビット、ｅビット指数部ｍ−１ビット仮数部からなる
IEEE標準32bit形式に変換される。 〔実施例〕 以下、本発明の一実施例について図面を参照しながら
説明する。 第１図は本発明による浮動小数点表現変換器の構成を
示すブロック図である。浮動小数点表現変換器は図示さ
れるように制御回路１と、入力レジスタ２と、左回転シ
フタ３と、定数加減算器４と右回転シフタ５と、極性変
換器６と、１ビット左回転シフタ７と、ビット連結器８
と出力レジスタ９とから構成される。上記構成において
制御回路１は本発明の浮動小数点表現変換器においてIE
EE標準32ビット浮動小数点形式（以下形式Ａと呼ぶ）か
ら２の補数32ビット浮動小数点形式（以下形式Ｂと呼
ぶ）への変換（以下AB変換と呼ぶ）を行うか、形式Ｂか
ら形式Ａへの変換（以下BA変換と呼ぶ）を行うかを指定
する制御信号を発生する。入力レジスタ２は浮動小数点
表現変換を行う形式Ａ又は形式Ｂの浮動小数点データを
格納する32ビットレジスタである。 左回転シフタ３は入力レジスタ２の上位９ビットを入
力し、制御回路９によりAB変換が指定された時は１ビッ
ト左回転シフトを行い、BA変換が指定された時は入力デ
ータをそのまま出力する。定数加減算器４は、左回転シ
フタ３の出力の上位８ビットを入力し制御回路９により
AB変換が指定された時は入力データから16進表現で7Eを
減算し、BA変換が指定された時は入力データに7Eを加算
する。右回転シフタ５は定数加減算器４の出力の８ビッ
トの下位に左回転シフタ３の出力の最下位ビットをつけ
加えた９ビットを入力し、制御回路９によりAB変換が指
定された時は入力データをそのまま出力し、BA変換が指
定なれた時は１ビット右回転シフトを行う。極性変換器
６は入力レジスタ２の下位24ビットを入力し、制御回路
９によりAB変換が指定された時は左回転シフタ３の出力
の最下位ビットが１の時は入力データの２の補数を出力
し、左回転シフタ３の出力の最下位ビットが０の時は入
力データをそのまま出力する。 一方、極性変換器６は制御回路９によりBA変換が指定
された時は入力データの絶対値を出力する。ビット左右
シフタ７は極性変換器６の出力を入力とし、制御回路９
によりAB変換が指定された時は１ビット右シフトを行
い、BA変換が指定された時は１ビット左シフトを行う。 ビット連結器８は１ビット左右シフタ７の出力を入力
とし、制御回路９によりAB変換が指定された時は右回転
シフタの出力の最下位ビットが「０」の時は入力データ
の上位２ビットを「01」におきかえ、右回転シフタの出
力の最下位ビットが「１」の時は入力データの上位２ビ
ットを「10」におき換えて出力する。一方、ビット連結
器８において制御回路９によりBA変換が指定された時は
入力データの最上位ビットを右回転シフタ５の出力の最
下位ビットでおきかえる。 出力レジスタ９には右回転シフタの出力の上位８ビッ
トとビット連結器の出力24ビットからなる浮動小数点表
現変換されたデータが格納される。 次に上記構成を有する浮動小数点表現変換器の動作を
第３図、第４図を用いて説明する。 本発明の浮動小数点表現変換器でAB変換を行う時は制
御回路９により各構成要素にAB変換の指定を行う。 AB変換の指定を行い、入力レジスタ２に形式Ａの浮動
小数点データを入力すると、２ビット目から９ビット目
にある指数部が左回転シフタ３により上位８ビットに移
動し第３図S1、左回転シフト参照）定数加減算器により
バイアス（16進で7E）が減ぜられ（第３図S2、バイアス
減算参照）形式Ｂの指数部となる。一方形式Ａの最上位
ビットにある符号ビットが左回転シフタ３により９ビッ
ト目に移動しこの符号ビットにより下位24ビットにある
仮数部の符号を変化させ（第３図S3、Ｓ＝１の時２の補
数参照）１ビット左右シフタ７により１ビット右シフト
を行なう（第３図S4、１ビット右シフト参照）。形式Ａ
の下位23ビットに存在した仮数部に対し１ビット右シフ
トを行った為、上位９ビット目及び10ビット目には形式
Ｂの仮数部には無関係なデータが入っている。そこでビ
ット連結器８により符号ビットが１の時は仮数部の上位
２ビットを“01"でおきかえ、符号ビットが１の時は仮
数部の上位２ビットを“10"でおきかえる（第３図S5上
位２ビット修正参照）ことにより形式Ｂの２ビットの仮
数部が得られる。 一方、本発明の浮動小数点変換器でBA変換を行う時は
制御回路９により各構成要素にBA変換の指定を行う。BA
変換の指定を行い、入力レジスタ２に形式Ｂの浮動小数
点データを入力すると上位８ビットにある指数部に対
し、加減算器４によりバイアス（16進で7E）が加算され
る（第４図S6、バイアス加算参照）。更に加算結果の８
ビットの下位側に形式Ｂの上位９ビット目にある符号ビ
ットをつけ加えた９ビットを右回転シフタ５により右回
転シフトを行う（第４図S7、右回転シフト参照）。右回
転シフトにより最上位ビットが符号ビットとなり、上位
２ビット目から９ビットまでが指数部となる。 一方入力レジスタの下位24ビットに対し極性変換器６
で絶対値をとり（第４図S8、絶対値演算参照）１ビット
左右シフタ７で１ビット左シフトを行なう（第４図S9、
１ビット左シフト参照）さらにビット連結器８により１
ビット左右シフタの24ビット出力の最上位ビットを右回
転シフタの出力の最下位ビットでおきかえる（第４図S1
0、上位１ビット修正参照）。 以上の動作で得られた右回転シフタ５の出力の上位８
ビットの下位にビット連結器８の出力をつけ加えること
により形式Ａの浮動小数点表現が得られる。 〔発明の効果〕 本発明の浮動小数点表現変換器により、全体の語長、
及び指数部の語長が互いに等しく、しかも指数部、仮数
部の数値表現形式及びフィールド構成の異なる２つの浮
動小数点表現形式の間の相互の変換を短時間で実行する
ことができる。
【図面の簡単な説明】
第１図は本発明に係る浮動小数点表現変換器の全体構成
を示すブロック図。 第２図（ａ），（ｂ）はIEEE標準32bit浮動小数点表現
及び２の補数32bit浮動小数点表現の表現形式を表す
図、第３図及び第４図は、第１図の動作を説明するため
の図である。 １……制御回路 ２……入力レジスタ ３……左回転シフタ ４……定数加減算器 ５……右回転シフタ ６……極性変換器 ７……１ビット左右レジスタ ８……ビット連結器 ９……出力レジスタ
を示すブロック図。 第２図（ａ），（ｂ）はIEEE標準32bit浮動小数点表現
及び２の補数32bit浮動小数点表現の表現形式を表す
図、第３図及び第４図は、第１図の動作を説明するため
の図である。 １……制御回路 ２……入力レジスタ ３……左回転シフタ ４……定数加減算器 ５……右回転シフタ ６……極性変換器 ７……１ビット左右レジスタ ８……ビット連結器 ９……出力レジスタ
Claims (1)
- (57)【特許請求の範囲】 １．１ビットの符号ビットとｅビットのバイアス表現さ
れた指数部とｍ−１ビットの絶対値表現された仮数部の
順に構成される浮動小数点形式Ａとｅビットの２の補数
表現の指導部とｍビットの２の補数表現の仮数部の順に
構成される浮動小数点形式Ｂとの間の相互の形式変換を
行う変換器において、前記浮動小数点形式Ａを前記浮動
小数点形式Ｂに変換するAB変換を行うか、前記浮動小数
点形式Ｂを前記浮動小数点形式Ａに変換するBA変換を行
うかのいずれかを指定する制御信号を出力する制御回路
と、被変換浮動小数点データを入力する入力レジスタ
と、該入力レジスタに入力された入力浮動小数点データ
の上位ｅ＋１ビットを入力し、前記AB変換を行う時は１
ビット左回転シフトを、前記BA変換を行う時は入力デー
タをそのまま出力する左回転シフタと、該左回転シフタ
の上位ｅビットを入力し、前記AB変換を行う時は予め定
められた定数を減算し、前記BA変換を行う時は、予め定
められた定数を加算する加減算器と該加算器のｅビット
出力の下位位置に前記左回転シフタの出力の最下位ビッ
トをつけ加えたｅ＋１ビットを入力し前記AB変換を行う
時は入力データをそのまま出力し、前記BA変換を行う時
は１ビット右回転シフトを行う右回転シフタと、前記入
力シフタに入力された浮動小数点データの下位ｍビット
を入力し前記AB変換を行う時は前記左回転シフタの出力
の最下位ビットが１の時は入力データの２の補数をとり
前記左回転シフタの出力の最下位ビットが０の時は入力
データをそのまま出力し、一方前記BA変換を行う時は入
力データの絶対値を出力する極性変換器と、該極性変換
器の出力を入力し前記AB変換を行う時は１ビット右シフ
トを行い、前記BA変換を行う時は１ビット左シフトを行
う１ビット左右シフタと、該１ビット左右シフタの出力
を入力とし前記AB変換を行う時は、前記右回転シフタの
出力の最下位ビットが０の時は入力データの上位２ビッ
トを「01」におきかえ前記右回転シフタの出力の最下位
ビットが１の時は、入力データの上位２ビットを「10」
におき換え、一方前記BA変換を行う時は入力データの最
上位ビットを前記右回転シフタの最下位ビットでおき換
えるビット連結器と前記右回転シフタの上位ｅビットの
下位に前記ビット連結器の出力を付加して出力する出力
レジスタとから構成され、前記AB変換及び前記BA変換の
双方を短時間に実行できることを特徴とする浮動小数点
表現変換器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61002444A JP2689414B2 (ja) | 1986-01-09 | 1986-01-09 | 浮動小数点表現変換器 |
| US07/001,910 US4831575A (en) | 1986-01-09 | 1987-01-09 | Apparatus for conversion between IEEE standard floating-point numbers and two's complement floating-point numbers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61002444A JP2689414B2 (ja) | 1986-01-09 | 1986-01-09 | 浮動小数点表現変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62160532A JPS62160532A (ja) | 1987-07-16 |
| JP2689414B2 true JP2689414B2 (ja) | 1997-12-10 |
Family
ID=11529446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61002444A Expired - Lifetime JP2689414B2 (ja) | 1986-01-09 | 1986-01-09 | 浮動小数点表現変換器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4831575A (ja) |
| JP (1) | JP2689414B2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4949291A (en) * | 1988-12-22 | 1990-08-14 | Intel Corporation | Apparatus and method for converting floating point data formats in a microprocessor |
| US5161117A (en) * | 1989-06-05 | 1992-11-03 | Fairchild Weston Systems, Inc. | Floating point conversion device and method |
| US5038309A (en) * | 1989-09-15 | 1991-08-06 | Sun Microsystems, Inc. | Number conversion apparatus |
| US5432727A (en) * | 1989-11-02 | 1995-07-11 | Intergraph Corporation | Apparatus for computing a sticky bit for a floating point arithmetic unit |
| US5191335A (en) * | 1990-11-13 | 1993-03-02 | International Business Machines Corporation | Method and apparatus for floating-point data conversion with anomaly handling facility |
| JP3178746B2 (ja) * | 1991-09-25 | 2001-06-25 | 松下電器産業株式会社 | 浮動小数点数のためのフォーマット変換装置 |
| US5272654A (en) * | 1991-09-26 | 1993-12-21 | Advanced Micro Devices, Inc. | System for converting a floating point signed magnitude binary number to a two's complement binary number |
| EP0578950A3 (en) * | 1992-07-15 | 1995-11-22 | Ibm | Method and apparatus for converting floating-point pixel values to byte pixel values by table lookup |
| US5268855A (en) * | 1992-09-14 | 1993-12-07 | Hewlett-Packard Company | Common format for encoding both single and double precision floating point numbers |
| US5523961A (en) * | 1994-10-28 | 1996-06-04 | Cyrix Corporation | Converting biased exponents from single/double precision to extended precision without requiring an adder |
| US5825678A (en) * | 1995-03-31 | 1998-10-20 | International Business Machines Corporation | Method and apparatus for determining floating point data class |
| JP3642053B2 (ja) * | 2002-02-25 | 2005-04-27 | 日本電気株式会社 | シンボルデータ変換回路 |
| US7949695B2 (en) * | 2004-10-27 | 2011-05-24 | Via Technologies Inc. | Two's complement circuit |
| US8880571B2 (en) * | 2006-05-05 | 2014-11-04 | Microsoft Corporation | High dynamic range data format conversions for digital media |
| CN104866281A (zh) * | 2014-02-21 | 2015-08-26 | 北京国睿中数科技股份有限公司 | 实现浮点数符号分析替换的装置及方法 |
| US10656913B2 (en) | 2018-06-05 | 2020-05-19 | International Business Machines Corporation | Enhanced low precision binary floating-point formatting |
-
1986
- 1986-01-09 JP JP61002444A patent/JP2689414B2/ja not_active Expired - Lifetime
-
1987
- 1987-01-09 US US07/001,910 patent/US4831575A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4831575A (en) | 1989-05-16 |
| JPS62160532A (ja) | 1987-07-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2689414B2 (ja) | 浮動小数点表現変換器 | |
| US7188133B2 (en) | Floating point number storage method and floating point arithmetic device | |
| JPH0479013B2 (ja) | ||
| JPS59149539A (ja) | 固定小数点−浮動小数点変換装置 | |
| JPH0474743B2 (ja) | ||
| US6205462B1 (en) | Digital multiply-accumulate circuit that can operate on both integer and floating point numbers simultaneously | |
| JPH07234778A (ja) | 演算回路 | |
| KR19980082906A (ko) | 부동 소수점 숫자의 정수형으로의 변환 방법 | |
| US5148161A (en) | Digital signal processor for fixed and floating point data | |
| US6546411B1 (en) | High-speed radix 100 parallel adder | |
| JPH0540605A (ja) | 浮動小数点乗算装置 | |
| JP2902041B2 (ja) | 浮動小数点数演算装置 | |
| JP4163967B2 (ja) | 浮動小数点演算装置 | |
| JPH0251732A (ja) | 浮動小数点演算器 | |
| JP2795253B2 (ja) | 除算器 | |
| JP3187402B2 (ja) | 浮動小数点データ加減算回路 | |
| JPH0216632A (ja) | 固定小数点数−浮動小数点数変換回路 | |
| JP2513354B2 (ja) | 浮動小数点演算補助回路 | |
| JP3295949B2 (ja) | 浮動小数点演算方式とその装置 | |
| JP3522167B2 (ja) | 演算処理回路及び演算処理方法 | |
| JP2890412B2 (ja) | 符号変換回路 | |
| JPH03251916A (ja) | 浮動小数点加減算装置 | |
| JPH0540609A (ja) | 浮動小数点除算装置 | |
| JPH06195206A (ja) | 除算器 | |
| JPH0659862A (ja) | 乗算器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |