JPH03251916A

JPH03251916A - 浮動小数点加減算装置

Info

Publication number: JPH03251916A
Application number: JP2049963A
Authority: JP
Inventors: Masayuki Takakuwa; 正幸高桑
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-03-01
Filing date: 1990-03-01
Publication date: 1991-11-11

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、浮動小数点数を扱う電子計算機やディジタ
ルシグナルプロセッサ等に好適な浮動小数点加減算装置
に関する。

（従来の技術）一般に浮動小数点数は、第６図に示すようなフォーマッ
トで表現され、１ビツトの符号（仮数部符号）Ｓ　（Ｓ
−０で正またはゼロ、Ｓ−１で負）ｓｅビット（例えば
７ビツト）の指数部Ｅ１および０桁（１桁ｍビット）の
仮数部Ｍから成る。

第６図のフォーマットでは、数値は数値−Ｍ　×２　ｍ　（Ｅ　−　ｂ　ｌ、但しｂ＞０で
表現される。ここでｂは指数部に符号を用いる代わりに
導入されるもので、ｂ＞ｏとすることで、Ｍより大きな
数からＭより小さな数までを表現している。明らかなよ
うに、Ｅ−ｂで数値はＭに等しく、Ｅ＞ｂで数値はＭよ
り大きい。またＥ＜ｂで数値はｍより小さい。

第６図のフォーマットで示したような浮動小数点数を対
象とする加減算処理は、一般に第７図に示す処理フロー
に従って実行される。第７図から明らかなように、浮動
小数点加減算処理は５１〜Ｓ４の４段階に分れている。

従来は、第１段階Ｓ１では２つのオペランド（被演算デ
ータ）の指数部（Ｅ）の差に応じた仮数部（Ｍ）の桁合
せが行われ、第２段階Ｓ２では桁合せされた仮数部の加
減算が行われる。次の第１段階Ｓ１では、第２段１ｖｓ
２の結果が正ならば丸めが、負ならば負から正への変換
（反転）が行われる。そして最後の第４段階Ｓ４では、
第３段階Ｓ３での結果（丸め結果または負から正への変
換結果）をもとに、そのリーディングゼロ桁の桁数（先
頭桁から連続してゼロとなる桁数）か検出され、それに
応じて仮数部が正規化される。また指数部は、第１段階
Ｓ１で２つのオペランドのうちの大きい方が選択され、
第４段階Ｓ４でリーディングゼロ桁の桁数だけ減じるこ
とで求められる。

（発明が解決しようとする課題）上記したように従来は、丸め処理（または負から正への
変換）の終了後に、その丸め処理後のデータをもとにリ
ーディングゼロの桁数を検出し、その検出結果と丸め処
理後のデータをもとに仮数部の正規化を行っていた。即
ち、仮数部正規化のための桁数検出を、丸め処理後のデ
ータをもとに行っていた。このため従来は、丸め処理が
終了していても、リーディングゼロ桁数の検出が終わら
ない限り正規化処理に入れず、浮動小数点加減算処理の
高速化を図ることが困難であるという問題があった。

この発明は上記事情に鑑みてなされたものでその目的は
、仮数部正規化に必要なリーディングゼロ桁数の検出が
、丸め（または負から正への変換）処理と並行にしかも
正しく行うことができ、もって浮動小数点加減算処理の
高速化が図れる浮動小数点加減算装置を提供することに
ある。

［発明の構成］（課題を解決するための手段）この発明は、桁合せされた２つの浮動小数点数の仮数部
の加減算を行う第１の加減算器と、この第１の加減算器
の出力に対して丸めまたは負から正への変換を行う第２
の加減算器とを備えた浮動小数点加減算装置において、
上記第２の加減算器の出力のリーディングゼロ桁の桁数
を、上記第１の加減算器の出力と上記第２の加減算器の
丸めまたは負から正への変換に用いられるデータをもと
に、丸めによる桁上り発生を考慮して検出するリーディ
ングゼロ検出手段を設けたことを特徴とするものである
。また、この発明は、上記リーディングゼロ検出手段を
、第１の加減算器の出力をもとに、丸めによる桁上りが
無いものとした場合の第２の加減算器の出力のリーディ
ングゼロ桁数を予測するリーディングゼロ予測手段と、
第１の加減算器の出力および第２の加減算器の丸めまた
は負から正への変換に用いられるデータをもとに、第２
の加減算器で丸めによる桁上りか発生するか否かを予測
し、この予測結果をもとにリーディングゼロ予測手段の
予測結果を補正する補正手段とを用いて構成したことを
特徴とする。

（作用）上記の構成によれば、第２の加減算器の出力、即ち仮数
部加減算結果に対する丸め処理（丸めまたは負から正へ
のデータ変換）の結果のリーディングゼロ桁の桁数が、
リーディングゼロ検出手段により、第１の加減算器の出
力、即ち桁合せ後の仮数部加減算結果をもとに検出され
る。但し、第１の加減算器の出力をもとに、そのままリ
ーディングゼロ桁数を検出したのでは、第２の加減算器
て丸めによる桁上りか発生した場合には正しいリーディ
ングゼロ桁数を得ることができなくなる。

そこで本発明では、第２の加減算器での丸めによる桁上
りの有無が、例えば第１の加減算器の出力と第２の加減
算器での丸めまたは負から正への変換に用いられるデー
タをもとに予測され、その予測結果により第１の加減算
器の出力から求められるリーディングゼロ桁数か補正さ
れ、正しいリーディングゼロ桁数か求められる。この方
式では、リーディングゼロ桁数の検出処理を、第２の加
減算器による丸め処理と並行して行うことができるため
、検出したリーディングゼロ桁数を用いた仮数部正規化
処理が高速に行える。

（実施例）第１図はこの発明の一実施例に係る浮動小数点加減算装
置のブロック構成図である。図中、信号線を斜めに横切
る記号／に付されている英数字は桁数を示す。

第１図において、１１．１２は被演算データである正規
化された浮動小数点データＯＰＩ、ＯＰ２を保持するた
めの指数部ｅビット、およびｄＯ（最上位桁）〜ｄｎ−
１（最下位桁）の９桁（１桁ｍビット）から成る仮数部
の各フィールドを持つレジスタである。なお、浮動小数
点データＯＰ　１゜ＯＦ２の符号部については、本発明
に直接関係しないため省略しである。今、レジスタ１１
．１２に、正規化された第６図に示すようなフォーマッ
トの浮動小数点データＯＰＩ、ＯＰ２か保持されたもの
とする。レジスタ１１．１２の指数部フィールドはｅビ
ット減算器１３のＡ側入力、Ｂ側入力に接続されており
、これによりレジスタ１１に保持された浮動小数点デー
タＯＰＩ、ＯＰ２の指数部（指数部データ）か減算器１
３に人力される。減算器１３は人力されたＯＰｌ、ＯＦ
２の指数部の差を求める。

この差の正負は、減算器１３のキャリー出力によって示
される。減算器１３のキャリー出力は、マルチプレクサ
１４〜１６の選択信号として用いられる。

マルチプレクサ１４の０側入力、１側入力にはレジスタ
１１．１２の指数部フィールドが接続されており、これ
によりレジスタ１１．１２に保持された浮動小数点デー
タＯＰＩ、ＯＰ２の指数部かマルチプレクサ１４に供給
される。マルチプレクサ１４は、ＯＰＩの指数部の方が
大きいために減算器１３のキャリー出力が“０″となる
場合（減算器１３の減算結果が正または０の場合）には
ＯＰＩの指数部を選択し、ＯＦ２の指数部の方か大きい
ために減算器１３のキャリー出力か“１″となる場合（
減算器１３の減算結果が負の場合）にはＯＦ２の指数部
を選択する。即ちマルチプレクサ１４は、ＯＰｌ。

ＯＦ２の指数部のうち大きい方を選択する。

マルチプレクサ１５の０側入力、１側入力にはレジスタ
１１．１２の仮数部フィールドか接続されており、これ
によりレジスタ１１．１２に保持されたｌ乎動小数点デ
ータＯＰＩ、ＯＦ２の９桁の仮数部（仮数部データ）か
マルチプレクサ１５に供給される。マルチプレクサ１５
は、減算器１３のキャリー出力に応じてＯＰＩ、ＯＦ２
のうちの指数部か大きい方の仮数部を選択する。

マルチプレクサ１６の０側入力、１側入力にはレジスタ
１２．１１の仮数部フィールドが接続されており、これ
によりレジスタ１２．１１に保持された浮動小数点デー
タＯＰ２．ＯＰ１の０桁の仮数部がマルチプレクサ１６
に供給される。マルチプレクサ１６は、減算器１３のキ
ャリー出力に応じてＯＰｌ。

ＯＦ２のうちの指数部が小さい方の仮数部を選択する。

マルチプレクサ１６の出力は、入力が０桁で出力が（下
位方向に２桁拡張された）ｎ＋２桁の右シフタ１７の入
力に接続される。右シフタ１７は、マルチプレクサ１６
の選択出力データ、即ちＯＰＩ　。

ＯＦ２のうちの指数部が小さい方の仮数部を、減算器１
３から出力される（ＯＰＩ　、ＯＦ２の）指数部の差の
絶対値で示される桁数だけ右シフトし、マルチプレクサ
１５の選択出力データ（ＯＰＩ。

ＯＦ２のうちの指数部が大きい方の仮数部）に対する桁
合せを行う。この右シフタ１７において右側にシフトア
ウトされた２桁までを以後の演算に含めることによって
、演算精度の向上を図ることができる。この余分に計算
する桁をガードデジットと呼び、この桁数によって精度
が変わる。ここでは、上記したようにガードデジットが
ｄ　ｇｌ、　　ｄ　ｇ２から成る２桁の場合について説
明している。

右シフタ１７のｎ＋２桁の出力は、桁合せされた仮数部
の加減算を行うためのｎ＋２桁の加減算器１８のＢ入力
に接続される。加減算器１８の八人力の上位０桁にはマ
ルチプレクサ１５の０桁の出力か接続され、下位２桁（
ガードデジット分）はｉ。

に固定されている。加減算器１８は八人力に供給される
マルチプレクサ１５の出力とＢ入力に供給される右シフ
タ１７の出力との加算または減算を、同加減算器１８の
Ｍ入力に外部から与えられる演算モード信号Ｍ１（Ｍｌ
−１のとき加算、Ｍｌ−０のとき減算）に従って実行し
、ｄｏ　〜ｄｎ−１、ｄｇｌ。

ｄａ２のｎ＋２桁から成る仮数部加減算結果を出力する
。

加減算器１８のｎ＋２桁の出力は、同加減算器１８の仮
数部加減算結果に対する丸めまたは負から正へのデータ
変換を行うための（加減算器１８の出力に対して上位に
６１１１桁の１桁が拡張された）ｎ＋３桁の加減算器１
９の八人力の下位ｎ＋２桁に接続される。加減算器１９
の八人力の最上位桁ｄｔｎの値は０に固定されている。

上記加減算器１８の出力（のうちの６０桁のｍビット、
ｄ　ｎ−１桁のＭＳＢ、ｄａ１桁のＭＳＢ並びにｄａ２
桁のＭＳ　Ｂ）は、加減算器１８のキャリー出力ＣＯＩ
および演算モード信号Ｍ１と共に、丸めデータ生成回路
２０の人力に接続される。

丸めデータ生成回路２０は、加減算器１８の出力（のう
ちの６０桁のｍビット、ｄ　ｎ−１桁のＭＳＢ。

ｄａ１桁のＭＳＢ並びにｄａ２桁のＭＳＢ）、加減算器
１８のキャリー出力ＣＯＩおよび演算モード信号Ｍ１を
もとに、ｄａ　、　　ｄＯ〜ｄｎ−１、ｄｇｌ、　　ｄ
ａ２のｎ＋３桁から成る丸め用のデータ（丸めデータ）
または負から正への変換用のデータ（負−正変換データ
）を生成すると共に、加減算器１９の演算モードを指定
するための演算モード信号Ｍ２（Ｍ２−１のとき加算、
Ｍ２−０のとき減算）を生成するための回路構成を有し
ている。なお、丸めデータまたは負→正変換データのｄ
Ｏ〜ｄ　ｎ−３およびｄａ２の各桁は常に値Ｏであり、
ｄａ、ｄｎ−２゜ｄｎ−１、ｄｇｌの各桁のＬＳＢ（ｆ
ｉ下位ビット）を除く残りｍ−１ビツトは常に論理“０
＃である。

そこで本実施例における丸めデータ生成回路２０は、丸
めデータまたは負→正変換データのうち、ｄａ。

ｄｎ−２、ｄｎ−１＋’　ｄｇｌの各桁のＬＳＢ　（最
下位ビット）としてのＩｍ　、　　Ｉｎ−２、Ｉｎ−１
、Ｉｇｌだけを生成出力するようになっている。この丸
めデータ生成回路２０の入出力生成論理を、同回路２０
の動作（丸めデータ生成または負−正変換データ生成）
および加減算器１８の動作（加算または減算）と対応さ
せて第２図に示す。第２図においてｅｎとあるΦは、該
当桁のＬＳＢに、下位の次桁のＭＳＢを人力することを
示すものである。例えばｄ　ｎ−２桁であれば、加減算
器１８の出力のｄ　ｎ−１桁のＭＳＢをＩ　ｎ−２とし
てｄ　ｎ−２桁のＭＳＨに入力することを示し、ｄ　ｎ
−１桁であれば、加減算器１８の出力のｄａ１桁のＭＳ
ＢをＩ　ｎ−１としてｄ　ｎ−１桁のＭＳＨに入力する
ことを示し、ｄａ１桁であれば、加減算器１８の出力の
ｄａ２桁のＭＳＢをＩｇｌとしてｄａ１桁のＭＳＢに入
力することを示す。第２図に示す丸めデータ生成回路２
０の入出力論理を実現するための論理回路の一例を第３
図に示す。第３図において、３１はオアゲート、３２は
イクスクルーシブ・オアゲート（排他的論理和ゲート）
、３３〜３５はアンドゲート、３６〜３８はノアゲート
、３９はインバータである。

丸めデータ生成回路２０からの出力１ｍＩｎ−２、Ｉｎ
−１、Ｉｇｌは加減算器１９のＢ入力の対応桁の対応ビ
ットに接続される。加減算器１９のＢ入力の他のビット
は、全て“０″に固定されている。加減算器１９は、加
減算器１８の仮数部加減算結果であるＡ入力内容と、丸
めデータ生成回路２０の出力によって決定されるＢ入力
内容（丸めデータまたは負−正変換データ）との間の加
減算を、丸めデータ生成回路２０からの演算モード信号
Ｍ２（Ｍ入力内容）に従って実行し、加減算器１８の仮
数部加減算結果に対する丸めまたは負から正へのデータ
変換を行う。

丸めデータ生成回路２０からの出力のうちのＩｓ　、　
　Ｉｎ−１、Ｉｇｌは、加減算器１８の出力（ｄ　Ｏ−
ｄ　ｎ−１、ｄ　ｇｌ、　　ｄ　ｇ２のｎ＋２桁）およ
び演算モード信号Ｍ１と共に、本発明に直接関係するリ
ーディングゼロ検出器（以下、ＬＺ検出器と称する）２
１の入力に接続される。このＬＺ検出器２１は、加減算
器１９の出力のリーディングゼロ桁の桁数を加減算器１
９の動作（即ち丸め処理または負から正へのデータ変換
処理）と並行して検出するためのものである。ＬＺ検出
器２１の回路構成を第４図に示す。図中、信号線を斜め
に横切る記号／に付されている数字はビット数を示す。

第４図に示すＬＺ検出器２１は、加減算器１９の出力の
リーディングゼロ桁の桁数を、丸めによる桁上りが無い
ものと仮定して予測するリーディングゼロ予測回路（以
下、ＬＺ予測回路と称する）　４１と、加減算器１９で
丸めによる桁上りが発生するか否かを予測する桁上り予
測回路４２と、桁上り予測回路４２の桁上り予測結果を
もとにＬＺ予渭ｊ回路４１の出力（リーディングゼロ桁
数）を補正するリーディングゼロ補正回路（以下、ＬＺ
補正回路と称する）４３とを有している。

ＬＺ予測回路４１は、加減算器１９の出力の最上位桁（
上位に１桁拡張された６ｍ桁）の値か０であるか否かを
千１１するためのノアゲー）ＺＤｉと、加減算器１９の
出力のｄＯ〜ｄｎ−１、ｄｇｌ、　　ｄｇ２桁の値かＯ
であるか否かをそれぞれ予測するためのノアゲートＺＤ
Ｏ〜ＺＤｎ−１、ＺＤｇｌ、ＺＤｉ２と、ノアゲートＺ
Ｄｍ　、ＺＤＯ〜ＺＤｎ−１、ＺＤｇｌ。

ＺＤｉ２の出力をもとに、加減算器１９の出力のりディ
ングゼロ桁の桁数の予測値を検出するためのプライオリ
ティエンコーダ４４とを有している。ノアゲートＺＤｍ
には演算モード信号Ｍ１およびＩｍが人力されるように
なっており、ＭｌまたはＩｍの少なくとも一方か“Ｏ′
の場合には、即ち加減算器１８が加算モードで且つｌｌ
ｌ１−．１の場合を除いて、加減算器１９の出力の最上
位桁（上位に１桁拡張された６ｍ桁）の値が０であると
予測したことを示す論理“１”の信号を出力する。また
、ノアゲー）ＺＤｉ　　（ｉ＝　０〜ロー１　、　ｇｌ
、　ｇ２）には加減算器１８の出力のｄｉ桁のデータか
入力されるようになっており、ｄｉ桁の構成ビット（ｍ
ビット）が全て“０”　（オール“０”）の場合、即ち
ｄｉ桁の値が０の場合だけ、加減算器１９の出力の対応
桁の値が０であると予測したことを示す論理“１″の信
号を出力する。ノアケートＺＤａ＋。

ＺＤＯ〜ＺＤｎ−１、ＺＤｇｌ、ＺＤｉ２の各出力信号
はプライオリティエンコーダ４４に供給される。プライ
オリティエンコーダ４４は、先頭ノアゲートＺＤｍの出
力信号から連続して論理“１”となる信号数を、丸めに
よる桁上りが無いと仮定した場合の加減算器１９の出力
のリーディングゼロ桁の桁数として検出する。

さて、ＬＺ予測回路４１内のプライオリティエンコーダ
４４によって検出されるリーディングゼロ桁数は、加減
算器１９で丸めによる桁上りが発生しないものと仮定し
た場合の予測値である。したがって、加減算器１９にお
いて丸めによる桁上りが発生した場合には、プライオリ
ティエンコーダ４ｊの検出値は正しいリーディングゼロ
桁数を示さなくなる。そこで本実施例では、以下に述べ
るように、桁上り予測回路４２によって加減算器１９で
の丸めによる桁上りの有無を予測し、その桁上り予測結
果をもとに、プライオリティエンコーダ４４の出力（リ
ーディングゼロ桁数）をＬＺ補正回路４３により補正す
るようにしている。

桁上り予測回路４２は、加減算器１８の出力のｄＯ〜ｄ
ｎ−１、６ｇ１桁の各構成ビット（ｍビット）がオール
“１”であることをそれそ°れ検出するためのアンドゲ
ートＦ　ＤＯ〜Ｆ　Ｄｎ−１、Ｆ　Ｄｇｌと、加減算器
１８の出力のｄＯ〜ｄ　ｎ−１桁の構成ビットの全てが
“１”であることを検出するためのアンドゲート４５と
、加減算器１８の出力のｄｌ−ｄｎ−１゜６ｇ１桁の構
成ビットの全てが“１“であることを検出するためのア
ンドゲート４Ｂとを有している。

桁上り予測回路４２は更に、アンドゲート４５の出力信
号および前記Ｉ　ｎ−１が入力されるアンドゲート４７
と、アンドゲート４６の出力信号および前記１ｇｌが入
力されるアンドゲート４８と、アンドゲート４７゜４８
の各出力信号が入力されるオアゲート４９とを有してい
る。オアゲート４９は、アンドゲート４７の出力信号が
論理“１”の場合、即ちアンドゲート４５によって加減
算器１８の出力のｄＯ〜ｄ　ｎ−１桁の構成ビットの全
てが“１′であることが検出され、且つＩ　ｎ−１−１
の場合には、加減算器１９において丸るめによる桁上り
か発生するものとして、その旨を示す論理“１゛の桁上
り検出信号ＣＡＬを出力する。またオアゲート４９は、
アンドゲート４８の出力信号が論理“１”の場合、即ち
アンドゲート４６によって加減算器１８の出力のｄ１〜
ｄｎ−１゜６ｇ１桁の構成ビットの全てが“１°である
ことが検出され、且つＩ　ｇｌ−１の場合にも、加減算
器１９において丸るめによる桁上りが発生するものとし
て、論理“１”の桁上り検出信号ＣＡＬを出力する。こ
こで、加減算器１９において丸めによる桁上りが発生す
る場合の条件を、加減算器１８および１９の動作内容に
対応させて第５図に示す。図から明らかなように、ＬＺ
検田器２１内の桁上り予測回路４２は、加減算器１９に
おいて丸めによる桁上りが発生する場合の条件、即ち加
減算器１８の８力のｄＯ〜ｄ　ｎ−１桁の構成ビットの
全てが“１″でしかもＩ　ｎ−１−１の場合、並びに加
減算器１Ｂの出力のｄｉ　−ｄｎ−１、６ｇ１桁の構成
ビットの全てが“１”でしかもＩ　ｇｌ−１の場合を検
出するものである。

桁上り予測回路４２内のオアゲート４９からの桁上り検
出信号ＣＡＬ　（０または１）は、ＬＺ予測回路４１内
のプライオリティエンコーダ４４の出力（リーディング
ゼロ桁数）と共にＬＺ補正回路４３に供給される。ＬＺ
補正回路４３は減算器５０により構成されており、プラ
イオリティエンコーダ４４の出力からオアゲート４９の
出力（桁上り検出信号ＣＡＬ）を減じる。この結果、オ
アゲート４９の出力が１の場合、即ち加減算器１９にお
いて丸めによる桁上りが発生することが桁上り予測回路
４２によって予測された場合には、プライオリティエン
コーダ４４の出力から１が減じられ、正しいリーディン
グゼロ桁数に補正される。このＬＺ補正回路４３の補正
結果が、ＬＺ検出器２１のリーディングゼロ桁数検出結
果として出力される。

以上のＬＺ検出器２１の動作は、加減算器１９における
加減算動作、即ち丸めまたは負−正変換動作と並行して
行われる。加減算器１９のｎ＋３桁の出力は、入力がｎ
＋３桁で出力が０桁の左シフタ２２の入力に接続される
。左シフタ２２の出力の０桁は、同左シフタ２２の人力
の上位の０桁の桁位置に対応している。左シフタ２２は
、加減算器１９の出力を、ＬＺ検出器２１で検出された
リーディングゼロ桁の桁数だけ左シフトし、仮数部加減
算結果の正規化を行う。

さて、マルチプレクサ１４の出力は加算器２３の八人力
に接続されている。加算器２３のＢ入力は値１に固定さ
れている。加算器２３はＡ入力に供給されるマルチプレ
クサ１４の出力、即ち被演算データである正規化された
浮動小数点データＯＰ１゜０Ｐ２の指数部のうち大きい
方に１を加える。この加算器２３による１加算器作は、
丸めデータ生成回路２０において上位に１桁拡張した分
だけ指数部データを補正するために行われるものである
。加算器２３の出力は減算器２４のＡ入力に接続される
。

減算器２４のＢ入力にはＬＺ検出器２１の出力が接続さ
れる。減算器２４は、八人力に供給される加算器２３の
出力から８人力に供給されるＬＺ検出器２１の出力、即
ち加減算器１９の出力のリーディングゼロ桁数を減し、
左シフタ２２において仮数部正規化のために左シフトさ
れた桁数分だけｌデ動小数点加減算結果の指数部データ
を補正する。

［発明の効果］以上詳述したようにこの発明によれば、丸め（または負
から正への変換）処理か施された仮数部加減算結果のリ
ーディングゼロ桁の桁数が、丸め（または負から正への
変換）処理前の仮数部加減算結果および丸め（または負
から正への変換）データをもとに正しく検出できるので
、このリーディングゼロ桁数の検出動作を丸め（または
負から正への変換）処理と並行に行うことか可能となり
、浮動小数点加減算処理の高速化を図ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る浮動小数点加減算装
置のブロック構成図、第２図は第１図に示す丸めデータ
生成回路２０の入出力生成論理を、同回路２０の動作お
よび加減算器１８の動作と対応させて示す図、第３図は
上記丸めデータ生成回路２０の回路構成図、第４図は第
１図に示すＬＺ検出器２１の回路構成図、第５図は第１
図に示す加減算器１９において丸めによる桁上りが発生
する場合の条件を、加減算器１８および１９の動作内容
に対応させて示す図、第６図は浮動小数点数のフォーマ
ットを示す図、第７図は浮動小数点加減算処理の処理フ
ローを示す図である。１１、１２・・・レジスタ、１３．２４．５０・・・減
算器、１４〜１６・・・マルチプレクサ、■７・・・右
シフタ、１８・・・加減算器（第１の加減算器）、１９
・・・加減算器（第２の加減算器）、２０・・・丸めデ
ータ生成回路、２１・・・ＬＺ（リーディングゼロ）検
出器、２２・・・左シフタ、２３・・・加算器、４１・
・・ＬＺ予測回路、４２・・・桁上り予測回路、４３・
・ＬＺ（リーディングゼロ）補正回路、４４・・・プラ
イオリティエンコーダ。

Claims

【特許請求の範囲】

（１）仮数部符号、指数部およびｎ桁の仮数部から成る
正規化された２つの演算対象浮動小数点数を入力して加
算或は減算を行い、その結果を正規化された浮動小数点
数として出力する浮動小数点加減算装置において、上記２つの演算対象浮動小数点数のうち指数部の小さい
方の浮動小数点数の仮数部を、上記２つの演算対象浮動
小数点数の指数部の差の桁数分だけ右シフトすることに
より、上記２つの演算対象浮動小数点数の仮数部の桁合
せを行う桁合せ手段と、この桁合せ手段によって桁合せされた上記２つの演算対
象浮動小数点数の仮数部の加減算を行うｎ＋ｇ桁（ｇは
演算精度を上げるためのガードデジット）の第１の加減
算器と、この第１の加減算器の演算モード、演算結果およびキャ
リー出力をもとに丸め用のデータまたは負から正への変
換用データを生成する丸めデータ生成手段と、上記第１の加減算器の演算結果と上記丸めデータ生成手
段によって生成された丸め用または変換用データとの加
減算を行って、上記第１の加減算器の演算結果に対する
丸めまたは負から正へのデータ変換を行う第２の加減算
器と、上記第１の加減算器の演算結果および上記丸めデータ生
成手段の生成データをもとに、丸めによる桁上りを考慮
して上記第２の加減算器の演算結果のリーディングゼロ
桁の桁数を検出するリーディングゼロ検出手段と、このリーディングゼロ検出手段によって検出されたリー
ディングゼロ桁の桁数だけ上記第２の加減算器の演算結
果を左シフトしてｎ桁の正規化された仮数部を出力する
シフト回路と、を具備することを特徴とする浮動小数点加減算装置。
（２）上記リーディングゼロ検出手段は、上記第１の加
減算器の演算結果をもとに、丸めによる桁上りが無いも
のとした場合の上記第２の加減算器の演算結果のリーデ
ィングゼロ桁数を予測するリーディングゼロ予測手段と
、上記第１の加減算器の演算結果および上記丸めデータ
生成手段の生成データをもとに、上記第２の加減算器で
丸めによる桁上りが発生するか否かを予測し、この予測
結果をもとに上記リーディングゼロ予測手段の予測結果
を補正する補正手段とを備えていることを特徴とする第
１請求項記載の浮動小数点加減算装置。