JPH06195206A

JPH06195206A - 除算器

Info

Publication number: JPH06195206A
Application number: JP4346440A
Authority: JP
Inventors: Takashi Tatsumi; 隆辰巳
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-12-25
Filing date: 1992-12-25
Publication date: 1994-07-15
Anticipated expiration: 2013-09-24
Also published as: JP2803506B2; US5481745A

Abstract

(57)【要約】【目的】簡略なハードウエア構成で高速に除算を行う
除算器を得る。【構成】被除数の仮数部データを16進正規化後、値を
保持する16進正規化回路５と、除数の仮数部データを16
進正規化後、値を保持する16進正規化回路６と、被除数
用16進正規化回路５出力の仮数部データとラッチ13出力
の剰余データの少なくとも一方が入力されるとともに除
算サイクルの制御信号21〜23を受け、制御信号21が
“１”を示すと被除数の仮数部データをスルーで出力
し、制御信号22が“１”を示し、かつ、制御信号16が
“０”を示すと、16進正規化回路５出力の仮数部データ
を３ビット右シフトして出力し、制御信号22が“１”を
示し、かつ、制御信号16が“１”を示すと、16進正規化
回路５出力の仮数部データを１ビット左シフトして出力
し、制御信号23が“１”を示すと、ラッチ13出力の剰余
データをスルーで出力するセレクタ７と、セレクタ７か
らのデータと除数用16進正規化回路６出力の仮数部デー
タとで商データ及び剰余データを算出する除算回路100
を設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は除算器に関するものであ
り、特に、基数を16とする浮動小数点データの除算（以
下「16進除算」と記す。）を行う浮動小数点除算器に関
するものである。

【０００２】

【従来の技術】従来の16進除算を行う除算器を図15に示
す。図15は、特開平1-125625号公報の第１図に示されて
いる除算器のブロック図である。この除算器では、ま
ず、基数を16とする浮動小数点データである被除数の仮
数部が信号線70により外部から入力され、レジスタ51に
セットされる。レジスタ51の上位３ビットは、信号線71
により、エンコーダ52に送られ、リーディングゼロの数
が検出されれてレジスタ53に保持される。セレクタ56が
信号線72を選択することにより、このリーディングゼロ
の数は、シフト数としてシフタ58にも送られる。セレク
タ57が入力線76を選択し、制御回路60がシフタ58に左方
向を指示することにより、シフタ58は、レジスタ51の出
力（被除数の仮数部）をリーディングゼロの数だけ左シ
フトする。こうして基数を２として正規化（以下「２進
正規化」と記す。）された被除数は、収束型２進除算回
路59内部の被除数レジスタに保持される。

【０００３】次に、基数を16とする浮動小数点データで
ある除数の仮数部が信号線70により外部から入力され、
レジスタ51にセットされる。除数の場合も、リーディン
グゼロの数がレジスタ54に保持されることと、２進正規
化された除数が収束型２進除算回路59内部の除数レジス
タに保持されることを除いて被除数の場合と同様の動作
が行われる。この後、制御回路60の指示により、収束型
２進除算回路59は、基数を２として収束型除算を行う。

【０００４】除算結果は、先の２進正規化により、２進
正規化されたデータで出力されるが、除数、被除数を２
進正規化した際の左シフトによりビットがずれている。
また、収束型除算により小数点位置が基数を16とした位
置からずれているので、補正シフトを必要とする。この
ための補正シフト量は、レジスタ53出力とレジスタ54出
力を演算回路55に入力することで求められる。この演算
でキャリーアウト（信号線75）が０の場合、セレクタ56
が信号線73を選択することにより、演算回路55の出力が
シフタ58に送られ、更にセレクタ57が信号線79を選択す
ることにより、除算回路59の出力の除算結果は、演算回
路55で計算された補正シフト量に基づいて除算結果の仮
数部及び指数部に補正が施されて、基数を16として正規
化（以下「16進正規化」と記す。）される。

【０００５】上記従来例では、除算アルゴリズムとして
収束型の除算法を用いているが、引き戻し法や引き離し
法等の他のアルゴリズムを用いても同様に、除算前に除
数と被除数の仮数部データを２進正規化し、２進正規化
した時のシフト量を保持し、除算実行後、除算結果の仮
数部データを16進正規化し、16進正規化した時のシフト
量と保持していた２進正規化シフト量から指数を計算す
ることにより、除算結果を得ていた。

【０００６】

【発明が解決しようとする課題】上記のような従来の16
進除算を行う除算器では、基数を16とする除数と被除数
の仮数部データを一旦２進正規化してから除算を行い、
除算実行後に２進正規化された形で出力された除算結果
を16進正規化するため、２進正規化シフトという媒介手
段が必要なばかりでなく、２進正規化シフトの際に生じ
るビットずれを補正するという手段も必要になり、処理
が複雑で演算時間がかかるという問題点があった。更
に、２進正規化シフトを行うために仮数部データの全ビ
ットにシフトしなければならないことと、除算結果のビ
ットずれを補正して適切な指数部データを得るために２
進正規化シフト量と16進正規化シフト量を保持しなけれ
ばならないこととから、ハードウエアが増加するという
問題点もあった。

【０００７】この発明は上記のような問題点を解決する
ためになされたもので、16進数のままで除算を行うこと
ができ、その結果２進正規化シフトを行う必要がなく、
指数部データを得る際も２進正規化シフト量を保持する
必要のない、少ないハードウエアで高速に計算すること
のできる除算器を提供することを目的としている。

【０００８】

【課題を解決するための手段】この発明に係る除算器に
おいては、基数を16とする浮動小数点データからなる被
除数のデータが入力され、前記基数に基づいて正規化す
る第１の正規化回路と、基数を16とする浮動小数点デー
タからなる除数のデータが入力され、前記基数に基づい
て正規化する第２の正規化回路と、第１の正規化回路か
らの被除数の仮数部データと除算回路からの剰余データ
の少なくとも一方が入力されるとともに除算サイクルの
表示信号を受け、除算サイクルの表示信号が第１サイク
ルを示すと被除数の仮数部データをスルーで出力し、除
算サイクルの表示信号が第２サイクルを示し、かつ、被
除数の仮数部データが除数の仮数部データよりも大きい
かあるいは等しいと、被除数の仮数部データを右シフト
して出力し、除算サイクルの表示信号が第２サイクルを
示し、かつ、被除数の仮数部データが除数の仮数部デー
タよりも小さいと、被除数の仮数部データを左シフトし
て出力し、除算サイクルの表示信号が第３サイクル以降
を示すと、剰余データをスルーで出力するセレクタと、
セレクタからのデータと第２の正規化回路からの被除数
の仮数部データとで商データ及び剰余データを算出する
除算回路とを備えたものである。

【０００９】更に、第２の発明における除算器において
は、基数を16とする浮動小数点データからなる被除数の
データが入力され、前記基数に基づいて正規化する第１
の正規化回路と、基数を16とする浮動小数点データから
なる除数のデータが入力され、前記基数に基づいて正規
化する第２の正規化回路と、第１の正規化回路からの被
除数の仮数部データと除算回路からの剰余データの少な
くとも一方が入力されるとともに除算サイクルの表示信
号を受け、除算サイクルの表示信号が第１サイクルを示
すと被除数の仮数部データをスルーで出力し、除算サイ
クルの表示信号が第２サイクルを示し、かつ、被除数の
仮数部データが除数の仮数部データよりも大きいかある
いは等しいと、被除数の仮数部データを右シフトして出
力し、除算サイクルの表示信号が第２サイクル又は第３
サイクル以降を示し、かつ、被除数の仮数部データが除
数の仮数部データよりも小さいと、剰余データをスルー
で出力するセレクタと、セレクタからのデータと第２の
正規化回路からの被除数の仮数部データとで商データ及
び剰余データを算出する除算回路とを備えたものであ
る。

【００１０】

【作用】この発明における除算器では、セレクタに組み
込まれた左シフト機能と右シフト機能を選択的に用い
て、16進正規化された被除数の桁合わせを予め行い、そ
の後は一定回数の繰り返し処理を行って16進数の除算結
果を求める。

【００１１】

【実施例】

実施例１．図１は、64ビットの浮動小数点データで除算
を行う場合の本発明の一実施例を示すブロック図であ
り、マイクロプロセッサの一部分である。図において、
１は被除数の64ビットの浮動小数点データ用入力バス、
２は除数の64ビットの浮動小数点データ用入力バス、３
は７ビットの指数部データ（ＥＡとする）と56ビットの
仮数部データ（ＭＡとする）と１ビットの符号データ
（ＳＡとする）とからなる基数を16とする被除数の浮動
小数点データ、４は７ビットの指数部データ（ＥＢとす
る）と56ビットの仮数部データ（ＭＢとする）と１ビッ
トの符号データ（ＳＢとする）とからなる基数を16とす
る除数の浮動小数点データ、５は被除数用の16進正規化
回路、６は除数用の16進正規化回路、７はセレクタであ
り、制御信号に基づいて16進正規化回路５出力の仮数部
データか除算回路100 出力の剰余データのどちらか一方
を選択出力する。８は減算器、９はセレクタであり、制
御信号に基づいて前記減算器８出力の減算結果かセレク
タ７出力の仮数部データのどちらか一方を選択出力す
る。10はセレクタ９の出力をラッチする剰余ラッチ、11
は減算器８の減算結果から商を生成し、前記商をシフト
しながらラッチする商ラッチ、12は剰余ラッチ10から出
力されるデータを１ビット左シフトする１ビット左シフ
タ、13は１ビット左シフタ12の出力をラッチするラッ
チ、14は指数の演算及び符号生成を行う指数・符号生成
回路、15は商の64ビットの浮動小数点データ用出力バ
ス、16は前記減算器８から発生する制御信号であり、減
算器８の減算結果の負・非負を表す。17は前記減算器８
から発生する指数インクリメント信号、18は前記セレク
タ７を除算サイクルに基づいて制御する制御回路であ
る。21〜23は前記制御回路18から発生する除算サイクル
の制御信号であり、21は除算の第１サイクルであること
を示す制御信号で、22は除算の第２サイクルであること
を示す制御信号、23は除算の第３サイクル以降であるこ
とを示す制御信号である。また、破線内部100 をこの除
算器における除算回路とする。

【００１２】次に、図１の除算器の動作について、図２
の除算器のフローチャート及び図３の除算器のタイミン
グチャートに則して説明する。除算器の動作にはサイク
ルがあり、サイクルによってセレクタ７でのデータの選
択のされ方が異なる。セレクタ７では常に制御回路18か
ら発生する制御信号21〜23によって、除算のサイクルを
知ることができる。

【００１３】第１サイクルの処理としてはステップ１か
らステップ２までを行う。（ステップ１）被除数の64ビットの浮動小数点データ
３は入力バス１を介して入力され、16進正規化回路５に
より７ビットの指数部データＥＡと56ビットの仮数部デ
ータＭＡと１ビットの符号データＳＡに分解される。７
ビットの指数部データＥＡと１ビットの符号データＳＡ
についてはラッチされ、合わせて８ビットのデータが指
数・符号生成回路14に伝達される。56ビットの仮数部デ
ータＭＡについては16進正規化に加えて上位１ビットと
下位３ビットのゼロ拡張が行われてラッチされ、60ビッ
トの仮数部データ（ＭＡ’とする）がセレクタ７に伝達
される。また、16進正規化における７ビットの正規化シ
フト量データ（ＥＡ’とする）もラッチされ、指数・符
号生成回路14に伝達される。一方、除数の64ビットの浮
動小数点データ４は入力バス２を介して入力され、16進
正規化回路６により７ビットの指数部データＥＢと56ビ
ットの仮数部データＭＢと１ビットの符号データＳＢに
分解される。７ビットの指数部データＥＢと１ビットの
符号データＳＢについてはラッチされ、合わせて８ビッ
トのデータが指数・符号生成回路14に伝達される。56ビ
ットの仮数部データＭＢについては16進正規化に加えて
上位１ビットと下位３ビットのゼロ拡張が行われてラッ
チされ、60ビットの仮数部データ（ＭＢとする）が減算
器８に伝達される。また、16進正規化における７ビット
の正規化シフト量データＥＡ’もラッチされ、指数・符
号生成回路14に伝達される。ここで56ビットの仮数部デ
ータＭＡ及びＭＢの上位１ビットと下位３ビットのゼロ
拡張を行うのはセレクタ７で３ビットの右シフト又は１
ビットの左シフトを行うので、仮数部のビット幅に加え
て４ビット必要となるためである。

【００１４】（ステップ２）正規化回路５から伝達さ
れた60ビットの仮数部データＭＡ’はセレクタ７により
データの値を変えずに出力され、減算器８に伝達され
る。減算器８ではセレクタ７から伝達された60ビットの
仮数部データＭＡ’と正規化回路６から伝達された60ビ
ットの仮数部データＭＢ’を入力データとして（ＭＡ’
−ＭＢ’）の減算を行うことにより、仮数部データＭ
Ａ’と仮数部データＭＢ’の大小比較を行う。大小比較
の結果つまり減算結果の負・非負は１ビットの制御信号
16となり、セレクタ７に伝達される。

【００１５】第２サイクルでは、第１サイクルの結果よ
りステップ３からステップ５の処理を行う。（ステップ３）ステップ３において、60ビットの仮数
部データＭＡ’のセレクタ７による変換出力データをＭ
Ａ”とする。減算器８からセレクタ７に伝達された制御
信号16が“０”つまりＭＡ’≧ＭＢ’を表すならば、セ
レクタ７は60ビットの仮数部データＭＡ’を３ビット右
シフトしてその上位３ビットにゼロを拡張した60ビット
の仮数部データ（ＭＡ”となる）を減算器８とセレクタ
９に伝達する。この場合、減算器８では１ビットの指数
インクリメント信号17を生成し、指数・符号生成回路14
に伝達する。一方、減算器８からセレクタ７に伝達され
た制御信号16が“１”つまりＭＡ’＜ＭＢ’を表すなら
ば、セレクタ７は60ビットの仮数部データＭＡ’を１ビ
ット左シフトしてその下位１ビットにゼロを拡張した60
ビットの仮数部データ（ＭＡ”となる）を減算器８とセ
レクタ９に伝達する。この場合、減算器８では指数イン
クリメント信号17は生成しない。

【００１６】減算器８では伝達された60ビットの仮数部
データＭＡ”と60ビットの仮数部データＭＢ’とで（Ｍ
Ａ”−ＭＢ’）の減算を行い、60ビットの減算結果（Ｍ
Ａ”−ＭＢ’）と減算結果の負・非負を表す１ビットの
制御信号16をセレクタ９及び商ラッチ11に伝達する。

【００１７】（ステップ４）ステップ４において、セ
レクタ９で選択出力された60ビットの剰余データを
Ｒ₁、生成される１ビットの商をＱ₁とする。減算器８
からセレクタ９に伝達された制御信号16が“０”つま
り、ＭＡ”≧ＭＢ’を表すならば、セレクタ９は減算器
８から伝達された60ビットの減算結果（ＭＡ”−Ｍ
Ｂ’）を選択し、Ｒ₁＝ＭＡ”−ＭＢ’となる。この
時、商ラッチでは伝達される制御信号16によって１ビッ
トの商Ｑ₁＝１を生成し、ラッチする。一方、減算器８
からセレクタ９に伝達された制御信号16が“１”つまり
ＭＡ”＜ＭＢ’を表すならば、セレクタ９はセレクタ７
から伝達された60ビットの仮数部データＭＡ”を選択
し、Ｒ₁＝ＭＡ”となる。この時、商ラッチ11では伝達
される制御信号16によって１ビットの商Ｑ₁＝０を生成
し、ラッチする。

【００１８】（ステップ５）セレクタ９で選択された
60ビットの剰余データＲ₁は剰余ラッチ10に伝達され、
ラッチされる。剰余ラッチ10でラッチされた60ビットの
剰余データＲ₁は、１ビット左シフタ12で１ビット左シ
フト後下位１ビットにゼロが拡張され（Ｒ₁’とす
る）、ラッチ13によりラッチされる。

【００１９】第３サイクルでは、ステップ６、ステップ
５の処理を行う。（ステップ６）ステップ６において、セレクタ９で選
択出力された60ビットの剰余データをＲ₂、生成される
１ビットの商をＱ₂とする。セレクタ７はラッチ13の60
ビットの剰余データＲ₁’を選択し、減算器８及びセレ
クタ９に伝達する。減算器８では、セレクタ７から伝達
された60ビットの剰余データＲ₁’と正規化回路６から
伝達された60ビットの仮数部データＭＢ’とで（Ｒ₁’
−ＭＢ’）の減算を行い、60ビットの減算結果と減算結
果の負・非負を表す１ビットの制御信号16をセレクタ９
及び商ラッチ11に伝達する。減算器８からセレクタ９に
伝達された制御信号16が“１”つまり、Ｒ₁’≧ＭＢ’
を表すならば、セレクタ９は減算器８から伝達された60
ビットの減算結果（Ｒ₁’−ＭＢ’）を選択し、Ｒ₂＝
Ｒ₁’−ＭＢ’となる。この時、商ラッチ11では伝達さ
れる制御信号16によって１ビットの商Ｑ₂＝１を生成
し、商ラッチ11のデータを１ビット左シフト後ＬＳＢに
ラッチする。一方、減算器８からセレクタ９に伝達され
た制御信号16が“１”つまりＲ₁’＜ＭＢ’を表すなら
ば、セレクタ９はセレクタ７から伝達された60ビットの
剰余データＲ₁’を選択し、Ｒ₂＝Ｒ₁’となる。この
時、商ラッチ11では伝達される制御信号16によって１ビ
ットの商Ｑ₂＝０を生成し、商ラッチ11のデータを１ビ
ット左シフト後ＬＳＢにラッチする。

【００２０】（ステップ５）セレクタ９で選択された
60ビットの剰余データＲ₂は剰余ラッチ10に伝達され、
ラッチされる。剰余ラッチ10でラッチされた60ビットの
剰余データＲ₂は、１ビット左シフタ12で１ビット左シ
フト後下位１ビットにゼロが拡張され（Ｒ₂’とす
る）、ラッチ13によりラッチされる。

【００２１】以上の第３サイクルの処理を（仮数部のビ
ット数−１）回繰り返すことにより、仮数部のビット数
分つまり56ビットの商の仮数部データが求まり、16進正
規化された状態で商ラッチ11にラッチされる。

【００２２】また、商の７ビットの指数部データは、指
数・符号生成回路14において正規化回路５から伝達され
た７ビットの指数部データＥＡ及び７ビットの正規化シ
フト量データＥＡ’、正規化回路６から伝達された７ビ
ットの指数部データＥＢ及び７ビットの正規化シフト量
データＥＢ’とで（ＥＡ−ＥＡ’−ＥＢ＋ＥＢ’）及び
（ＥＡ−ＥＡ’−ＥＢ＋ＥＢ’＋１）の指数演算を行
う。減算器８から指数インクリメント信号17が伝達され
ない場合は（ＥＡ−ＥＡ’−ＥＢ＋ＥＢ’）の演算結果
が商の指数部データとなり、減算器８から指数インクリ
メント信号17が伝達された場合は（ＥＡ−ＥＡ’−ＥＢ
＋ＥＢ’＋１）の演算結果が商の指数部データとなる。
商の１ビットの符号データは、指数・符号生成回路14に
おいて正規化回路５から伝達された符号データＳＡと正
規化回路６から伝達された符号データＳＢの排他的論理
和により生成される。

【００２３】演算終了後、商の56ビットの仮数部データ
を商ラッチ11から出力バス15に出力し、８ビットの指数
及び符号データは指数・符号生成回路14から出力バス15
に出力する。

【００２４】更に、図４でセレクタ７の動作を説明す
る。図４は、セレクタ７の回路構成図であり、図におい
て、25は16進正規化回路５出力の仮数部データを３ビッ
ト右シフトして出力する回路のトランジスタゲートへの
入力信号、26は16進正規化回路５出力の仮数部データを
スルーで出力する回路のトランジスタゲートへの入力信
号、27は16進正規化回路５出力の仮数部データを１ビッ
ト左シフトして出力する回路のトランジスタゲートへの
入力信号、28はラッチ13出力のデータをスルーで出力す
る回路のトランジスタゲートへの入力信号を示す。

【００２５】セレクタ７では除算の制御信号21〜23及び
16によって、入力されたデータを選択することができ
る。制御信号21が“１”の時、制御信号22及び23は必ず
“０”で、入力信号26のみが“１”となり、仮数部デー
タスルー用回路のトランジスタがＯＮされ、仮数部デー
タＭＡ’がスルーで出力される。制御信号22が“１”の
時、制御信号21及び23は必ず“０”で、制御信号16が選
択データを決定することになる。つまり、制御信号22が
“１”で制御信号21及び23が“０”で制御信号16が
“０”の時、入力信号25のみが“１”となり、３ビット
右シフト用回路のトランジスタがＯＮされ、仮数部デー
タＭＡ’が３ビット右シフトされて出力される。一方、
制御信号22が“１”で制御信号21及び23が“０”で制御
信号16が“１”の時、入力信号27のみが“１”となり、
１ビット左シフト用回路のトランジスタがＯＮされ、仮
数部データＭＡ’が１ビット左シフトされて出力され
る。制御信号23が“１”の時、制御信号21及び22は必ず
“０”で、入力信号28のみが“１”となり、ラッチ出力
データスルー用回路のトランジスタがＯＮされ、ラッチ
13出力のデータがスルーで出力される。

【００２６】更に、図５はセレクタ９の回路構成図であ
る。セレクタ９では、制御信号16が“１”の時セレクタ
７の仮数部データを出力する回路のトランジスタをＯＮ
し、制御信号16が“０”の時減算器８の減算結果データ
を出力する回路のトランジスタをＯＮする。

【００２７】本実施例では、入力された基数を16とする
仮数部データに対して除算前に一度16進正規化シフトを
行い、セレクタ７に組み込まれた１ビット左シフト機能
と３ビット右シフト機能を選択的に用いて16進除算に必
要なビット合わせを予め行うので、後は一定回数の繰り
返し処理を行うだけで除算結果を求めることができ、２
進正規化シフトというような媒介手段に加えて２進正規
化シフトの際に生じるビットずれを補正するという手段
も不必要になり、演算速度が向上する。また、ハードウ
エア構成に関しても以下の理由により、かなり削減する
ことができる。指数・符号生成回路14に関して、２進正
規化シフト量と16進正規化シフト量の両方を保持しなく
てもよく、除算前に行った16進正規化シフト量を保持す
るだけでよい。更に、正規化回路に含まれる正規化シフ
タに関しても、２進正規化シフトを行う場合は全ビット
にシフトできなければならないが、16進正規化シフトを
行う場合は４ビット毎にシフトできればよいので、従来
の1/4 の正規化シフタに縮小することができる。また、
２進正規化シフトの際に生じるビットずれを補正するシ
フタも不要となる。

【００２８】実施例２．上記実施例１ではセレクタ７に
１ビット左シフト機能が備わっていたが、１ビット左シ
フタ12を第１サイクルのステップ２で利用することによ
ってセレクタ７から１ビット左シフト機能を削除するこ
とができる。図６は、本発明の一実施例を示すブロック
図であり、マイクロプロセッサの一部分である。図にお
いて、１〜６、８、10〜17及び21〜23は実施例１の図１
に示す除算器と同一あるいは相当するものである。37及
び39はセレクタであり、セレクタ37は制御信号に基づい
て16進正規化回路５出力の仮数部データか除算回路100
出力の剰余データのどちらか一方を選択し、セレクタ39
は制御信号に基づいて減算器８出力の減算結果かセレク
タ37出力の仮数部データのどちらか一方を選択出力す
る。本実施例では制御信号21〜23がセレクタ37とセレク
タ39に伝達される。

【００２９】更に、除算器の動作について、図７の除算
器のフローチャート及び図８の除算器のタイミングチャ
ートに則して説明する。セレクタ37とセレクタ39では常
に、制御回路18から発生する除算のサイクルを示す制御
信号21〜23によって、除算のサイクルを知ることができ
る。

【００３０】第１サイクルの処理としてはステップ１か
らステップ２までを行う。（ステップ１）被除数の64ビットの浮動小数点データ
３は入力バス１を介して入力され、16進正規化回路５に
より７ビットの指数部データＥＡと56ビットの仮数部デ
ータＭＡと１ビットの符号データＳＡに分解される。７
ビットの指数部データＥＡと１ビットの符号データＳＡ
についてはラッチされ、合わせて８ビットのデータが指
数・符号生成回路14に伝達される。56ビットの仮数部デ
ータＭＡについては16進正規化に加えて上位１ビットと
下位３ビットのゼロ拡張が行われてラッチされ、60ビッ
トの仮数部データ（ＭＡ’とする）がセレクタ37に伝達
される。また、16進正規化における７ビットの正規化シ
フト量データ（ＥＡ’とする）もラッチされ、指数・符
号生成回路14に伝達される。一方、除数の64ビットの浮
動小数点データ４は16進正規化回路６により７ビットの
指数部データＥＢと56ビットの仮数部データＭＢと１ビ
ットの符号データＳＢに分解される。７ビットの指数部
データＥＢと１ビットの符号データＳＢについてはラッ
チされ、合わせて８ビットのデータが指数・符号生成回
路14に伝達される。56ビットの仮数部データＭＢにいて
は16進正規化に加えて上位１ビットと下位３ビットのゼ
ロ拡張が行われてラッチされ、60ビットの仮数部データ
（ＭＢ’とする）が減算器８に伝達される。また、16進
正規化における７ビットの正規化シフト量データ（Ｅ
Ｂ’とする）もラッチされ、指数・符号生成回路14に伝
達される。ここで56ビットの仮数部データＭＡ及びＭＢ
の上位１ビットと下位３ビットのゼロ拡張を行うのはセ
レクタ37で３ビットの右シフトか１ビット左シフタ12で
１ビットの左シフトを行うので、仮数部のビット幅に加
えて４ビット必要となるためである。

【００３１】（ステップ２）正規化回路５から伝達さ
れた60ビットの仮数部データＭＡ’はセレクタ37により
データの値を変えずに出力され、減算器８とセレクタ39
に伝達される。減算器８ではセレクタ37から伝達された
60ビットの仮数部データＭＡ’と正規化回路６から伝達
された60ビットの仮数部データＭＢ’を入力データとし
て（ＭＡ’−ＭＢ’）の減算を行うことにより、仮数部
データＭＡ’と仮数部データＭＢ’の大小比較を行う。
大小比較の結果つまり減算結果の負・非負は１ビットの
制御信号16となり、セレクタ37及びセレクタ39に伝達さ
れる。セレクタ39では、前記制御信号16が入力されると
セレクタ37から伝達された60ビットの仮数部データＭ
Ａ’を選択し、剰余ラッチ10に伝達する。剰余ラッチ10
でラッチされた60ビットの仮数部データＭＡ’は１ビッ
ト左シフタ12で１ビット左シフト後下位１ビットにゼロ
が拡張され（ＭＡ”とする）、ラッチ13によりラッチさ
れる。

【００３２】第２サイクルでは、第１サイクルの結果よ
りステップ３からステップ５の処理を行う。（ステップ３）ステップ３において、セレクタ37で選
択出力された60ビットの仮数部データをＭＡ'"とする。
減算器８からセレクタ37に伝達された制御信号16が
“０”つまりＭＡ’≧ＭＢ’を表すならば、セレクタ37
は正規化回路５から伝達された60ビットの仮数部データ
ＭＡ’を選択し、選択した仮数部データＭＡ’に対して
３ビット右シフトに加えてその上位３ビットにゼロを拡
張した60ビットの仮数部データ（ＭＡ'"となる）を減算
器８とセレクタ39に伝達する。この場合、減算器８では
１ビットの指数インクリメント信号17を生成し、指数・
符号生成回路14に伝達する。一方、減算器８からセレク
タ37に伝達された制御信号16が“１”つまりＭＡ’＜Ｍ
Ｂ’を表すならば、セレクタ37はラッチ13に予めラッチ
されている60ビットの仮数部データＭＡ”を選択し、Ｍ
Ａ'"＝ＭＡ”となり、減算器８とセレクタ39に伝達す
る。この場合、減算器８では指数インクリメント信号17
は生成しない。

【００３３】減算器８では伝達された仮数部データＭ
Ａ'"と仮数部データＭＢ’とで（ＭＡ'"−ＭＢ’）の減
算を行い、60ビットの減算結果（ＭＡ'"−ＭＢ’）と減
算結果の負・非負を表す１ビットの制御信号16をセレク
タ39及び商ラッチ11に伝達する。

【００３４】（ステップ４）ステップ４において、セ
レクタ39で選択出力された60ビットの剰余データを
Ｒ₁、生成される１ビットの商をＱ₁とする。減算器８
からセレクタ39に伝達された制御信号16が“０”つま
り、ＭＡ'"≧ＭＢ’を表すならば、セレクタ39は減算器
８から伝達された60ビットの減算結果（ＭＡ'"−Ｍ
Ｂ’）を選択し、Ｒ₁＝ＭＡ'"−ＭＢ’となる。この場
合、商ラッチでは伝達される制御信号16によって１ビッ
トの商Ｑ₁＝１を生成し、ラッチする。一方、減算器８
からセレクタ39に伝達された制御信号16が“１”つまり
ＭＡ'"＜ＭＢ’を表すならば、セレクタ39はセレクタ37
から伝達された60ビットの仮数部データＭＡ'"を選択
し、Ｒ₁＝ＭＡ'"となる。この場合、商ラッチ11では伝
達される制御信号16によって１ビットの商Ｑ₁＝０を生
成し、ラッチする。

【００３５】（ステップ５）セレクタ39で選択された
60ビットの剰余データＲ₁は剰余ラッチ10に伝達され、
ラッチされる。剰余ラッチ10でラッチされた60ビットの
剰余データＲ₁は、１ビット左シフタ12で１ビット左シ
フト後下位１ビットにゼロが拡張され（Ｒ₁’とす
る）、ラッチ13によりラッチされる。

【００３６】第３サイクルでは、ステップ６、ステップ
５の処理を行う。（ステップ６）ステップ６において、セレクタ９で選
択出力された60ビットの剰余データをＲ₂、生成される
１ビットの商をＱ₂とする。セレクタ37はラッチ13の60
ビットの剰余データＲ₁’を選択し、減算器８及びセレ
クタ39に伝達する。減算器８では、セレクタ37から伝達
された60ビットの剰余データＲ₁’と正規化回路６から
伝達された60ビットの仮数部データＭＢ’とで（Ｒ₁’
−ＭＢ’）の減算を行い、60ビットの減算結果と減算結
果の負・非負を表す１ビットの制御信号16をセレクタ39
及び商ラッチ11に伝達する。減算器８からセレクタ39に
伝達された制御信号16が“０”つまり、Ｒ₁’≧ＭＢ’
を表すならば、セレクタ39は減算器８から伝達された60
ビットの減算結果（Ｒ₁’−ＭＢ’）を選択し、Ｒ₂＝
Ｒ₁’−ＭＢ’となる。この場合、商ラッチ11では伝達
される制御信号16によって１ビットの商Ｑ₂＝１を生成
し、商ラッチ11のデータを１ビット左シフト後ＬＳＢに
ラッチする。一方、減算器８からセレクタ39に伝達され
た制御信号16が“１”つまりＲ₁’＜ＭＢ’を表すなら
ば、セレクタ39はセレクタ37から伝達された60ビットの
剰余データＲ₁’を選択し、Ｒ₂＝Ｒ₁’となる。この
場合、商ラッチ11では伝達される制御信号16によって１
ビットの商Ｑ₂＝０を生成し、商ラッチ11のデータを１
ビット左シフト後ＬＳＢにラッチする。

【００３７】（ステップ５）セレクタ39で選択された
60ビットの剰余データＲ₂は剰余ラッチ10に伝達され、
ラッチされる。剰余ラッチ10でラッチされた60ビットの
剰余データＲ₂は、１ビット左シフタ12で１ビット左シ
フト後下位１ビットにゼロが拡張され（Ｒ₂’とす
る）、ラッチ１３によりラッチされる。

【００３８】以上の第３サイクルの処理を（仮数部のビ
ット数−１）回繰り返すことにより、仮数部のビット数
分つまり56ビットの商の仮数部データが求まり、16進正
規化された状態で商ラッチ11にラッチされる。

【００３９】また、商の７ビットの指数部データは、指
数・符号生成回路14において正規化回路５から伝達され
た７ビットの指数部データＥＡ及び７ビットの正規化シ
フト量データＥＡ’、正規化回路６から伝達された７ビ
ットの指数部データＥＢ及び７ビットの正規化シフト量
データＥＢ’とで（ＥＡ−ＥＡ’−ＥＢ＋ＥＢ’）及び
（ＥＡ−ＥＡ’−ＥＢ＋ＥＢ’＋１）の指数演算を行
う。減算器８から指数インクリメント信号17が伝達され
ない場合は（ＥＡ−ＥＡ’−ＥＢ＋ＥＢ’）の演算結果
が商の指数部データとなり、減算器８から指数インクリ
メント信号17が伝達された場合は（ＥＡ−ＥＡ’−ＥＢ
＋ＥＢ’＋１）の演算結果が商の指数部データとなる。
商の１ビットの符号データは、指数・符号生成回路14に
おいて正規化回路５から伝達された符号データＳＡと正
規化回路６から伝達された符号データＳＢの排他的論理
和により生成される。

【００４０】演算終了後、商の56ビットの仮数部データ
を商ラッチ11から出力バス15に出力し、８ビットの指数
及び符号データは指数・符号生成回路14から出力バス15
に出力する。

【００４１】更に、図９でセレクタ37の動作を説明す
る。図９は、セレクタ37の回路構成図であり、図におい
て、25〜26及び28は前記実施例１における図４のセレク
タ37の回路構成図と同一あるいは相当するものである。

【００４２】セレクタ37では制御信号21〜23及び16によ
って、入力されたデータを選択することができる。制御
信号21が“１”の時、制御信号22及び23は必ず“０”
で、制御信号16に因らず、入力信号26のみが“１”とな
り、仮数部データスルー用回路のトランジスタがＯＮさ
れ、仮数部データＭＡ’がスルーで出力される。制御信
号22が“１”の時、制御信号21及び23は必ず“０”で、
制御信号16が選択データを決定することになる。つま
り、制御信号22が“１”で制御信号23が“０”で制御信
号16が“０”の時、入力信号28のみが“１”となり、ラ
ッチ出力データスルー用回路のトランジスタがＯＮさ
れ、ラッチ13出力のデータがスルーで出力されることに
なる。一方、制御信号22が“１”で制御信号23が“０”
で制御信号16が“１”の時は、入力信号25のみが“１”
となり、仮数部データ３ビット右シフト用回路のトラン
ジスタがＯＮされ、仮数部データＭＡ’が３ビット右シ
フトされて出力されることになる。

【００４３】また、図10でセレクタ39の動作を説明す
る。図10はセレクタ39の回路構成図である。

【００４４】セレクタ39では制御信号21〜23及び16によ
って、入力されたデータを選択することができる。制御
信号22と制御信号23のＯＲゲートによる出力が“１”の
時、制御信号21は必ず“０”になり、制御信号16が選択
データ決定することになる。つまり、制御信号16が
“１”の時、セレクタ39はセレクタ37出力を選択し、制
御信号16が“０”の時、セレクタ39は減算器出力を選択
する。制御信号16に因らずセレクタ37出力を選択する。
一方、制御信号22と制御信号23のＯＲゲートによる出力
が“０”の時、制御信号21は必ず“１”になり、制御信
号16に因らずセレクタ39はセレクタ37出力を選択する。

【００４５】本実施例では、１ビット左シフタ12を第１
サイクルのステップ２で利用するように制御することに
より、上記実施例１におけるセレクタ７から１ビット左
シフト機能を削除することができる。

【００４６】実施例３．マイクロプロセッサ内で10進数
は、10進の桁ごとに２進数に変換された４ビット単位の
データ（例：12→00010010）で表記されている。本発明
の除算器を用いて、10進表記された被除数データと除数
データとで除算（以下「10進除算」と記す。）を行い、
10進表記された商データを求めることができる。図11
は、実施例２における16進除算用の浮動小数点除算器に
10進除算のサイクルを示す制御信号24と剰余ラッチ10か
ら出力される部分剰余データを出力バス15に伝達する信
号線19を設けた場合の実施態様を示すブロック図であ
り、16進除算を行うだけでなく、10進除算にも利用でき
るものである。

【００４７】本発明の除算器を用いて10進除算を行う場
合は、まず外部のハードウエアで除数データのみ２進数
に変換する。被除数データの上位４ビットデータ（10進
の最上位桁）と２進数に変換された除数データは、除算
器の仮数部データのビット数に合わせて上位桁にゼロが
拡張された状態で、被除数データは入力バス１の仮数部
データ用入力信号線（図示せず）に、除数データは入力
バス２の仮数部データ用入力信号線（図示せず）に入力
される。この場合、仮数部データのみの演算になるの
で、入力バス１及び２の指数部データ及び符号データ用
入力信号線にデータを入力する必要はない。

【００４８】データ入力後の除算器の動作について、図
12の除算器のフローチャート及び図13の除算器のタイミ
ングチャートに則して説明する。セレクタ37とセレクタ
39では常に、制御回路18から発生する除算のサイクルを
示す制御信号21〜24によって、除算のサイクルを知るこ
とができる。

【００４９】第１サイクルの処理としてはステップ１か
らステップ４までを行う。（ステップ１）入力された被除数の56ビットの仮数部
データＭＡは正規化回路５により上位１ビットと下位３
ビットのゼロ拡張が行われてラッチされ、60ビットの仮
数部データ（ＭＡ’とする）がセレクタ37に伝達され
る。除数の56ビットの仮数部データＭＢは正規化回路６
により上位１ビットと下位３ビットのゼロ拡張が行われ
てラッチされ、60ビットの仮数部データ（ＭＢ’とす
る）が減算器８に伝達される。

【００５０】（ステップ２）正規化回路５から伝達さ
れた60ビットの仮数部データＭＡ’はセレクタ37により
３ビット右シフトに加えて上位３ビットに０が拡張され
て出力され（ＭＡ”とする）、減算器８とセレクタ39に
伝達される。減算器８では、セレクタ37から出力された
60ビットの仮数部データＭＡ”と正規化回路６から出力
された60ビットの仮数部データＭＢ’を入力データとし
て（ＭＡ”−ＭＢ’）の減算を行うことにより、仮数部
データＭＡ”と仮数部データＭＢ’の大小比較を行う。
大小比較の結果つまり減算結果の負・非負は１ビットの
制御信号16となり、セレクタ39及び商ラッチ11に伝達さ
れる。

【００５１】（ステップ３）ステップ３において、セ
レクタ39で選択出力された60ビットの剰余データを
Ｒ₁、生成される１ビットの商をＱ₁とする。減算器８
からセレクタ39に伝達された制御信号16が“０”つま
り、ＭＡ”≧ＭＢ’を表すならば、セレクタ39は減算器
８から伝達された60ビットの減算結果（ＭＡ”−Ｍ
Ｂ’）を選択し、Ｒ₁＝ＭＡ”−ＭＢ’となる。この
時、商ラッチ11では伝達される制御信号16によって１ビ
ットの商Ｑ₁＝１を生成し、ラッチする。一方、減算器
８からセレクタ37に伝達された制御信号16が“１”つま
りＭＡ”＜ＭＢ’を表すならば、セレクタ39はセレクタ
37出力の60ビットの仮数部データＭＡ”を選択し、Ｒ₁
＝ＭＡ”となる。この時、商ラッチ11では伝達される制
御信号16によって１ビットの商Ｑ₁＝０を生成し、ラッ
チする。

【００５２】（ステップ４）セレクタ39で選択された
60ビットの剰余データＲ₁は剰余ラッチ10に伝達され、
ラッチされる。剰余ラッチ10でラッチされた60ビットの
剰余データＲ₁は、１ビット左シフタ12で１ビット左シ
フト後下位１ビットにゼロが拡張され（Ｒ₁’とす
る）、ラッチ13によりラッチされる。

【００５３】第２サイクルの処理としては、ステップ
５、ステップ３、ステップ４を行う。（ステップ５）セレクタ37はラッチ13から出力された
60ビットの剰余データＲ₁’を選択し、減算器８及びセ
レクタ39に伝達する。減算器８では、セレクタ37から伝
達された60ビットの剰余データＲ₁’と正規化回路６か
ら伝達された仮数部データＭＢ’とで（Ｒ₁’−Ｍ
Ｂ’）の減算を行い、減算結果の負・非負は１ビットの
制御信号16となり、セレクタ39及び商ラッチ11に伝達さ
れる。

【００５４】（ステップ３）ステップ３において、セ
レクタ39で選択出力された60ビットの剰余データを
Ｒ₂、生成される１ビットの商をＱ₂とする。減算器８
からセレクタ39に伝達された制御信号16が“０”つま
り、ＭＡ”≧ＭＢ’を表すならば、セレクタ39は減算器
８から伝達された60ビットの減算結果（Ｒ₁’−Ｍ
Ｂ’）を選択し、Ｒ₂＝ＭＡ”−ＭＢ’となる。この
時、商ラッチ11では伝達される制御信号16によって１ビ
ットの商Ｑ₂＝１を生成し、商ラッチ11のデータを１ビ
ット左シフト後、ＬＳＢにラッチする。一方、減算器８
からセレクタ37に伝達された制御信号16が“１”つまり
ＭＡ”＜ＭＢ’を表すならば、セレクタ39はセレクタ37
出力の剰余データＲ₁’を選択し、Ｒ₂＝Ｒ₁’とな
る。この時、商ラッチ１１では伝達される制御信号１６
によって１ビットの商Ｑ₂＝０を生成し、商ラッチ11の
データを１ビット左シフト後ラッチする。

【００５５】（ステップ４）セレクタ39で選択出力さ
れた60ビットの剰余データＲ₂は剰余ラッチ10に伝達さ
れ、ラッチされる。剰余ラッチ10でラッチされた60ビッ
トの剰余データＲ₂は、１ビット左シフタ12で１ビット
左シフト後下位１ビットにゼロが拡張され（Ｒ₂’とす
る）、ラッチ13によりラッチされる。

【００５６】以上の第２サイクルの処理を３回繰り返す
ことにより、４ビットの商（Ｑ₁〜Ｑ₄となる）つまり
10進数の商の最上位桁が求まり、商ラッチ11によりラッ
チされる。４ビットの商はＬＳＢ整置された状態で商ラ
ッチ11から出力バス15に出力される。また、部分剰余デ
ータ（Ｒ₄となる）に関しても、ＬＳＢ整置された状態
で剰余ラッチ10から信号線19を介して出力バス15に出力
される。

【００５７】外部のハードウエアにおいて、出力された
56ビットの部分剰余データは10倍される。また、10進表
記された被除数の仮数部データの次の上位４ビットデー
タ（10進数では上位２桁目）は除算器の仮数部データの
ビット数に合わせて上位桁にゼロが拡張される。次に、
10倍された56ビットの部分剰余データとゼロが拡張され
た56ビットのデータとが加算され、加算されたデータは
被除数用入力バス１の仮数部データ用入力信号線（図示
せず）に入力される。除数データに関しては常に一定で
あり、既に入力されている。除算器では、次のデータが
セットされると更に上記動作を行い、10進数の商の上位
２桁目を求める。

【００５８】以上の処理が10進数の桁数回繰り返し行わ
れて、10進除算が行われる。

【００５９】更に、図14により10進除算が行われる場合
のセレクタ37の動作を説明する。16進除算が行われる場
合は、上記実施例２に示すように、制御信号21〜23が除
算のサイクルを示すことになるが、10進除算が行われる
場合は、制御信号24が10進除算の第１サイクルを示し、
制御信号23が10進除算の第２サイクル以降を示す信号と
なる。よって、制御信号21および22は10進除算が行われ
ている間は“０”のままである。制御信号24が“１”の
時制御信号23は必ず“０”で、制御信号16に因らず、入
力信号25のみが“１”となり、３ビット右シフト用回路
のトランジスタがＯＮされ、仮数部データＭＡ’が３ビ
ット右シフトされて出力される。制御信号24が“０”の
時制御信号23は必ず“１”で、制御信号16に因らず、入
力信号28のみが“１”となり、ラッチ出力データスルー
用回路のトランジスタがＯＮされ、ラッチ13出力のデー
タがスルーで出力される。

【００６０】また、セレクタ39においては、図10の制御
信号22と23の論理和を制御信号22と23と24の論理和にし
てやればよい。

【００６１】本実施例による除算器では、実施例２にお
ける16進除算用の浮動小数点除算器に10進除算のサイク
ルを示す制御信号24と剰余ラッチ10から出力される部分
剰余データを出力バス15に伝達する信号線19を設けるこ
とにより、16進除算を行うだけでなく、10進除算にも利
用できる。

【００６２】

【発明の効果】この発明は、以上説明したように構成さ
れているので、以下に記載されているような効果を奏す
る。

【００６３】入力された16を基数とする仮数部データに
対して除算前に一度16進正規化シフトを行い、セレクタ
に組み込まれたデータのシフト機能とスルー出力機能を
選択的に用いて16進除算に必要なビット合わせを予め行
うので、後は一定回数の繰り返し処理を行うだけで除算
結果を求めることができ、２進正規化シフトというよう
な媒介手段に加えて２進正規化シフトの際に生じるビッ
トずれを補正するという手段も不必要になり、演算速度
が向上し、ハードウエア構成を削減することができる。

【図面の簡単な説明】

【図１】この発明の実施例１を示す除算器のブロック図
である。

【図２】この発明の実施例１の除算器の動作を示すフロ
ーチャートである。

【図３】この発明の実施例１の除算器の動作タイミング
を示すタイミングチャートである。

【図４】この発明の実施例１を示す第１のセレクタであ
る。

【図５】この発明の実施例１を示す第２のセレクタであ
る。

【図６】この発明の実施例２を示す除算器のブロック図
である。

【図７】この発明の実施例２の除算器の動作を示すフロ
ーチャートである。

【図８】この発明の実施例２の除算器の動作タイミング
を示すタイミングチャートである。

【図９】この発明の実施例２を示す第１のセレクタであ
る。

【図１０】この発明の実施例２を示す第２のセレクタで
ある。

【図１１】この発明の実施例３を示す除算器のブロック
図である。

【図１２】この発明の実施例３の除算器の動作を示すフ
ローチャートである。

【図１３】この発明の実施例３の除算器の動作タイミン
グを示すタイミングチャートである。

【図１４】この発明の実施例３を示す第１のセレクタで
ある。

【図１５】従来の除算器を示すブロック図である。

【符号の説明】

１被除数の浮動小数点データ用入力バス２除数の浮動小数点データ用入力バス３被除数の浮動小数点データ４除数の浮動小数点データ５被除数用16進正規化回路６除数用16進正規化回路７、37 第１のセレクタ８減算器９、39 第２のセレクタ 10 剰余ラッチ 11 商ラッチ 12 １ビット左シフタ 13 ラッチ 14 指数・符号生成回路 15 出力バス 16、17、21、22、23、24 制御信号 18 制御回路 100 除算回路

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成５年７月９日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００１３

【補正方法】変更

【補正内容】

【００１３】第１サイクルの処理としてはステップ１か
らステップ２までを行う。（ステップ１）被除数の６４ビットの浮動小数点デー
タ３は入力バス１を介して入力され、１６進正規化回路
５により７ビットの指数部データＥＡと５６ビットの仮
数部データＭＡと１ビットの符号データＳＡに分解され
る。７ビットの指数部データＥＡと１ビットの符号デー
タＳＡについてはラッチされ、合わせて８ビットのデー
タが指数・符号生成回路１４に伝達される。５６ビット
の仮数部データＭＡについては１６進正規化に加えて上
位１ビットと下位３ビットのゼロ拡張が行われてラッチ
され、６０ビットの仮数部データ（ＭＡ’とする）がセ
レクタ７に伝達される。また、１６進正規化における７
ビットの正規化シフト量データ（ＥＡ’とする）もラッ
チされ、指数・符号生成回路１４に伝達される。一方、
除数の６４ビットの浮動小数点データ４は入力バス２を
介して入力され、１６進正規化回路６により７ビットの
指数部データＥＢと５６ビットの仮数部データＭＢと１
ビットの符号データＳＢに分解される。７ビットの指数
部データＥＢと１ビットの符号データＳＢについてはラ
ッチされ、合わせて８ビットのデータが指数・符号生成
回路１４に伝達される。５６ビットの仮数部データＭＢ
については１６進正規化に加えて上位１ビットと下位３
ビットのゼロ拡張が行われてラッチされ、６０ビットの
仮数部データ（ＭＢ’とする）が減算器８に伝達され
る。また、１６進正規化における７ビットの正規化シフ
ト量データＥＡ’もラッチされ、指数・符号生成回路１
４に伝達される。ここで５６ビットの仮数部データＭＡ
及びＭＢの上位１ビットと下位３ビットのゼロ拡張を行
うのはセレクタ７で３ビットの右シフト又は１ビットの
左シフトを行うので、仮数部のビット幅に加えて４ビッ
ト必要となるためである。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００３６

【補正方法】変更

【補正内容】

【００３６】第３サイクルでは、ステップ６、ステップ
５の処理を行う。（ステップ６）ステップ６において、セレクタ３９で
選択出力された６０ビットの剰余データをＲ₂、生成さ
れる１ビットの商をＱ₂とする。セレクタ３７はラッチ
１３の６０ビットの剰余データＲ₁’を選択し、減算器
８及びセレクタ３９に伝達する。減算器８では、セレク
タ３７から伝達された６０ビットの剰余データＲ₁’と
正規化回路６から伝達された６０ビットの仮数部データ
ＭＢ’とで（Ｒ₁’−ＭＢ’）の減算を行い、６０ビッ
トの減算結果と減算結果の負・非負を表す１ビットの制
御信号１６をセレクタ３９及び商ラッチ１１に伝達す
る。減算器８からセレクタ３９に伝達された制御信号１
６が“０”つまり、Ｒ₁’≧ＭＢ’を表すならば、セレ
クタ３９は減算器８から伝達された６０ビットの減算結
果（Ｒ₁’−ＭＢ’）を選択し、Ｒ₂＝Ｒ₁’−ＭＢ’
となる。この場合、商ラッチ１１では伝達される制御信
号１６によって１ビットの商Ｑ₂＝１を生成し、商ラッ
チ１１のデータを１ビット左シフト後ＬＳＢにラッチす
る。一方、減算器８からセレクタ３９に伝達された制御
信号１６にが“１”つまりＲ₁’＜ＭＢ’を表すなら
ば、セレクタ３９はセレクタ３７から伝達された６０ビ
ットの剰余データＲ₁’を選択し、Ｒ₂＝Ｒ₁’とな
る。この場合、商ラッチ１１では伝達される制御信号１
６によって１ビット商のＱ₂＝０を生成し、商ラッチ１
１のデータを１ビット左シフト後ＬＳＢにラッチする。

【手続補正３】

【補正対象書類名】図面

【補正対象項目名】図１

【補正方法】変更

【補正内容】

【図１】 ─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成６年２月１７日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

【手続補正２】

【補正対象書類名】図面

【補正対象項目名】図４

【補正方法】変更

【補正内容】

【図４】

【手続補正３】

【補正対象書類名】図面

【補正対象項目名】図９

【補正方法】変更

【補正内容】

【図９】

【手続補正４】

【補正対象書類名】図面

【補正対象項目名】図１１

【補正方法】変更

【補正内容】

【図１１】

【手続補正５】

【補正対象書類名】図面

【補正対象項目名】図１４

【補正方法】変更

【補正内容】

【図１４】

Claims

【特許請求の範囲】

【請求項１】基数を16とする浮動小数点データからな
る被除数のデータが入力され、前記基数に基づいて正規
化する第１の正規化回路と、基数を16とする浮動小数点データからなる除数のデータ
が入力され、前記基数に基づいて正規化する第２の正規
化回路と、第１の正規化回路からの被除数の仮数部データと除算回
路からの剰余データの少なくとも一方が入力されるとと
もに除算サイクルの表示信号を受け、除算サイクルの表
示信号が第１サイクルを示すと被除数の仮数部データを
スルーで出力し、除算サイクルの表示信号が第２サイク
ルを示し、かつ、被除数の仮数部データが除数の仮数部
データよりも大きいかあるいは等しいと、被除数の仮数
部データを右シフトして出力し、除算サイクルの表示信
号が第２サイクルを示し、かつ、被除数の仮数部データ
が除数の仮数部データよりも小さいと、被除数の仮数部
データを左シフトして出力し、除算サイクルの表示信号
が第３サイクル以降を示すと、剰余データをスルーで出
力するセレクタと、前記セレクタからのデータと第２の正規化回路からの被
除数の仮数部データとで商データ及び剰余データを算出
する除算回路を持つことを特徴とする除算器。
【請求項２】基数を16とする浮動小数点データからな
る被除数のデータが入力され、前記基数に基づいて正規
化する第１の正規化回路と、基数を16とする浮動小数点データからなる除数のデータ
が入力され、前記基数に基づいて正規化する第２の正規
化回路と、第１の正規化回路からの被除数の仮数部データと除算回
路からの剰余データの少なくとも一方が入力されるとと
もに除算サイクルの表示信号を受け、除算サイクルの表
示信号が第１サイクルを示すと被除数の仮数部データを
スルーで出力し、除算サイクルの表示信号が第２サイク
ルを示し、かつ、被除数の仮数部データが除数の仮数部
データよりも大きいかあるいは等しいと、被除数の仮数
部データを右シフトして出力し、除算サイクルの表示信
号が第２サイクル又は第３サイクル以降を示し、かつ、
被除数の仮数部データが除数の仮数部データよりも小さ
いと、剰余データをスルーで出力するセレクタと、前記セレクタからのデータと第２の正規化回路からの被
除数の仮数部データとで商データ及び剰余データを算出
する除算回路を持つことを特徴とする除算器。