JPH01232430A - 演算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［目　次］ 概要 産業上の利用分野 従来の技術　　　　　　　　（第４図）発明が解決しよ
うとする課題 課題を解決するための手段 作用 実施例 本発明の一実施例　　　　（第１〜３図）発明の効果 〔概　要〕 浮動小数点表記法の数値について演算を行う演算回路に
関し、 演算処理を高速化できる演算回路を提供することを目的
とし、 指数部と仮数部により表される浮動小数点表記法により
２つの数の演算を行い、仮数部の演算結果が負であると
き、絶対値化回路ブロックにより絶対値の２の補数処理
を行うとともに、仮数部の下桁に所定数の付加ビットを
有し、仮数部の演算結果に基づき後処理回路ブロックに
より正規化および丸めの処理を行う演算回路において、
前記絶対値化回路ブロックに、仮数部の演算データを反
転した後のデータにおけるＬＳＢが“０″であるとき該
反転データのＬＳＢを“１゛に固定して後段に出力する
ＬＳＢ固定手段を設けるとともに、前記後処理回路ブロ
ックに、丸め要求に基づき仮数部データに対して前記付
加ビット以下の桁上げを行う第１の桁上げ手段と、前記
付加ビット以上の桁上げを行う第２の桁上げ手段と、を
設け、前記仮数部の演算データを反転した後のデータに
おけるＬＳＢが“１パであるとき、第１の桁上げ手段を
用いて丸め処理を行い、前記仮数部の演算データを反転
した後のデータにおけるＬＳＢが“０”であるとき、第
２の桁上げ手段を用いて丸め処理を行うように構成する
。

（産業上の利用分野〕 本発明は、演算回路に係り、詳しくは浮動小数点表記法
の数値について演算を行う演算回路に関する。

固定小数点表現では、表現できる数の範囲が狭いため非
常に大きな数を表すことができない。また、固定小数点
表現は通常整数のみを扱うことが多く、したがって科学
技術計算などに必要な実数を表すための表記法が別に必
要となる。このようなことから、仮数と指数と呼ばれる
２つの数を組み合わせた浮動小数点表記法（ｆｌｏａｔ
ｉｎｇ　ｐｏｉｎｔ　ｒｅ−ｐｒｅｓｅｎｔａｔｉｏｎ
）が考察された。

−船釣な浮動小数点数は、基数（ｒａｄｉｘ）がＲのと
き、次のように示される。

（−１）　ｓ−ｍ　−Ｒ” ここに、Ｓは符号（ｓｉｇｎ）で、正のときｓ＝０、負
のときｓ＝ｉである。また、ｍとｅはそれぞれ仮＃！Ｊ
、（ｍａｎｔｉｓｓａ）、指数（ｅｘｐｏｎｅｎ　ｔ）
であり、これらを固定小数点で表したものを組み合わせ
たものがコンピュータ内の浮動小数点表現である。なお
、）７動小数点表現では、仮数ｍの長さが有効けたの長
さを決めるので、精度の良い数値を必要とする場合は、
仮数部の長さを大きくした表現が用いられる。

このような浮動小数点演算は整数演算と比べ、ダイナミ
ックレンジが広く精度も高い。特に、近時は各種の高度
な演算要求に沿うように高速のものが求められる傾向に
ある。

〔従来の技術〕

現在、最も広く使われている２進の浮動小数点規格は、
ＩＥＥＥ、ＤＥＣ，ＩＢＭ、ＭＩＬ−３ｔ　ｄ−１７５
０の四つである。いずれも単精度の浮動小数点を３２ビ
ツトの語長で表している。いずれの規格も倍精度データ
サポートしており、なかには拡張形式の単精度や拡張形
式の倍精度など他のデータ形式をサポートしているもの
もある。

このうち、Ｉ　ＥＥＥの作業グループは、ＡＮＳＩ／　
ＩＥＥＥ　　Ｓ　Ｌ−ｄ　　７５４　１９８５に示す仕
様を、移植性の高い浮動小数点ソフト用の強力な規格と
して提案している。この規格案は広い支持を受けており
、全後作られるハードウェアの大部分の基本になってい
くと考えられる。

従来のこの種のＩ　ＥＥＥの浮動小数点フォーマットに
よる演算回路としては、例えば第４図に示すようなもの
がある。同図に示すものは、２を基数とする２つの入力
数（人力データ）Ａ、Ｂについて正規化数同士の演算を
行う例である。なお、Ｉ　ＥＥＥ浮動小数点データ・フ
ォーマットでは仮数部は隠れビットを除いた絶対値とし
て表現される。いま、浮動小数点の減算を考えてみる。

仮数部の減算は、加算器を用いて減数について絶対値の
２の補数を作って加算することによって実行される。そ
のため、被減数が減数より大であれば演算結果は絶対値
で得られるが、被減数が減数より小であるときは、演算
結果は負となり数値は２の補数で得られる。したがって
、従来例では第４図に示すように、仮数部のＡＬＵの演
算後に２の補数化回路ブロックを必要とする。

すなわち、入力数Ａ、Ｂは仮数部同士が仮数部のＡＬＵ
Ｉで減算され、仮数部のデータの符号ビア）（ＳＩＮ）
が判別される。５ＩＮ＝１のときは演算結果が負である
から、まず反転回路２で仮数部データを反転し、次いで
２４ビツトのインクリメンタ３によりＬＳＢに“１パを
加える。これにより、２の補数が絶対値表現に変換され
る。反転回路２およびインクリメンタ３は絶対値化回路
ブロック４に対応する。一方、５ＩＮ＝Ｏのときは仮数
部の演算結果が正であるから、絶対値化回路ブロック４
をバイパスする。

次に、正規化および丸め（ラウンド）処理を行う。なお
、正規化とは仮数部の最上位桁が“０”。

にならないようにすることであり、また丸めとは演算結
果が所定の桁数を超えて格納できない場合に、下位のあ
ふれた部分を切り捨て等の方法によって処理、すなわち
丸めることである。丸めの方法により累積誤差が大きな
影客を受ける可能性があるので、近傍の値に向って丸め
る、０に向って丸める等の方法がある。

まず、シフト量検出器５により正規化のために必要な仮
数部のシフト量を検出し、該検出結果に基づきシフタ６
が仮数部を必要量（シフト量）だけシフトさせる。なお
、シフト量検出器５からのシフト量は七数部演算器（図
中ではｅｘｐで表す）へも送られる。次いで、ラウンド
回路７により丸めのためのモード要求であるラウンド信
号に従ってラウンド処理を実行し、その後の出力をレジ
スタ８に格納する。上記シフト量検出器５、シフタ６お
よびラウンド回路７は正規化およびラウンド回路ブロッ
ク９に対応する。なお、ラウンド回路７には２４ビツト
のインクリメントが含まれる。

［発明が解決しようとする課題］ しかしながら、このような従来の演算回路にあっては、
仮数部演算後の絶対値化および正規化、ラウンド処理を
逐次的に行うとともに、ラウンド回路７には２４ピント
のインクリメントを含める構成となっていたため、全体
の演算処理時間が長（、近時の高速化要求に沿い難いと
いう問題点があった。

一例として、最も遅延となるクリティカルパスは、ＡＬ
ＵＩ→反転回路２→インクリメンタ３→シフト量検出器
５→シフタ６→ラウンド回路７→レジスタ８の場合であ
る。したがって、仮数部演算後の処理に多大の時間を費
やすことになる。

〔課題を解決するための手段〕

本発明による演算回路は上記目的達成のため、指数部と
仮数部により表される浮動小数点表記法により２つの数
の演算を行い、仮数部の演算結果が負であるとき絶対値
化回路ブロックにより絶対値の２の補数処理を行うとと
もに、仮数部の下桁に所定数の付加ビットを有し、仮数
部の演算結果に基づき後処理回路ブロックにより正規化
および丸めの処理を行う演算回路において、前記絶対値
化回路ブロックに、仮数部の演算データを反転した後の
データにおけるＬＳＢが“０゛であるとき該反転データ
のＬＳＢを“ｔ　”に固定して後段に出力するＬＳＢ固
定手段を設けるとともに、前記後処理回路ブロックに、
丸め要求に基づき仮数部データに対して前記付加ビット
以下の桁上げを行う第１の桁上げ手段と、前記付加ビッ
ト以上の桁上げを行う第２の桁上げ手段と、を設け、前
記仮数部の演算データを反転した後のデータにおけるＬ
ＳＢが“１゛′であるとき、第１の桁上げ手段を用いて
丸め処理を行い、前記仮数部の演算データを反転した後
のデータにおけるＬＳＢが“０″であるとき、第２の桁
上げ手段を用いて丸め処理を行うように構成している。

（作　用〕 本発明では、絶対値化による桁上げ用の回路と、ラウン
ド処理における所定ビット以上の桁上げ用の回路を仮数
部データが同時に通過せず、従来に比べて特に補数処理
とラウンド処理の遅延が少なくなる。

したがって、演算時間が短縮され、処理の高速化が図ら
れる。

〔実施例〕

以下、本発明を図面に基づいて説明する。

第１〜４図は本発明に係る演算回路の一実施例を示す図
である。まず、構成を説明する。第１図において、１１
は仮数部のＡＬＵ、１２は反転回路、１３は２４ビツト
のインクリメンタ、１５はシフト量検出器、１６はシフ
タ、１８はレジスタであり、これらは従来例と同様の機
能を有している。

本実施例ではこの他に新たな構成として、ＬＳＢ固定回
路２１が追加されるとともに、ラウンド回路が第１ラウ
ンド回路２２および第２ラウンド回路２３に分けて構成
されている。

ＬＳＢ固定回路２１（ＬＳＢ固定手段）はインクリメン
タ１３をバイパスする位置に介挿されており、反転回路
１２によって仮数部データが反転した後の反転データに
おけるＬＳＢの値によって信号が分岐する。すなち、Ｌ
ＳＢ＝１のとき反転回路の出力はインクリメンタ１３を
通り、ＬＳＢ＝ＯのときＬＳＢ固定回路２１を通るよう
になっている。ＬＳＢ固定回路２１は反転回路に通過後
のデータのＬＳＢが“０゛のときＬＳＢに“Ｉ　１１を
加えても桁上げを生じないという事実に鑑み、該データ
のＬＳＢを“１”に固定する機能をもつ。

第１ラウンド回路（第１の桁上げ手段）２２は前記仮数
部の演算データを反転した後のデータにおけるＬＳＢ＝
１のとき、該入力データの下位３ビツトについてのみの
ラウンド処理をラウンド信号に基づいて行うもので、こ
れには３ビツトのインクリメント処理も含んでいる。す
なわち、第１ラウンド回路２２は第２図に示すように２
４ビツトのデータを２１ビツトと３ビツトに分割して格
納するシフタ２４と、３ビツトのインクリメンタ２５と
、バイパス通路２６．２７と、ラウンド信号に基づいて
インクリメンタ２５の出力とバイパス通路２７を通過し
た出力とを選択するセレクタ２８と、２１ビツトと３ビ
ツトの分割データを１つに合成して２４ビツトで格納す
るレジスタ２９とを有しており、下位３ビツトについて
のラウンド処理を゛行う。一方、ＬＳＢ＝０のとき該デ
ータは第２ラウンド回路２３に入力され、ラウンド回路
（第２の桁上げ手段）２３は２４ビツトのインクリメン
ト処理も含み、同じくラウンド信号に基づいて入力され
たデータにつき３ビツト以上のラウンド処理を行うもの
である。第１ラウンド回路２２および第２ラウンド回路
２３の出力は選択され、レジスタ１８に格納されるよう
になっている。上記反転回路１２、インクリメンタ１３
およびＬＳＢ固定回路２１は絶対値化回路ブロック３１
に対応し、シフト量検出器１５、シフタ１６、第１ラウ
ンド回路２２および第２ラウンド回路２３は正規化およ
びラウンド回路ブロック（後処理回路ブロック）３２に
対応している。なお、図中ｅｘｐは指数部演算器への出
力を示している。

次に、作用を説明する。

本実施例で扱うデータ形式は第３図のようなＩＥＥＥ規
格で示され、ＬＳＢの下位に次のような３つのビットが
ある。

Ｇ：ガードビット Ｒ：ラウンドビット Ｓニスティツキビット なお、Ｍの上位側にはＶという仮数部のオーバーフロー
ビットがあるが、これに隠れビットとなっている。

さて、仮数部演算（加、減算等）を実行した後の処理に
おいて、処理時間の最も遅（なるケースは仮数部演算デ
ータが負、すなわち２の補数データとなるときで、かつ
ラウンド処理で桁上げが生じる場合である。いま、ＩＥ
ＥＥ規格で単精度の場合を考えてみる。２の補数を絶対
値表現に変換する処理は、各ビットを反転しＬＳＢに１
を加えることによって実行される。ＬＳＢに１を加える
処理はインクリメンタ１３で実行されるが、このインク
リメンタ１３で桁上げが生じる場合は反転回路１２通過
後のＬＳＢが１のときだけである。さらに、ＬＳＢが１
のときはインクリメンタ１３実行後のデータのＬＳＢは
Ｏになる。ところで、ＩＥＥＥ規格でばＬＳＢの下位に
ＧビットとＲビットとＳピントがあるが、Ｓビットは演
算には関係しないので、ここではＧビットとＲビットが
問題になってくる。すなわち、インクリメンタ１３出力
後の仮数部データの下位ビットは、０＊＊　（ＬＳＢ、
Ｇ。

Ｒ）となる。したがって、正規化後のラウンド処理では
、高々２ビツトの桁上げしか生じない。−方、反転回路
１２通過後のデータのＬＳＢが０のとき桁上げは生じず
、よってＬＳＢは１になる。この場合のラウンド処理で
は従来技術と同様のインクリメンタが必要である。

そこで本実施例では、上記の事情から絶対値化による桁
上げとラウンド処理による３ビツト以上の桁上げが生じ
ないことに着目し、絶対値化ブロック３１と正規化およ
びラウンド回路ブロック３２内にそれぞれバイパス通路
（ＬＳＢ固定回路２１に相当）３ビツトのインクリメン
タ（第１ラウンド回路２２に相当）して処理の高速化を
図っている。

すなわち、仮数部演算データが正（ＳＩＮ−〇）のとき
は従来同様に絶対値化回路ブロック３１をバイパスして
処理が行われるが、負（ＳＩＮ−１）のときは反転回路
１２を通過後ＬＳＢの値によって分岐する。ＬＳＢ＝１
のときはインクリメンタ１３で２４ビツトのインクリメ
ンタが行われる。−方、ＬＳＢ＝０のときは、仮にＬＳ
Ｂ＝１の処理を行ったとしても桁上げが無いという事実
から、ＬＳＢ固定回路２１により直ちにデータのＬＳＢ
が１１１１＋に固定される。したがって、インクリメン
タ１３を通過しなくてもよい分だけ遅れが少なくなる。

次いで、正規化処理が実行される。まず、シフトｆｆｌ
検出器１５によって正規化に必要なシフト量が検出され
、このシフトｆｆｌだけシフタ１６によって仮数部デー
タがシフトする。

次いで前記仮数部の演算データを反転した後のＬＳＢ＝
１のときは第１ラウンド回路２２にデータが入力される
。ＬＳＢ＝１ということはインクリメンタ１３によって
インクリメンタ１３の出力のデータＬＳＢがφになり、
ラウンド処理では高々２ビツトの桁上げしか生じないか
ら、ＬＳＢ＝１、の状態におけるラウンド処理では第１
ラウンド回路２２でデータの少なくとも下位３ビツトに
つき、該当するラウンドのモード要求に従ってラウンド
処理を行うのみで十分となる。これは２４ビツトのうち
の下位３ビツトの操作のみでラウンド処理が行われるた
め、処理時間の遅延が少なくなることを意味している。

一方、ＬＳＢ＝Ｏのときは、該データが第２ラウンド回
路２３に入力される。ＬＳＢ＝Ｏということはインクリ
メンタ１３によって、インクリメンタ１３の出力データ
のＬＳＢが１になり、第２ラウンド回路２３により３ビ
ツト以上のインクリメントを伴うラウンド処理が実行さ
れる。この処理は３ビツトのインクリメントよりも長く
かかる。

以上のデータの流れを分類すると、次のように表される
。

（１）Ｓ　ＩＮ＝Ｏのとき ＡＬＵＩＩ→シフト量検出器１５→シフタ１６→第２ラ
ウンド回路２３→レジスタ１８ （ｎ）ＳＩＮ＝１で、かつＬＳＢ＝１ ＡＬＵＩＩ→反転回路１２→インクリメンタ１３→シフ
ト量検出器１５→シフタ１６→第１ラウンド回路２２→
レジスタ１８ （ｌＩ［）ＳＩＮ＝１で、かつＬＳＢ＝ＯＡＬＵＩＩ→
反転回路１２→ＬＳＢ固定回路２１→シフト量検出器１
５→シフタ１６→第２ラウンド回路２３→レジスタ１８ 以上のバスから明らかであるように、絶対値化による桁
上げ用の回路と、ラウンド処理における３ビツト以上の
桁上げ用の回路を仮数部データが同時に通過することは
ないから、従来に比べて演算処理の時間を短くして、高
速化を図ることができる。

〔効　果〕

本発明によれば、絶対値化による桁上げ用の回路と、ラ
ウンド処理における所定のビット以上の桁上げ用の回路
を仮数部データが同時に通過しない構成としているので
、遅延を少なくして演算時間を短縮し、処理の高速化を
図ることができる。

【図面の簡単な説明】

第１〜３図は本発明に係る演算回路の一実施例を示す図
であり、 第１図はその全体的回路図、 第２図はその第１ラウンド回路のブロック図、第３図は
そのデータ形成を示す図、 第４図は従来の演算回路の回路図である。 ２１・・・・・・ＬＳＢ固定回路（ＬＳＢ固定手段）、
２２・・・・・・第１ラウンド回路（第１の桁上げ手段
）、２３・・・・・・第２ラウンド回路（第２の桁上げ
手段）、３１・・・・・・絶対値化回路ブロック、３２
・・・・・・正規化およびラウンド回路ブロック（後処
理回路ブロック）。 −突施）列の回路図 第１図 ２１：ＬＳＢ固定回路 （ＬＳＢ固定手段） ２２：第１ラウンド回路 （第１の桁上げ手段） ２３：第２ラウンド回路 （第２の桁上げ手段） ３１：絶対値化回路ブロック （後処理回路ブロック） −実８４列のオＩラウンド゛回品）のフ゛し・ソゲ図第
２図 小収九位置 一寅施イダ」のデータ升ネ入を示す図 第３図 第４図

Claims (1)

1. 【特許請求の範囲】 指数部と仮数部により表される浮動小数点表記法により
   ２つの数の演算を行い、 仮数部の演算結果が負であるとき、絶対値化回路ブロッ
   クにより絶対値の２の補数処理を行うとともに、 仮数部の下桁に所定数の付加ビットを有し、仮数部の演
   算結果に基づき後処理回路ブロックにより正規化および
   丸めの処理を行う演算回路において、 前記絶対値化回路ブロックに、仮数部の演算データを反
   転した後のデータにおけるＬＳＢが“０”であるとき、
   該反転データのＬＳＢを“１”に固定して後段に出力す
   るＬＳＢ固定手段を設けるとともに、 前記後処理回路ブロックに、丸め要求に基づき仮数部デ
   ータに対して前記付加ビット以下の桁上げを行う第１の
   桁上げ手段と、 前記付加ビット以上の桁上げを行う第２の桁上げ手段と
   、を設け、 仮数部の演算データを反転した後のデータにおけるＬＳ
   Ｂが“１”であるとき第１の桁上げ手段を用いて丸め処
   理を行い、 仮数部の演算データを反転した後のデータにおけるＬＳ
   Ｂが“０”であるとき第２の桁上げ手段を用いて丸め処
   理を行うように構成したことを特徴とする演算回路。