JPS59140560A - 浮動小数点乗算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、浮動小数点乗算器に関し、特に高速乗算を実
現する並列型（フラッシュ型）浮動小数点乗算器に関す
る。

従来例の構成とその問題点 浮動小数点数は、ダイナミック、レンジが広く一定の精
度を保ちつつ演算できるので、コンビーータに用いられ
ている。最近、各種のディジタル信号処理に、浮動小数
点数が不可欠とされ、マイクロ、コンピュータのｌノベ
ルの信号処理システムにも使われてきている。例えば、
音声分析システムにおいても、１６ビツト以上の精度が
要求されしかも実時間処理に近づけるため、高速演算が
求められている。従って、この２つの要求を同時に満足
させるため、固定小数点演算器に代って並列型（フラッ
シュ型）の浮動小数点演算器、特に乗算器が不可欠とさ
れる。これは、半導体集積回路（ＬＳＩ等）で実現され
る。

第１図に並列型の浮動小数点乗算器の従来例を示す。

浮動小数点数（厳密には、正規化浮動小数点数）は３２
ビツト語長で表現するとき、１ビツトの符号ビットＳ、
ｓビットの指数Ｅ、２３ビットの仮数Ｆのビット配分と
なる。符号ビットＳは、Ｓ−〇で正を、Ｓ−１で負の数
を示す。指数Ｅはオフセット、バイナリ−表現の数で、
基数は２．定数１２８だけ偏位している。従って、Ｅは
○≦Ｅ≦２５６の範囲にある。仮数Ｆは、正規化された
正の小数点数であって、そのＭＳＢは常に１となり小数
点が先頭にあるため、０．５≦Ｆ〈１となる。

従って、実際の数は、（−’）８・Ｆ・２８で表わされ
る。ここでｅは真の指数であり、ｅ二Ｅ−１２８であっ
て、−１２８≦ｅ≦１２７である。

今、乗数Ｘ、被乗数Ｙを乗算し、積Ｚを得るとき、次式
の如くなる。

ＸＸＹ＝［（−１）　　ｘ−ＦＸ−２ｘ］Ｘ［（−１）
　”−Ｆ、％）２　ｙ〕 （１） 即ち、Ｓ２−８ｘ■８　ｙ（２） Ｆ２−ＦｘｘＦｙ（３） ｅ　＝ｅ　　＋ｅ　　　　　　　　（４）ｚ　　　ｘ　
　　ｙ なお、■は排他的論理和を表わす。４式から、θ＝Ｅ　
−１２８＝（Ｅ　−１２８）＋（Ｅｙ−１２８）ｚ　　
　　ｚ　　　　　　　　　　　　ｘ、’、Ｅ　＝ｌｉ：
　＋Ｅ　−１２８（５）ｘｙ ２．３．５式から、積Ｚが得られるがこれが成立するの
は、０．５≦Ｆ２〈１の場合である。先に述べたように
、Ｆｘ、Ｆ、は、０．５≦Ｆｘ、Ｆｙ〈１であるから、
Ｆ２は、０．２５≦Ｆ２〈１となる。Ｆ２がｏ、２６≦
Ｆ２（０，６になった場合、Ｆ２（７）ＭＳＢがＯとな
り、正規化するためには、左に１ビツトシフトして、Ｍ
ＳＢを１とすると共に、５式のＦ２から１を減じる必要
がある。従って、０・２６≦Ｆ２（０，５（７）場合に
は、２ＸＦｘｘＦｙをあらためて積Ｚの仮数Ｆ２とし、
指数Ｅ２を、 Ｅ　　＝Ｅ　　十Ｅ　　−１２８−１（６）ｚ　　　ｘ
　　　ｙ とする。

第１図の１は仮数Ｆｘ、Ｆｙの積Ｆ２を得るだめの仮数
乗算器であり、２３×２３ビツトの並列型符号なし数乗
算器であって、公知の回路である。

仮数乗算器１の出力は、ＭＳＢであるｆとそれに続く２
３ピツト（第１図のＰ）の合剖２４ビットである。２は
、正規化した仮数Ｆ２を得るだめの正規化回路であって
、具体的には制御入力付きの１ビツト左シフタである。

これも公知の回路、例えば２人カマルチグレクサ２３個
で構成できる。

正規化回路２の制御人力Ｃに０が入力されたとき入力（
ｆ、Ｐ）は１ビツト左シフトされて、出力ｅ　　７ｊ−
１、 Ｆ　はＰが出力され、逆に１が入力されたときには、シ
フトキれず、出力Ｆ２には、ｆ、！：ｐの上位２２ビツ
トが出力される。３，４は指数Ｅｘ、Ｅアを加算するだ
めの加算器であって、それぞれ８ビツト、９ビツト加算
器である。

加算器３．４も公知の加算器である。加算器３の出力に
はＥｘ十Ｅ、が得られる。加算器４は、６式の最終項の
−１２８を実現するために、−１２８を２の補数で表わ
した１８０Ｈを加算するためのものである。なお、添字
″Ｈ°″は１６進数表現であることを示す。従って加算
器４の出力には、Ｅｘ＋Ｅ　　−１２８が得られる。た
だし、この出力は８ビット長である。８はパターン発生
回路であり、仮数乗算器１のＭＳＢ出力ｆが０のとき”
　０１　Ｈ’”全出力し、逆に１のとき”　ＯＯＨ”　
　を出力するもノテ、公知のロジック・ゲートで簡単に
構成できる。９は、加算器４の出力から、パターン発生
回路８の出力を減算する減算器である。ｊ！１ち、減算
器。は、ｆ＝ｏ（７）とき、デクリメンタとして働きｆ
＝１のとき、入力をそのまま出力する機能を有ア、・ミ
・ する。５は、２式を実現するだめの排他的論理和ゲート
であり、その出力に符号ビットＳ２が得られる。

次に、動作について説明する。

仮数乗算器１０Ｍ５Ｂ出力ｆが１のときは、０．５≦Ｆ
　ＸＦ　＜１の場合で、すでに正規状態にあｙ って、この出力（ｆ、ｐ）の上位２３ビツトは正規化回
路２を素通りしてＦ２となる。一方、パターン発生回路
８は○ＯＨ”を出力して、減算器９の出力には、５式の
Ｆ２が得られる。次に、ｏ、２５≦Ｅ　ＸＥ　（ｏ、５
の場合には、ｆ−ｏとなりｙ 仮数乗算器１の出力Ｐが、正規化回路２の働きでＦ２と
して出力される。

同時にパターン発生回路８には”　ＯＩ　Ｈ’″が出力
されて、減算器９の出力には、６式のＦ２が得られる。

従って、正規化浮動小数点乗算器として正しく動作する
ことがわかる。

さて、第１図の浮動小数点乗算器の乗算時間は仮数乗算
器１の乗算時間（ｆが決定する迄の最大時間）と、パタ
ーン発生口１ｉ１１ｉ＜８の遅延時間と、減算器９の減
算時間との総和となる。これは、加算器３と４での加算
時間に比して、仮数乗算器の乗算時間がはるかに大きい
からである。ここで、上述したパターン発生回路８と減
算器９の遅延時間の大きさを大まかに見積ると、パター
ン発生回路８を１ゲ一ト分の遅延とすると、減算器９で
は１６ゲ一ト分９合計１７ゲート分の遅延時間となる。

これに対し、仮数乗算器１の乗算時間は約１３４ゲート
分の遅延時間となるから、上記のパターン発生回路８と
減算器９の遅延時間は、第１図の浮動小数点乗算器の乗
算時間の約９分の１を占めていることになり、乗算の高
速化を阻んでいる。

発明の目的 本発明は、上述した従来の問題を解決すべく成されたも
ので、乗算時間を最大限に短縮した並列型浮動小数点乗
算器を提供することを目的とする。

発明の構成 本発明は、正規化処理に伴なって予測される２つの指数
値を計算、用意しておいて、仮数乗算が終了すると、直
ちに用意しておいた２つの指数値９　、　・ から適正な１つを選択出力することによって、浮動小数
点数の指数部を、即ち乗算結果を高速に得られるように
したものである。

実施例の説明 第２図に本発明の浮動小数点乗算器の実施例を示す。説
明の都合上帆う浮動小数点数のフォーマットは従来例で
説明したものと同じものを採用する。

従って、ＳＸ、Ｓアは乗数、被乗数の符号ビットであり
、Ｅｘ、Ｅｙは乗数被乗数の８ビツト長の指数であ’）
　、ＦＸ　Ｉ　Ｆｙは乗数、被乗数の２３ビツト長の仮
数である。

第２図の１〜６は、第１図の従来例の１〜６と全く同じ
ものであって、１は仮数乗算器、２は正規化回路、３．
４は加算器、６は排他的論理和ゲートである。即ち、積
Ｚの符号ピッ）　Ｓ２を仮数Ｆ２は、それぞれ排他的論
理和ゲート６、正規化回路２の出力に得られる。

上述したように、加算器４の出力には、５式で示される
（ＥＸ十Ｅアー１２８）が８ビツト長で出力ｉｏ　　　
、、、−、・ される。６は、入力された数から１を減算して出力する
８ビ′ツトのデクリメンタであり、公知の回路で実現で
きる。７はマルチプレクサであり、制御入力端子Ｃに０
が入力されたとき、８ビツト長の入力Ａを選択出力し、
Ｃに１が入力されたとき同じく８ビツト長の入力Ｂを選
択出力する機能を有するもので、公知の回路で実現でき
る。

次に、第２図の実施例について説明する。

１〜５についての動作は、第１図の従来例と全く同じで
あるから説明を省略する。

仮数乗算器１０乗算結果（ＥｘＸＥア）が０．５≦ＥＸ
Ｅ＜１にある場合は正規化処理は不必要で７ （ＥｘＸＥア）のＭＳＢｆが１であるから、マルチプレ
クサ７は、入力Ｂを選択出力するから、出力される指数
Ｅ２は、加算器４の出力即ち、５式である（Ｅｘ＋Ｅア
ー１２８）となる。一方、乗算結果（ＥｘＸＥ、）が０
．２５≦ＥｘＸＥｙ〈０．５にある場合は、正規化処理
が必要で、ｆ−０であるからマルチプレクサ７は、入力
Ａを選択出力するから、出力される指数Ｅ２は、デクリ
メンタ６の出力即ち、１１　　　ｊ　、 ６式である（Ｅｘ十Ｅｙ−１２８−１）となる。従って
マルチプレクサ７の出力には正しい指数Ｅ２が得られる
ことになる。

次に、第２図の実施例の乗算時間を見積ってみる。仮数
乗算器１０乗算時間は約１３４ゲート分の遅延時間であ
る。一方、加算器３，４の加算時間は、それぞれ１６ゲ
ート、１８ゲ一ト分の遅延時間であり、デクリメンタ６
の減算時間は１６ゲ一ト分の遅延時間となるから、Ｅｘ
、Ｅｙが入力されてからマルチプレクサγの入力Ａに信
号が到着するのは、１６＋１８＋１６＝５０ゲ一ト分の
遅延時間の後である。従って、仮数乗算器１のｆ出力が
マルチプレクサ７の制御人力Ｃに到来するときには既に
入力Ａ、Ｂは確定してしまっている。

マルチプレクサ７の制御人力Ｃから出力迄の遅延時間は
２ゲ一ト分あるから、第２図の浮動小数点乗算器の乗算
時間は、１３４＋２：１３６ゲ一ト分の遅延時間である
。第１図の従来例の乗算時間が１３４＋１７＝１５１ゲ
一ト分の遅延時間であるから、大幅に乗算時間を短縮し
、高速乗算を可能にしている。特に、仮数乗算器１の乗
算時間以外の時間の′率は、全体の約６８分の１と大幅
に減少している。

なお、第２図の実施例に使った浮動小数点数フォーマン
トは上述のものだけではない。例えば、ＩＥＥＥ標準フ
ォーマットの３２ビット数においては、８ビツト（偏位
定数１２７のオフセット・バイナリ−の指数と、仮想的
に１を伴なった２３ビツトの仮数と、符号ビット（実施
例と同様）とで構成される。このとき、真の仮数Ｆは１
＋２３−２４ビツト長になり、１≦Ｆ＜２の範囲にあっ
て乗算を行ったとき、１≦ＦｘＸＦｙ〈４となるため、
ＦｘｘＦｙの範囲が２≦ＦｘＸＦｙ〈４にある場合に正
規化のため１ビット右シフトすると共に、指数加算結果
に１を加算する必要がある。従って、これを実現するた
めには、第２図の正規化回路２として１ビツト右シフタ
ーを、デクリメンタ６の代りにインクリメンタを使用す
れば同様に可能である。

発明の効果 １３　　　　　・・ 従って、本発明によれば、正規化浮動小数点乗算の乗算
速度を最大限に高めた並列型浮動小数点乗算器を得るこ
とができ、各種のディジタル信号処理を高速に実行する
など極めて高い価値を有するものである。

【図面の簡単な説明】

第１図は従来の浮動小数点乗算器の回路図、第２図は本
発明の浮動小数乗算器の実施例を示す回路図である。 １・・・・・・仮数乗算器、２・・・・・・正規化回路
、３．４・・・・・・加算器、６・・・・・・デクリメ
ンタ、７・・・・・・マルチプレクサ。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 、５２Ｅ２Ｆ２

Claims (4)

【特許請求の範囲】
1. （１）浮動小数点形式の乗数の仮数と、浮動小数点形式
   の被乗数の仮数とを乗算する仮数乗算器と、上記仮数乗
   算器の乗算結果に基づいて該乗算結果を正規化する正規
   化回路と、上記乗数の指数と上記被乗数の指数と所定の
   定数とを加算する指数加算器と、上記指数加算器の加算
   結果に１を加算するか、又は１を減算する第１の手段と
   、上記仮数乗算器の乗算結果に基づいて、上記指数加算
   器の出力か、又は上記第１の手段の出力のいずれか一方
   を選択出力するマルチプレクサとを具備し、上記マルチ
   プレクサの出力に浮動小数点形式の積の指数を得、上記
   正規化回路の出力に仮数を得るようにしたことを特徴と
   する浮動小数点乗算器。
2. （２）第１の手段が、上記指数加算器の加算結果から１
   を減算するデクリメンタであることを特徴とする特許請
   求の範囲第１項記載の浮動小数点乗算２、、、、 器。
3. （３）第１の手段が、上記指数加算器の加算結果に１を
   加算するインクリメンタであることを特徴とする特許請
   求の範囲第１項記載の浮動小数点乗算器。
4. （４）正規化回路が、上記仮数乗算器の乗算結果に基づ
   いて、該乗算結果を１ビツトシフトして出力するか、又
   はシフトせずに出力する１ビツトシフトであることを特
   徴とする特許請求の範囲第１項うＭＬ ５１３項のいずれか一項記載の浮動小数点乗算器。