JPH01128129A - 浮動小数点加減算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、浮動小数点加減算装置に関し、特に、拡張精
度加減算命令の実質減算を高速に実行する浮動小数点加
減算装置に関する。

〔従来の技術〕

従来、最大Ｎバイト幅の加減算を実行できる桁上伝播加
減算器を用いて、Ｍ×Ｎバイトの浮動小数点データの加
減算を実行する場合、次のような順序により行っている
。以下、このＭを２として、２Ｎバイトの浮動小数点デ
ータの加減算を実行する場合を説明する。まず、２Ｎバ
イトの桁合せを行う。その後、下位Ｎバイトより桁上伝
播加算器へデータを入力し、下位Ｎバイトから上位Ｎバ
イトへの桁上りと下位Ｎバイトの加減算結果を求める。

次に上位Ｎバイトのデータを桁上伝播加算器に入力し、
下位Ｎバイトからの桁上げがあれば最下位ビットに１１
１　ＩＩを加算し、上位Ｎバイトの加算結果を求める。

実質減算の場合には、上述のような加算による第１回目
加算により最上位からの桁上げを求め、求めた桁上げを
２回目下位加算の時の初期桁上げとし、その後に上位加
算を行い、実質減算を行う。このような演算処理を各マ
シンサイクル毎の処理で示すと、実質加算の場合には、
第４ａ図に示すように、■上位データセット、■下位デ
ータセット、■下位データ加減算処理、■上位データ加
減算処理、■上位データ結果出力。

■下位データ結果出力の各処理を行い、６マシンサイク
ルで演算処理を行う。また、実質減算の場合には、第４
ｂ図に示すように、■上位データセット、■下位データ
セット、■１回目下位データ加減算処理、■１回目上位
データ加減算処理、■２２回目下データ加減算処理、■
２回目上位データ加減算処理、■上位データ結果出力、
■下位データ結果出力の各処理を行い、゛８マシンサイ
クルで演算処理を行う。

なお、この種の加減算装置に関連する公知文献としては
、例えば、特開昭５９−４３４４１号公報、特開昭６０
−１８６９３２号公報等が挙げられる。

〔発明が解決しようとする問題点〕 ところで、上述のような従来技術では、実質減算の場合
（第４ｂ図）には、２Ｎパイ１〜の演算を２回行ってい
る。これは、最上位からの桁上げが不明であるためであ
り、実質減算でのＮバイ１〜の演算回数は４回となって
いる。このように、実質減算では演算回数が、実質加算
でのＮバイトの演算回数２回と比べて多くなり、Ｍ倍の
拡張精度で実質減算を行う場合には、それに比例して更
に演算回数が多くなる。このため、実質減算の場合には
、処理速度が遅いという問題があった。

本発明は、上記問題点を解決するためになされたもので
ある。

本発明の目的は、拡張精度加減算命令における実質減算
の高速化を可能にする浮動小数点加減算装置を提供する
ことにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面によって明らかになるであ
ろう。

〔問題点を解決するための手段〕

上記目的を達成するため、本発明においては、最大Ｎバ
イト幅の加減算を実行する桁上伝播加算器を用いてＭ×
Ｎバイトの浮動小数点加減算を行う浮動小数点加減算装
置ｂ＋おいて、Ｎバイトの桁上発生条件および桁上伝播
条件を作成する条件作成回路と、前記条件作成回路の桁
上発生条件および桁上伝播条件を保持する（Ｍ−１）個
の第１記憶回路と、前記条件作成回路の出力および前記
第１記憶回路出力によりＭ個のＮバイトの初期桁上げを
求める桁上先見回路と、前記桁上先見回路の初期桁上げ
を保持する（Ｍ−１）個の第２記憶回路と、前記桁上先
見回路の初期桁上げ出力と第２記憶回路の出力を選択す
るセレクタとを備えたことを特徴とする。

〔作用〕

前記手段によれば、最下位Ｎバイトの加減算を行う以前
に、条件作成回路により、上位（Ｍ−１）個のＮバイト
の桁上発生条件９桁上伝播条件を求めて、これらの条件
を第１記憶回路に保持する。

最下位Ｎバイトの加減算の実行時に、桁上先見回路によ
り、すべてのＮバイトの初期桁上げを求め、この初期桁
上げを第２記憶回路に保持し、セレン夕により初期桁上
げを選択して、順次上位Ｎバイトの演算データを入力し
て加減算演算を行い、Ｍ個の加減算の演算結果を得る。

すなわち、下位Ｎバイトの演算以前に」１位Ｎバイトの
桁上発生条件と桁上伝播条件を求めることにより、下位
Ｎバイトの実質減算を行う時の初期桁上げを求めること
ができる。上位Ｎバイ１〜の桁上発生条件がある場合、
もしくは、上位Ｎバイ１〜の桁上伝播条件があり、かつ
下位Ｎバイトの桁上発生条件がある場合、下位Ｎバイト
の初期桁」：げはＬＬ　Ｉ　Ｉ＋となり、そのどちらも
がない場合、下位Ｎバイトの初期桁上げは“Ｏ”となる
。この初期桁上げを全てのＮバイ１〜に対して求めて保
持しておき、順次に選択して、順次に上位Ｎバイ１−の
演算データを入力して加算を実行することにより、拡張
精度加減算命令での実質減算時の演算回数を、実質加算
時の演算回数と同じ回数に減らすことができ、演算の実
行時間を短縮することができる。

〔実施例〕

以下、本発明の一実施例を図面を用いて具体的に説明す
る。

第１図は、本発明の一実施例にかかる浮動小数点加減算
装置のブロック図である。便宜上、以下の説明では、Ｍ
＝２、Ｎ＝８とし、８バイトについての桁上発生条件２
桁上伝播条件として説明する。第２ａ図は、拡張精度加
減算命令を実行する場合のデータフォーマット（Ｍ＝２
．Ｎ＝８）の−例を示す図であり、第２ｂ図は、そのデ
ータフォーマットのデータを加減算する場合の加減算の
順序を説明する図である。

まず、第１図により本発明の一実施例にかかる浮動小数
点加減算装置の構成を説明する。第１図において、１０
と１１はそれぞれ７バイト長さの仮数部の入力レジスタ
、１２と１３はそれぞれ１バイトの長さの指数部の入力
レジスタ、１４は命令コードが設定されるレジスタであ
る。２３は１バイトの減算器であり、レジスタ１２およ
びレジスタ１３の内容を入力して指数部の大小判定を行
い、桁合せ量を求める。２０．２１．および２２はセレ
クタである。各セレクタ２０〜２２においては、前記減
算器２３における指数部の大小判定により、セレクタ２
０ではレジスタ１０またはレジスタ１１から指数部の小
さい方に対応する仮数部を選択し、セレクタ２１では指
数部の大きい方に対応する仮数部を選択し、また、セレ
クタ２２ではレジスタ１２またはレジスタ１３から大き
い方の指数部を選択する。３０と３１は、それぞれセレ
クタ２０およびセレクタ２１により選択された仮数部の
上位データを退避する退避レジスタである。

３２はレジスタ３０または１１０”データのどちらかを
選択するセレクタ、３３はセレクタ２０の出力またはレ
ジスタ３０の出力のどちらか一方を選択するセレクタ、
また、３４はセレクタ２１の出力またはレジスタ３１の
出力のどちらか一方を選択するセレクタである。

４０は１４バイト入力で７バイト出力のプリシフタあり
、減算器２３で求めた桁合せ量に従い、セレクタ３２と
セレクタ３３の出力を入力して、それを右方向にシフト
する。４２は命令コードおよび加減算を行うデータの符
号により実質加算か実質減算かを決定する実質加減算決
定回路である。４１は補数回路である。実質加減算決定
回路４２の出力に従い、実質加算の場合は、セレクタ３
４の出力データをそのまま出力し、実質減算の場合は、
セレクタ３４の出力データを１の補数に変換して出力す
る。

５０と５１は、プリシフタ４０と補数回路４１の出力を
ラッチする７バイトのレジスタである。５２は、セレク
タ２２の出力をラッチする１バイトのレジスタである。

５３は実質加減算決定回路４２の出力をラッチするレジ
スタである。６０と６１は７バイトの桁上伝播加算器で
ある。桁上伝播加算器６０はレジスタ５０と５１の出力
を入力し、初期桁上げを“０′″と仮定して加算を行い
、桁上伝播加算器６１は、初期桁上げを“１”と仮定し
て加算を行う。６２は桁上発生条件／桁上伝播条件を作
成する条件作成回路である。この条件作成回路６２は、
レジスタ５０．５１の出力を入力し、７バイトについて
の最上位ビットから桁上げが出力される桁上発生条件、
最下位ビットへの桁上げがあった時に最上位ビットから
桁上げが出力される桁上伝播条件を作成する。７０と７
１は、条件作成回路６２の出力の上位データをラツチす
るレジスタである。レジスタ７０には桁上発生条件を、
レジスタ７１には桁上伝播条件をそれぞれラッチする。

８０は桁上先見回路である。レジスタ７０の出力である
上位データの桁上発生条件、レジスタ７１の出力である
上位データの桁上伝播条件、および条件作成回路６２の
直接の出力である下位データの桁上発生条件および桁上
伝播条件を入力して、次のように上位７バイトおよび下
位７バイトへの初期桁上げを求めて出力する。ここでは
、桁上先見回路８０へ入力される上位データ桁上発生条
件をＧＨ１上位データ桁上伝播条件をＰＨ１下位データ
桁上発生条件をＧＬ、下位データ桁上伝播条件をＰＬと
して説明する。

実質加算の場合、上位７バイトへの初期桁上げは、下位
データ桁上発生条件ＧＬ＝１ならば、初期桁上げを「１
」とし、下位データ桁上発生条件ＧＬ＝Ｏならば、初期
桁上げをｒＯＪとする。また、下位７バイトへの初期桁
上げは「０」とする。

実質減算の場合、上位７バイトへの初期桁上げは、下位
データ桁上伝播条件ＰＬおよび上位データ桁上発生条件
ＧＨによって、ＧＬ＋ＧＨ−ＰＬ＝１ならば、初期桁上
げは「１」とし、ＧＬ＋ＧＨ−ＰＬ＝Ｏならば、初期桁
上げは「０」とする。

また、下位７バイトへの初期桁上げは、上位データ桁上
伝播条件ＰＨによって、ＧＨ十〇Ｌ−ＰＨ＝１ならば、
初期桁上げは「１」とし、ＧＨ＋ＧＬ　−ＰＨ＝Ｏなら
ば、初期桁上げは「０」とする。

８１は桁上先見回路８０の出力である上位７バイトへの
初期桁上げをラッチするレジスタである。８２は桁上先
見回路８０の出力の上位７バイトまたは下位７バイトへ
の初期桁上げのどちらか一方を選択するセレクタである
。また、８３はセレクタ８２の出力により、初期桁上げ
ｒＯＪを仮定した桁上伝播加算器６０の出力または初期
桁上げ「１」を仮定した桁上伝播加算器６１の出力のど
ちらか一方を選択するセレクタである。９０はセレクタ
８３の出力をラッチするレジスタである。

１００はレジスタ９０の出力の各桁毎に１１０”である
ことを検出するゼロ検出回路である。

１１０はレジスタ９０の下位データを出力する退避レジ
スタである。１１１はゼロ検出回路１００の下位データ
を退避する退避レジスタである。１２０はレジスタ９０
またはレジスタ１１０のどちらか一方を選択するセレク
タ、１２１はレジスタ１１０またはパ０″″データのど
ちらか一方を選択するセレクタである。

１２２はレジスタ１１１の出力の下位ゼロデータとゼロ
検出回路１００の出力である上位ゼロデータにより、ボ
ストノーマライズ処理ためのシフトカラン１〜数を作成
するシフトカウント作成回路である。１２３は１４バイ
ト入力で７バイト出力のシックであり、シフトカウント
作成回路１２２の出力のシフトカウント数に従い、セレ
クタ１２０およびセレクタ１２１からの出力データをシ
フトし、正規化して出力する。

また、１２４はシフトカウント作成回路１２２の出力の
シフトカウント数に従い、指数部の補正演算を行う指数
補正加減算器である。

次に、このように構成されている浮動小数点加減算装置
により、′拡張精度加減算命令を実行した時の動作を説
明する。

この拡張精度加減算命令は、第３図に示すような各マシ
ンサイクル毎の処理で実行される。ここでは、実質加算
、実質減算の各処理は共に、■上位データセット、■下
位データセット、■下位データ加減算処理、■上位デー
タ加減算処理、■上位データ結果出力、■下位データ結
果出力の順に各処理が行われ、演算処理が実行される。

まず、拡張精度加減算命令の実行開始時点で、第２ａ図
に示すようなデータフォーマットの演算データが与えら
れると、レジスタ１０には第１オペランドの仮数部が、
レジスタ１１には第２オペランドの仮数部が設定され、
レジスタ１２には第１オペランドの指数部、レジスタ１
３には第２オペランドの指数部が設定され、さらにレジ
スタ１４には命令コードが設定される。

［■上位データセット］ レジスタ１２およびレジスタ１３の指数部データは、減
算器２３に入力され、指数部の大小判定と桁合せ量が求
められる。この指数部の大小判定に従い、セレクタ２０
およびセレクタ２１により、レジスタ１０とレジスタ１
１とにラッチされた上位仮数部データを選択して、指数
小側のデータをレジスタ３０に、指数大側のデータをレ
ジスタ３１に、それぞれ退避する。その動作と並行して
、実質加減算決定回路４２ではレジスタ１４の命令コー
ド、レジスタ１２およびレジスタ１３の符号により実質
加算であるか実質減算であるかを決定し、その値により
セレクタ２１の出力の指数大側に対応する上位仮数部デ
ータは、セレクタ３４を介して、補数回路４１に入力さ
れ、実質加算であればそのまま、実質減算であれば１の
補数に変換して出力し、レジスタ５１にラッチする。

またセレクタ２０の出力の指数小側の」１位仮数データ
はセレクタ３３を介しくこのときセレクタ３２は“０”
データを選択する）プリシフタ４０に入力され、減算器
２３で求めた桁合せ量に従いシフトを行い、その結果を
レジスタ５０にセットする。

［■下位データセラ１−］ 続いて、レジスタ５０およびレジスタ５１セツトされた
上位データは、桁上発生条件／桁上伝播条件を作成する
条件作成回路６２に入力され、桁上発生条件と桁上伝播
条件が求められて、レジスタ７０およびレジスタ７１に
ラッチされる。この桁上発生条件と桁上伝播条件を求め
る動作と並行して、レジスタ１０とレジスタ１１にはそ
れぞれ第１オペランドと第２オペランドの下位仮数部デ
ータＢ、　Ｄ　（第２ｂ図）が設定され、上述の上位仮
数部データをセットする処理と同様に、セレクタ２０お
よびセレクタ２１により、それぞれに指数小側および指
数大側を選択し、その後、セレクタ３３およびセレクタ
３４を介しくセレクタ３２はレジスタ３０の出力を選択
し、プリシフタ４０に入力する）、プリシフタ４０゜補
数回路４１により、それぞれシフト等の処理を行い、レ
ジスタ５０およびレジスタ５１に下位仮数部データが、
桁合せした状態でラッチされる。

［■下位データ加減算処理コ レジスタ５０およびレジスタ５１にラッチされた下位仮
数部データが、桁上伝播加算器６０および桁上伝播加算
器６１に入力され、１回目加減算（第２ｂ図）が行われ
る。この動作と並行して、レジスタ５０およびレジスタ
５１にラッチされた下位仮数部データは、条件作成回路
６２により、下位仮数部データの桁上発生条件および桁
上伝播条件を作成し、レジスタ７０およびレジスタ７１
にラッチしである上位仮数部データの桁上発生条件９桁
上伝播条件と共に桁上先見回路８０に入力し、上位デー
タおよび下位データの初期桁上げを求める。求まった上
位の初期桁上げはレジスタ８１にラッチされ、下位の初
期桁上げはセレクタ８２を介して、セレクタ８３に入力
され、初期桁上げをＩＩ　ＯＩＩとして加算する桁上伝
播加算器６０の出力または初期桁上げを′１″として加
算してする桁上伝播加算器６１の出力を選択して、レジ
スタ９０にラッチする。　この１回目加減算の下位デー
タの加減算と平行して、レジスタ３０およびレジスタ３
１に退避されていた第１オペランドおよび第２オペラン
ドの上位仮数部データは、それぞれセレクタ３３および
セレクタ３４を介して（セレクタ３２は“０”データを
選択する）、プリシフタ４０．補数回路４１により桁合
せされ、レジスタ５０およびレジスタ５１に上位仮数部
データが、桁合せした状態でラッチされる。

＝１５− ［■上位データ加減算処理］ 続いて、レジスタ９０にラッチされた下位の加減算結果
は、レジスタ１１０に退避されると共にゼロ検出回路１
００に入力され、ゼロ検出回路１００によって各桁毎の
“０”が検出され、レジスタ１１１にラッチされる。

レジスタ５０およびレジスタ５１にラッチされた上位デ
ータは、桁上伝播加算器６０および桁上伝播加算器６１
に入力され、２回目加減算（第２ｂ図）が行われる。こ
のとき、レジスタ８１にセットされた上位の初期桁上げ
がセレクタ８２を介してセレクタ８３に入力され、初期
桁上げを′Ｏ″として加算する桁上伝播加算器６０の出
力、または初期桁上げをＬＬ　Ｉ　Ｔｒとして加算する
桁上伝播加算器６１の出力を選択し、レジスタ９０にラ
ッチする。

［■上位データ結果出力］ レジスタ９０にラッチされた上位仮数部データの加減算
結果は、ゼロ検出回路１００に入力され、各桁毎のＩＩ
　ＯＩＩを検出し、レジスタ１１１にラッチされている
下位加減算結果の各桁毎の（ｌ　ＯＩＩの検出結果と共
に、ボストノーマライズのシフト量を作成するため、シ
フトカウント作成回路１２２に入力されて、シフトカウ
ント数のデータが作成される。

加減算結果の上位仮数部データを出力するために。

セレクタ１２０がレジスタ９０の出力を選択し、セレク
タ１２１がレジスタ１１０の出力を選択する。そして、
シフトカラン１〜作成回路１２２からのシフ１〜カウン
ト数によりシフタ１２３は、セレクタ１２０およびセレ
クタ１２１で選択された加減算結果について、上位桁に
“０”がなくなるまで左にシフトして、上位仮数部デー
タを出力する。

［■下位データ結果出力］ 次に、加減算結果の下位仮数部データを出力するために
、セレクタ１２０により下位仮数部データがラッチされ
ているレジスタ１１０の出力を選択し、セレクタ１２１
が“Ｏ”データを選択する。そして、シフトカラン１〜
作成回路１２２からのシフ１−カウント数によりシフタ
１２３は、セレクタ１２０およびセレクタ１２１で選択
された加減算結果について、上位桁に１１０”がなくな
るまで左にシフトして、下位仮数部データを出力する。

また、指数補正加減算器１２４では、レジスタ５２の出
力である指数部について、シフトカラン１へ数を差し引
き、指数部データを出力する。

以上により、拡張精度加減算命令の演算結果として、上
位８バイト、下位８バイトが求められる。

なお、実質減算時で、１４バイトの最上位ビットからの
桁上げが“Ｏ”の場合、すなわち、Ｇ　Ｈ＋ＧＬ　−Ｐ
Ｈ＝Ｏの場合には、１の補数を出力すればよい。

以上、説明したように、本実施例によれば、拡張精度加
減算命令の演算処理の動作時間は、第３図に示すように
、実質加算の演算処理および実質減算の演算処理は共に
、６マシンサイクルで演算処理が行える。従来では、実
質加算が６マシンサイクル（第４ａ図）、実質減算が８
マシンサイクル（第４ａ図）必要としたのに対し、本実
施例の浮動小数点加減算装置では、拡張精度加減算命令
の演算処理の動作時間が、実質加算および実質減算共に
６マシンサイクルとなり、演算処理の高速化が図かられ
ている。

また、本実施例の浮動小数点加減算装置の説明では、７
バイト単位の桁上発生条件、桁上伝播条件としたが、７
バイ１〜を複数のグループに分け、各クループでの桁上
発生条件、桁上伝播条件を求め、各グループ単位に加算
結果の選択を行ってもよい。また、拡張精度加減命令の
動作についてのみ説明したが、命令コードにより倍精度
、ｒ林精度加算命令が動作するようにもできる。

以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。

〔発明の効果〕

以上、説明したように、本発明によれば、拡張精度加減
算命令における実質減算の高速化が可能となり、この浮
動小数点加減算装置では、実質加算と実質減算の出現頻
度が同程度だとすると、平均して、数マシンサイクルの
短縮が可能となり、性能を向上することができる。

【図面の簡単な説明】

第１図は、本発明の一実施例にかかる浮動小数点加減算
装置のブロック図、 第２ａ図は、拡張精度加減算命令を実行する場合のデー
タフォーマットの一例を示す図、第２ｂ図は、第２ａ図
のデータフォーマットのデータを加減算する場合の加減
算の順序を説明する図、 第３図は、本発明の一実施例による浮動小数点加減算装
置により実質加算または実質減算を実行する場合の各マ
シンサイクルでの処理を説明する図、　第４ａ図は、従
来における浮動小数点加減算装置により実質加算を実行
する場合の各マシンサイクルでの処理を説明する図、 第４ｂ図は、従来における浮動小数点加減算装置により
実質減算を実行する場合の各マシンサイクルでの処理を
説明する図である。 図中、１０．１１・・・仮数部レジスタ、１２．１３・
・・指数部レジスタ、１４・・・命令コードレジスタ、
２３・・・減算器、４０・・・プリシフタ、４１・・・
補数回路、４２・・・実質加減算決定回路、６０．６１
・・・桁」二伝播加算器、６２・・・条件作成回路、７
０．７１・・レジスタ（第１記憶回路）、８０・・・桁
上先見回路、８１・・・レジスタ（第２記憶回路）、８
２・・・セレクタである。

Claims (1)

【特許請求の範囲】
1. １、最大Ｎバイト幅の加減算を実行する桁上伝播加算器
   を用いてＭ×Ｎバイトの浮動小数点加減算を行う浮動小
   数点加減算装置において、Ｎバイトの桁上発生条件およ
   び桁上伝播条件を作成する条件作成回路と、前記条件作
   成回路の桁上発生条件および桁上伝播条件を保持する（
   Ｍ−１）個の第１記憶回路と、前記条件作成回路の出力
   および前記第１記憶回路出力によりＭ個のＮバイトの初
   期桁上げを求める桁上先見回路と、前記桁上先見回路の
   初期桁上げを保持する（Ｍ−１）個の第２記憶回路と、
   前記桁上先見回路の初期桁上げ出力と第２記憶回路の出
   力を選択するセレクタとを備えたことを特徴とする浮動
   小数点加減算装置。