JPH0991118A - 浮動小数点演算装置 - Google Patents

Abstract

(57)【要約】 【課題】 拡張精度命令の処理の高速化を図ると共に、
短精度、長精度命令の並列実行を可能とした浮動小数点
演算装置。 【解決手段】 本発明は、８バイト幅の浮動小数点レジ
スタに対し、各１６バイト幅の２組のオペランドデータ
を必要とする拡張精度命令を処理する浮動小数点演算装
置であり、前記浮動小数点レジスタ１００に、各８バイ
ト幅の４組の浮動小数点レジスタ読み出しポート（パス
１３〜１６に接続）と、各８バイト幅の２組の浮動小数
点レジスタ書き込みポート（パス９、１０に接続）とを
設け、演算器５１０を１６バイト幅として構成し、拡張
精度命令オペランドデータの読み出し、演算結果の浮動
小数点レジスタへの書き込みの処理をそれぞれ１回の処
理で行うように構成される。前記１６バイト幅の演算器
は、２つの８バイト幅演算器にフィールド分割可能であ
り、拡張精度命令以外の長精度幅、短精度幅の命令を並
列実行することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、浮動小数点演算装
置に係り、特に、拡張精度命令の処理の高速化を図ると
共に、短精度及び長精度命令の並列実行を可能とした浮
動小数点演算装置に関する。

【０００２】

【従来の技術】一般に、科学技術計算の分野において
は、主たるデータ表現形式として浮動小数点データ形式
が用いられる。

【０００３】図５は浮動小数点データのデータ形式を説
明する図、図６は従来技術による浮動小数点演算装置の
構成例を示す回路図である。図６において、１００は浮
動小数点レジスタ（ＦＰＲ）、１０１は第１オペランド
読み出しレジスタ（ＦＢＲ）、１０２は第２オペランド
読み出しレジスタ（ＦＡＲ）、１０３は第１オペランド
読み出し退避レジスタ(ＦＢＲＨ)、１０４は第２オペラ
ンド読み出し退避レジスタ（ＦＡＲＨ）、２００はＦＰ
Ｒ読み出しアドレス生成回路、２５０はＦＰＲ書き込み
アドレス生成回路、３００、３０１は演算器入力選択回
路、４００は演算器入力セレクト信号生成回路、５００
は演算器である。

【０００４】図５に示すに浮動小数点データのデータ形
式は、ＨＩＴＡＣ Ｍシリーズ処理装置で用いられる浮
動小数点データのデータ形式であり、浮動小数点データ
は、１ビットの符号部Ｓ、７ビットの指数部、及び、仮
数部からなる。

【０００５】１ビットの符号部は仮数に対する符号であ
り、７ビットの指数部は、excess６４表現により１６進
数で表わされた仮数部を１６の累乗倍する数を表わす。
また、仮数部は、最上位桁の左に小数点のある１６進数
である。浮動小数点数のデータ形式には、仮数部が６桁
３バイトの短精度形式、仮数部が１４桁７バイトの長精
度形式、仮数部が２８桁１４バイトの拡張精度形式の３
形式がある。

【０００６】図６に示す従来技術による浮動小数点演算
装置の回路は、短精度形式、長精度形式、拡張精度形式
の浮動小数点データを扱うことが可能なもので、以下、
これについて説明する。

【０００７】この従来技術は、ＦＰＲ１００、ＦＢＲ１
０１、ＦＡＲ１０２、ＦＢＲＨ１０３、ＦＡＲＨ１０
４、ＦＰＲ読み出しアドレス生成回路２００、ＦＰＲ書
き込みアドレス生成回路２５０、演算器入力選択回路３
００、３０１、演算器入力セレクト信号生成回路４０
０、演算器５００を備えて構成される。この従来技術に
よる演算装置において、ＦＰＲ１００は、８バイト幅の
ＦＰＲデータ書き込みパス９が接続される１つの書き込
みポートと、各８バイト幅の合計１６バイトのＦＰＲデ
ータ読み出しパス１１、１２が接続される２つの読み出
しポートを備えて構成される。

【０００８】ＦＰＲ１００からのデータの読み出しは、
ＦＰＲ読み出しアドレス生成回路２００により生成され
たＦＰＲ読み出しアドレス（第１オペランド用アドレス
３１と第２オペランド用アドレス３２）により指示され
る。

【０００９】そして、各レジスタ１０１〜１０４に設定
されたオペランドデータは、演算器入力セレクト信号生
成回路４００からのセレクト信号４１、４３の指示によ
り制御される演算器入力選択回路３００、３０１に選択
されて演算器５００に入力されて演算処理される。演算
器５００の演算結果は、図示しないメモリあるいは８バ
イト幅のＦＰＲ書き込みデータパス９を経てＦＰＲ１０
０に書き込まれる。

【００１０】図６に示す演算装置により、短精度形式、
長精度形式の浮動小数点データを扱う演算処理を行う場
合、図示演算装置は、まず、ＦＰＲ１００からの１回の
読み出しにより処理すべきデータ各８バイトを読み出し
パス１１、１２を通して８バイト幅のＦＢＲ１０１、Ｆ
ＢＲ１０２に設定する。その後、ＦＢＲ１０１、ＦＡＲ
１０２に設定されたデータは、選択回路３００、３０１
でセレクトされた後、演算器５００により目的の演算処
理が行われる。そして、その演算結果は、ＦＰＲ書き込
みデータパス９を介してＦＰＲ１００に書き込まれる。

【００１１】一方、図６に示す演算装置により、拡張精
度形式の浮動小数点データを扱う演算処理を行う場合、
図示演算装置は、ＦＰＲ１００から処理すべきデータを
２回読み出すことが必要となる。すなわち、１回目の読
み出しにより、処理すべきデータの前半各８バイトが、
ＦＢＲ１０１、ＦＡＲ１０２に設定される。また、２回
目の読み出しにより、１回目の読み出し時にＦＢＲ１０
１、ＦＡＲ１０２に設定された前半各８バイトのデータ
を、それぞれ、ＦＢＲＨ１０３、ＦＡＲＨ１０４に退避
すると共に、データの後半各８バイトが、ＦＢＲ１０
１、ＦＡＲ１０２設定される。

【００１２】各レジスタ１０１〜１０４に設定されたデ
ータは、演算器入力セレクト信号生成回路４００からの
セレクト信号４１、４３により制御される演算器入力選
択回路３００、３０１でセレクトされ、演算器５００を
２回使用することにより目的の演算処理が行われる。そ
の演算結果は、ＦＰＲ書き込みデータパス９を介し前半
８バイト、後半８バイトの２回に分けてＦＰＲ１００に
書き込まれる。

【００１３】図７は従来技術による浮動小数点演算装置
の他の構成例を示す回路図である。図７において、５１
０は拡張精度演算器であり、他の符号は図６の場合と同
一である。この図７に示す従来技術による演算装置は、
図６に示す浮動小数点演算装置の回路を更に改良したも
のであり、命令形式により、使用する演算器を分離した
構成としたものである。

【００１４】この従来技術による演算装置は、短精度形
式、長精度形式の命令について、８バイト幅の演算器５
００を使用して演算処理を行い、拡張精度形式の命令に
ついて、新たに設けた１６バイト幅の拡張精度形式の命
令の演算処理を行う専用の演算器５１０を使用するもの
である。

【００１５】このように図７に示す従来技術は、１６バ
イト幅の拡張精度形式の命令専用の演算器５１０を設け
ることにより、拡張精度形式の命令に対し、前半８バイ
ト、後半８バイトの２回に分けて８バイト幅の演算器５
００を繰返し使用している図６により説明したものに比
較して、１６バイトデータについて１回の演算処理によ
り結果を求めることができるので、演算処理の高速化を
図ることができるものである。

【００１６】図８は前述した図６、図７に示す従来技術
におけるＦＰＲ読み出しアドレス生成回路２００の構成
と該回路内に含まれる命令デコード回路の制御を説明す
る図であり、以下、これについて説明する。

【００１７】ＦＰＲ読み出しアドレス生成回路２００
は、図８（ａ）に示すように、命令デコード回路２０５
と、＋２インクリメンタ２０６、２０７と、選択回路２
０８、２０９とにより構成される。

【００１８】図８（ａ）において、拡張精度命令の処理
の場合、Ｒ１、Ｒ２で示されるＦＰＲ番号が１回目のＦ
ＰＲ読み出しデータのＦＰＲアドレスとして、それぞ
れ、パス５１、５３に与えられる。次に、２回目のＦＰ
Ｒ読み出しデータのＦＰＲアドレスとして、＋２インク
リメンタ２０６、２０７でインクリメントしたＲ１＋
２、Ｒ２＋２のアドレスがそれぞれパス５２、５４に与
えられる。パス５１〜５４は、命令デコード回路２０５
からのセレクト信号２１〜２４の指示によりセレクトさ
れ選択回路２０８、２０９を通して、第１オペランド用
のＦＰＲ読み出しアドレス３１、第２オペランド用のＦ
ＰＲ読み出しアドレス３２に反映される。

【００１９】また、図６、図７において、演算結果の書
き込み時、Ｒ１で示されるＦＰＲ番号が、演算結果デー
タの１回目のＦＰＲ書き込みアドレスとしてパス７１に
反映され、Ｒ１＋２で示されるＦＰＲ番号が、演算結果
データの２回目のＦＰＲ書き込みアドレスとして再度パ
ス７１に反映される。

【００２０】前述を纏めて示すのが図８（ｂ）に示す命
令デコード回路の制御を説明する図であり、拡張精度命
令の処理の場合と、そうでない場合とのセレクトパスと
読み出しアドレスの状況を示している。

【００２１】前述したように図６に示す演算装置は、拡
張精度形式の浮動小数点データの演算処理を行う場合、
２回の読み出し処理と２回の書き込み処理とが必要とな
り、高速な演算を行うことが困難なものである。

【００２２】また、図７に示す従来技術は、命令形式毎
に使用する演算器を分けて使用するために２つの独立し
た演算器を必要とし、演算器５００のみの使用により命
令処理を行う場合と比較してハードウエア量の増加を招
くものである。

【００２３】なお、この種の浮動小数点演算装置に関す
る従来技術として、例えば、特開昭５９−４３４４１号
公報（図６により説明したもの）、特開平２−７９１２
０号公報（図７により説明したもの）等に記載された技
術が知られている。

【００２４】

【発明が解決しようとする課題】前述の図６により説明
した従来技術は、拡張精度形式の浮動小数点データを扱
う演算の場合、ＦＰＲからの２回の読み出しにより処理
すべきデータの各１６バイトがレジスタ１０１〜１０４
に設定されるまで、演算器５００による処理を開始する
ことができず、また、拡張精度形式の命令に対し、前半
８バイト、後半８バイトの２回に分けて８バイト幅の演
算器５００を繰返し使用する必要があり、演算処理の高
速化が困難であるという問題点を有している。

【００２５】また、図７により説明した従来技術は、拡
張精度形式の命令に対して、専用の１６バイト幅演算器
５１０を用意し、１６バイトデータの１回の演算処理に
より結果を求めることが可能なものであるが、演算結果
の書き込みは、図６の場合と同様に前半８バイト、後半
８バイトの２回行わなければならず、また、２つの演算
器を設けることにより大幅な物量の増加が必須となると
いう問題点を生じている。

【００２６】本発明の目的は、前述した従来技術の問題
点を解決し、演算器の物量を増加させることなく、拡張
精度命令の演算の高速化を図ることを可能にし、かつ、
短精度、及び、長精度命令の並列実行を可能として、演
算の高速化、高効率化を図ることを可能とした浮動小数
点演算装置を提供することにある。

【００２７】

【課題を解決するための手段】本発明によれば前記目的
は、８バイト幅の浮動小数点レジスタに対し、各１６バ
イト幅の２組のオペランドデータを必要とする拡張精度
命令を処理する浮動小数点演算装置において、前記浮動
小数点レジスタに、各８バイト幅の４組の浮動小数点レ
ジスタ読み出しポートと、各８バイト幅の２組の浮動小
数点レジスタ書き込みポートとを設け、演算器を１６バ
イト幅として構成し、拡張精度命令オペランドデータの
読み出し、演算結果の浮動小数点レジスタへの書き込み
の処理をそれぞれ１回の処理で行うことにより達成され
る。

【００２８】また、前記目的は、前記１６バイト幅の演
算器を２つの８バイト幅演算器にフィールド分割し、拡
張精度命令以外の命令を並列実行可能とすることにより
達成される。

【００２９】本発明は、前述したように構成されるの
で、拡張精度形式の浮動小数点データを扱う演算を、処
理すべきデータの各１６バイトを１回の読み出しによ
り、浮動小数点レジスタから読み出しレジスタに設定す
ることが可能となり、演算器による処理の開始を早める
ことができる。また、１６バイト幅の演算器の出力であ
る１６バイトの演算結果データを１回の動作で浮動小数
点レジスタに書き込むことができる。これにより、本発
明は、拡張精度形式の浮動小数点データの高速な処理を
行うことができる。

【００３０】また、本発明は、拡張精度用浮動小数点演
算器を分割利用することが可能であるので、拡張命令以
外のメッセージについて、４通りの命令の組合せによる
浮動小数点命令の並列実行が可能となる。

【００３１】

【発明の実施の形態】以下、本発明による浮動小数点演
算装置の一実施形態を図面により詳細に説明する。

【００３２】図１は本発明の一実施形態による浮動小数
点演算装置の構成を示す回路図である。図１において、
１０５〜１０８は８バイト幅のＦＰＲ読み出しレジス
タ、３０３、３０４は選択回路であり、他の符号は図７
の場合と同一である。

【００３３】図１に示す本発明の実施形態は、図５によ
り説明したデータ形式の浮動小数点データの処理を行う
ものであり、各８バイト幅の２つの書き込みポートと各
８バイト幅の４つの読み出しポートとを有して構成され
るＦＰＲ１００と、４つの８バイト幅のＦＰＲ読み出し
レジスタ１０５〜１０８と、１つの拡張精度演算器を備
えて構成される点で前述した従来技術の構成と相違し、
その他の構成は従来技術の場合と同一である。

【００３４】図１に示す本発明の一実施形態において、
拡張精度命令の演算を行う場合のＦＰＲ１００からのデ
ータの読み出しは、ＦＰＲ読み出しアドレス生成回路２
００により生成された第１オペランド用のＦＰＲ読み出
しアドレス３３、３４と第２オペランド用のＦＰＲ読み
出しアドレス３５、３６により指示されて行われ、１回
の処理で必要なオペランドデータがＦＰＲ読み出しレジ
スタ１０５〜１０８に設定される。これにより、ＦＰＲ
読み出しレジスタ１０５〜１０８に設定されたオペラン
ドデータは、演算器入力セレクト信号生成回路４００か
らのセレクト信号４５〜４８の指示によりセレクトされ
て演算器５１０に入力されて演算処理が行われる。

【００３５】その演算結果は、図示しないメモリに書き
込まれ、あるいは、ＦＰＲ書き込みアドレス生成回路２
５０により生成されるＦＰＲ書き込みアドレス７３、７
４により、８バイト幅のＦＰＲ書き込みデータパス９、
１０を介して１回の処理でＦＰＲ１００に書き込まれ
る。

【００３６】また、図１に示す本発明の一実施形態にお
いて、短精度形式、長精度形式の浮動小数点データの演
算処理を行う場合、ＦＰＲ１００からの１回の読み出し
により読み出された処理すべきデータ各８バイトは、パ
ス１３、１５を通して８バイト幅のＦＰＲ読み出しレジ
スタ１０５、１０７に設定される。ＦＰＲ読み出しレジ
スタ１０５、１０７に設定されたデータは、演算器入力
セレクト信号生成回路４００のセレクト信号４５、４６
によりセレクトされた後、演算器５１０に入力されて目
的の演算が行われる。その演算結果は、ＦＰＲ書き込み
データパス９を介してＦＰＲ１００に書き込まれる。

【００３７】前述したように、本発明の一実施形態によ
れば、拡張精度形式の浮動小数点データを扱う演算処理
を、ＦＰＲ１００からの１回の読み出しにより処理すべ
きデータの各１６バイトをパス１３〜１６を通して８バ
イト幅のＦＰＲ読み出しレジスタ１０５〜１０８に設定
して行うことができる。そして、ＦＰＲ読み出しレジス
タ１０５〜１０８に設定されたデータは、演算器入力セ
レクト信号生成回路４００からのセレクト信号４５〜４
８でセレクトされた後、演算器５１０により目的の演算
が行われた後、ＦＰＲ書き込みデータパス９、１０を介
しＦＰＲ１００に書き込むことができる。

【００３８】図２は前述した図１に示す本発明の一実施
形態におけるＦＰＲ読み出しアドレス生成回路２００の
構成示す図、図３はアドレス生成回路内に含まれる命令
デコード回路の制御を説明する図であり、以下、これに
ついて説明する。

【００３９】ＦＰＲ読み出しアドレス生成回路２００
は、図２に示すように、命令デコード回路２０５と、＋
２インクリメンタ２０６、２０７と、選択回路２０８、
２０９とにより構成される。

【００４０】図２において、拡張精度命令の処理の場
合、Ｒ１、Ｒ２で示されるＦＰＲ番号が１回目のＦＰＲ
読み出しデータのＦＰＲアドレスとして、それぞれ、パ
ス５１、５３に与えられる。同時に、１回目のＦＰＲ読
み出しデータのＦＰＲアドレスが、＋２インクリメンタ
２０６、２０７を介してＲ１＋２、Ｒ２＋２として、そ
れぞれ、パス５２、５４に与えられる。パス５１〜５４
は、命令デコード回路２１０からのセレクト信号２５〜
２８の指示によりセレクトされ、選択回路２１２、２１
４を通して、第１オペランド用のＦＰＲ読み出しアドレ
ス３３、３４、第２オペランド用のＦＰＲ読み出しアド
レス３５、３６として、ＦＰＲ読み出しアドレスを出力
する。

【００４１】また、演算結果のデータの書き込み時、図
１におけるＦＰＲ書き込みアドレス生成回路２５０から
のパス７３、７４に、Ｒ１、Ｒ１＋２で示されるＦＰＲ
番号が、演算結果データのＦＰＲ書き込みアドレスとし
て同時に出力される。前述のアドレスセレクトの条件
は、（１）拡張精度命令であること、（２）１回目の読
み出し、書き込みであることであり、これらの条件の論
理和をとることによりセレクト信号が生成される。そし
て、２回目の読み出し、書き込みの処理は不要となる。

【００４２】前述したように、従来技術の場合、読み出
し、書き込みのそれぞれについて、２回の動作でＦＰＲ
アドレスを設定していたものを、本発明の実施形態は、
１回の動作でＦＰＲアドレスを与えることができる。

【００４３】このアドレスの指示により、図１に示す本
発明の実施形態は、ＦＰＲ１００の読み出しポートから
パス１３〜１６を介して拡張精度命令の演算処理に必要
なオペランドデータを、１回の動作でＦＰＲ読み出しレ
ジスタ１０５〜１０８に設定することができる。また、
演算結果を、パス９、１０を介して書き込みポートか
ら、１回の動作でＦＰＲ１００に書き込むことができ
る。

【００４４】各レジスタ１０５〜１０８に設定された読
み出しデータは、パス６０〜６３を通り、パス６１、６
２に関しては演算器入力セレクト信号生成回路４１０の
セレクト信号パス４６、４７からの指示に従い、選択回
路３０３、３０４を通し、拡張精度演算器５１０に送ら
れる。

【００４５】拡張精度命令実行時は、レジスタ１０６の
内容を３０３の選択回路を通し、パス６４に乗せ、レジ
スタ１０７の内容を３０４の選択回路を通し、パス６５
に乗せる制御を行う。

【００４６】図３（ａ）には、前述した本発明の一実施
形態の動作における命令デコード回路の制御の状態が示
されており、拡張精度命令の処理の場合と、そうでない
場合、すなわち、短精度命令同士、長精度命令同士、あ
るいは、短精度命令と長精度命令との処理におけるセレ
クトパスの状況と読み出しアドレスの状況とを纏めて示
している。

【００４７】次に、図１に示す本発明の一実施形態によ
り、短精度命令同士、長精度命令同士、あるいは、短精
度命令と長精度命令との処理を並列実行する場合につい
て説明する。

【００４８】図１に示す本発明の実施形態により、短精
度命令同士、長精度命令同士、あるいは、短精度命令と
長精度命令との処理を並列実行する場合、２つの浮動小
数点命令に対し、１回の読み出しにより処理すべきデー
タ各８バイトを、ＦＰＲ１００の４つの読み出しポート
から読み出し、パス１３〜１６を通して８バイト幅のレ
ジスタ１０５〜１０８に設定する。レジスタ１０５〜１
０８に設定されたデータは、演算器入力セレクト信号生
成回路４００からのセレクト信号４４〜４８によりセレ
クトされた後、２つの８バイト幅演算器にフィールド分
割した拡張精度演算器５１０により各命令毎の目的の演
算が行われる。それらの演算結果は、ＦＰＲ書き込みデ
ータパス９、１０を介してＦＰＲ１００に書き込まれ
る。

【００４９】この場合、図２に示すＦＰＲ読み出しアド
レス生成回路は、並列実行であることにより、一方の命
令に対し、命令レジスタ５０からＣ（Ｒ１）、Ｃ（Ｒ
２）のＦＰＲ番号を、１回目のＦＰＲ読み出しデータの
ＦＰＲアドレスとして、それぞれ、パス５１、５３に与
える。同時に、もう一方の命令に対し、Ｎ（Ｒ１）、Ｎ
（Ｒ２）のＦＰＲ番号を、１回目のＦＰＲ読み出しデー
タのＦＰＲアドレスとして、それぞれ、パス５５、５６
に与える。

【００５０】パス５１、５３、５５、５６は、命令デコ
ード回路２１０のセレクト信号２５、２６、２９、３０
の指示によりセレクトされ、これらのパス上のデータ
は、選択回路２１２、２１４を介して第１オペランド用
のＦＰＲ読み出しアドレスとしてパス３３、３４に、ま
た、第２オペランド用のＦＰＲ読み出しアドレスとして
パス３５、３６に与えられ、これにより、ＦＰＲ読み出
しアドレスが作成される。

【００５１】また、図１において、演算結果の書き込み
時、Ｃ（Ｒ１）、Ｎ（Ｒ１）で示されるＦＰＲ番号が、
演算結果データのＦＰＲ書き込みアドレスとして１回で
パス７３、７４から与えられる。前述のアドレスセレク
トの条件は、（１）並列実行であること、（２）１回目
の読み出し、書き込みであることであり、これらの条件
の論理和をとることによりセレクト信号が生成される。

【００５２】図３（ｂ）には、前述した本発明の一実施
形態の並列実行の動作における命令デコード回路の制御
の状態が示されており、短精度命令同士、長精度命令同
士、あるいは、短精度命令と長精度命令との処理におけ
るセレクトパスの状況と読み出しアドレスの状況とを示
している。

【００５３】前述したように、本発明の一実施形態によ
れば、並列処理の場合、１回の動作で２命令分のＦＰＲ
アドレスを設定することができる。ちなみに、従来技術
の場合、読み出し、書き込みのそれぞれについて１回の
動作で１命令のＦＰＲアドレスを設定していた。

【００５４】このアドレスの指示により、図１に示す実
施形態は、ＦＰＲ読み出しデータを４つの読み出しポー
トからパス１３〜１６を通して１回の読み出し動作で、
レジスタ１０５〜１０８に設定することができる。ま
た、各演算結果は、パス９、１０を介して２つの書き込
みポートより、１回の動作でＦＰＲ１００に書き込むこ
とができる。

【００５５】各レジスタ１０５〜１０８に設定された読
み出しデータは、パス６０〜６３を通り、パス６１、６
２上のデータに関しては、演算器入力セレクト信号生成
回路４１０のセレクト信号パス４６、４７からの指示に
従って、選択回路３０３、３０４を通して２つの８バイ
ト幅演算器にフィールド分割した演算器５１０に送ら
れ、パス６０、６３上のデータに関しては、直接、２つ
の８バイト幅演算器にフィールド分割した演算器５１０
に送られる。

【００５６】図４は前述した本発明の実施形態における
演算器入力セレクト信号生成回路４００のセレクト信号
パス４５〜４８の出力信号の状態を、拡張精度命令の処
理、短精度、長精度命令の並列実行の処理、短精度、長
精度命令の単独実行の処理のそれぞれについて纏めて示
したものである。

【００５７】すなわち、演算器入力セレクト信号生成回
路４００は、並列実行時、レジスタ１０７の内容を、選
択回路３０３を通してパス６４に乗せ、レジスタ１０６
の内容を選択回路３０４を通してパス６５に乗せる制御
を行っている。

【００５８】前述した本発明の実施形態は、図５により
説明したような短精度、長精度、拡張精度の各データ形
式のデータを扱うとして説明したが、本発明は、ＩＥＥ
Ｅ７５４規格のデータ形式である単精度、倍精度、拡張
倍精度のデータ形式のデータの処理に対しても適用する
ことができる。

【００５９】

【発明の効果】以上説明したように本発明によれば、拡
張精度命令に関して、演算すべきオペランドデータの読
み出し、演算結果の書き込みの処理を、それぞれ１回の
処理で行うことができ、これにより、演算の開始を早め
ることが可能となり、拡張精度命令処理の高速化を図る
ことができる。

【００６０】また、拡張精度命令以外の浮動小数点命令
の並列実行の場合に、２つの命令に対して並列にデータ
を読み出し、処理結果の書き込みを行うことができ、こ
れにより、命令処理を並列に演算実行させることが可能
となり処理の高速化を図ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例による浮動小数点演算装置の
構成を示す回路図である。

【図２】図１に示す本発明の一実施例におけるＦＰＲ読
み出しアドレス生成回路の構成示す図である。

【図３】アドレス生成回路内に含まれる命令デコード回
路の制御を説明する図である。

【図４】本発明の実施例における演算器入力セレクト信
号生成回路のセレクト信号パスの出力信号の状態を説明
する図である。

【図５】浮動小数点データのデータ形式を説明する図で
ある。

【図６】従来技術による浮動小数点演算装置の構成例を
示す回路図である。

【図７】従来技術による浮動小数点演算装置の他の構成
例を示す回路図である。

【図８】図６、図７に示す従来技術におけるＦＰＲ読み
出しアドレス生成回路の構成と該回路内に含まれる命令
デコード回路の制御を説明する図である。

【符号の説明】

１０５〜１０８ ８バイト幅のＦＰＲ読み出しレジスタ ３０３、３０４ 選択回路 １００ 浮動小数点レジスタ（ＦＰＲ） １０１ 第１オペランド読み出しレジスタ（ＦＢＲ） １０２ 第２オペランド読み出しレジスタ（ＦＡＲ） １０３ 第１オペランド読み出し退避レジスタ(ＦＢＲ
Ｈ) １０４ 第２オペランド読み出し退避レジスタ（ＦＡＲ
Ｈ） １０５〜１０８ ＦＰＲ読み出しレジスタ ２００ ＦＰＲ読み出しアドレス生成回路 ２５０ ＦＰＲ書き込みアドレス生成回路 ３００、３０１ 演算器入力選択回路 ４００ 演算器入力セレクト信号生成回路 ５００ 演算器 ５１０ 拡張精度演算器

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ８バイト幅の浮動小数点レジスタに対
   し、各１６バイト幅の２組のオペランドデータを必要と
   する拡張精度命令を処理する浮動小数点演算装置におい
   て、前記浮動小数点レジスタに、各８バイト幅の４組の
   浮動小数点レジスタ読み出しポートと、各８バイト幅の
   ２組の浮動小数点レジスタ書き込みポートとを設け、演
   算器を１６バイト幅として構成し、拡張精度命令のオペ
   ランドデータの読み出し、演算結果の浮動小数点レジス
   タへの書き込みの処理をそれぞれ１回の処理で行うこと
   を特徴とする浮動小数点演算装置。
2. 【請求項２】 前記１６バイト幅の演算器を２つの８バ
   イト幅の演算器にフィールド分割し、拡張精度命令以外
   の命令を並列実行することを特徴とする請求項１記載の
   浮動小数点演算装置。
3. 【請求項３】 前記拡張精度命令以外の並列実行される
   命令は、短精度命令と短精度命令との処理、短精度命令
   と長精度命令との処理、長精度命令と短精度命令との処
   理、長精度命令と長精度命令との処理のいずれか１組の
   処理であることを特徴とする請求項１記載の浮動小数点
   演算装置。