SU526902A1 - Процессор - Google Patents

Description

1

Изобретение относитс  к цифровой вычислительной технике, в частности к процессорам с микропрограммным управлением.

Известен процессор, содержащий блок микропрограммного управлени  и блок отработки команд, образующие замкнутую систему, в которой блок микропрограммного управлени  выполн ет, в частности, функции изменени  направлени  внутри микропрограммы и перехода к двум микропрограммам. Однако возможности ветвлени  от одной микрокоманды в таком процессоре ограничены, что приводит к снижению быстродействи  и усложнению оборудовани .

Известен также процессор, содержащий последовательно соединенные пам ть микрокоманд , регистр микрокоманд и блок формировани  микроопераций, арифметико-логическое устройство, соединенное с входами триггера переполнени , триггера расширени  и услови , два регистра операндов, соединенные с арифметико-логическим устройством, регистр адреса пам ти микрокоманд, блок регистров общего назначени , выходной регистр оперативной пам ти и межрегистровую магистраль, соединенную с арифметико-логическим устройством , регистрации операндов, регистром адреса пам ти микрокоманд, блоком регистров общего назначени  и выходным регистром оперативной пам ти.

Недостатком известного процессора  вл етс  снижение быстродействи  при работе с переменной системой команд и при эмул ции. Цель изобретени  - повышение быстродействи  при работе с переменной системой команд и при эмул ции.

Это. достигаетс  тем, что в предлагаемый процессор введены два триггера эмул ции, два триггера ветвлени  и триггерна  магистраль , причем триггерна  магистраль соединена с триггерами эмул ции, ветвлени , переполнени , расширени  и услови , выходы двух соседних разр дов выходного регистра оперативной пам ти подключены к входам соответствующих триггеров эмул ции. Входы первого и второго триггеров эмул ции соединены соответственно с шинами старших и младших разр дов межрегистровой магистрали.

Выходы триггера услови  и одного из триггеров ветвлени  подключены к входам арифметико-логического устройства.

На чертеже представлена блок-схема процессора . Процессор содержит пам ть I микрокоманд

с регистром 2 микрокоманды, подключенным к входу блока 3 формировани  микроопераций , арифметико-логическое устройство 4, соединенное с триггером 5 переполнени , триггером 6 расширени  и триггером 7 услоВИЯ , регистр 8 первого операнда, регистр 9

второго операнда, регистр 10 адреса пам ти 1 микрокоманд, регистры 11 общего и специального назначений, выходной регистр 12 оперативной пам ти, первый триггер 13 эмул ции , второй триггер 14 эмул ции, первый триггер 15 ветвлени , второй триггер 16 ветвлени , одноразр дную магистраль 17 обмена информацией между триггерами 5-7, 13-16 и поразр дные магистрали 18 обмена информацией между регистрами 8-12 и арифметикологическим устройством 4.

Выходы регистров 8 и 9 соединены с входами арифметико-логического устройства 4. Выходы арифметико-логического устройства подключены к поразр дным магистрал м 18 и к входам триггеров 5, 6 и 7. Выходы регистра 10 подключены к адресным входам пам ти 1 микрокоманд. Выходы блока 3 формировани  микроопераций подключепы к магистрал м 17, 18, к триггерам 5, 6, 13, 14 и к арифметикологическому устройству 4. Выходы любых двух .соседних разр дов регистра 12 подключены к входам триггеров 13 и 14, выходы триггеров 13 и 14 - к магистрали 17. Триггеры 5 и 6 соединены двунаправленными лини ми св зи 19 с магистралью 17. Выход триггера 6 соединен с входом арифметико-логического устройства 4.

Вход триггера 13 подключен к магистрали 18 старших разр дов, вход триггера 14 - к магистрали 18 младших разр дов, входы триггеров 7, 15 и 16 - к магистрали 17. Выходы триггеров 7, 15 и 16 подключены к трем различным магистрал м 18 младших разр дов; кроме того, выходы триггеров 7 и 15 соединены с входами арифметико-логического устройства 4. Регистр 10 имеет внешние информационные входы 20, регистр 12 - входы 21.

Процессор работает следующим образом.

Каждой команде программы соответствует фиксированный начальный адрес микропрограммы , реализующей данную команду. Команда, выбираема  из оперативной пам ти, поступает на входы 21 регистра 12 и заноситс  в этот регистр. Выборка, так же как и исполнение команды, осуществл етс  под микропрограммным управлением. Сформированный начальный адрес микропрограммы (блок формировани  начального адреса на чертеже не показан) поступает, как обычно, на вход 20 регистра 10 адреса пам ти 1 микрокоманд, а выбранна  микрокоманда - в регистр 2 микрокоманды . Дальнейша  работа процессора определ етс  содержимым регистра микрокоманды и кодом выполн емой команды. Блок 3 формировани  микроопераций вырабатывает управл ющие сигналы, определ ющие все пересылки и операции в процессоре.

Микрокоманда имеет фиксированный формат и разбита на р д полей: поле константы, поле микроопераций ветвлени , поле микроопераций регистровых пересылок, после микроопераций арифметико-логического устройства, поле микроопераций триггерных пересылок, поле адреса следующей микрокоманды. Разделение полей обеспечивает параллелизм в работе процессора.

Эффективность использовани  предлагаемого процессора показана на приведенных ниже примерах выполнени  наиболее часто встречающихс  процедур: ветвлени  при формировании адреса операнда, ветвлени  при расщирении системы команд, арифметических сдвигов , анализа групп разр дов и делени .

Рассмотрим процедуру ветвлени  при формировании адреса операнда. Признаки дл  формировани  адреса операнда задаютс  двум  разр дами команды: признаком косвенной адресации и признаком модификации. После

выборки команды па выходной регистр 12 оперативной пам ти эти разр ды с помощью микроопераций триггерных пересылок переписываютс  в триггеры 13 и 14 эмул ции и далее через магистраль 17 - в триггеры 15

и 16. Триггер 7 в это врем  устанавливаетс  в нуль.

Следующей микрокомандой выполн етс  ветвление посредством выдачи константы с нулевыми значени ми двух младщих разр дов

в магистрали 18 процессора из пол  константы микрокоманды и выдачи содержимого триггеров 7,15 и 16 в три магистрали 18 младших разр дов. После приема дизъюнктивной информации с магистралей 18 в регистр 10

адреса пам ти микрокоманд в этой же микрокоманде выполн етс  микроопераци  перехода . Следующа  микрокоманда, выбираема  из пам ти 1 микрокоманд, по сформированному в регистре 10 адресу определ ет всю

последовательность действий по формированию адреса операнда.

Расширение системы команд обычно осуществл етс  за счет использовани  определенных разр дов команды в качестве дополнени  к основному коду операции. Предлагаемый процессор обеспечивает эффективное выполнение таких команд. Действительно, дополнительные разр ды команды с регистра 12 переписываютс  в триггеры 13 и 14 с помощью микроопераций триггерных пересылок и далее через магистраль 17 - в триггеры 7, 15 и 16. Если число дополнительных разр дов кода операции превышает три, то оставшиес  разр ды могут быть аналогично использованы на следующих этапах ветвлени  (подобно многоступенчатой дешифрации). Процедура ветвлени  осуществл етс  способом, аналогичным описанному в предыдущем примере. В зависимости от информации в триггерах 7, 15 и 16 на

каждом этапе ветвлени  может быть выбрана одна из двух, четырех или восьми возможных  чеек пам ти I микрокоманд.

Рассмотрим операцию арифметического сдвига, котора  заключаетс  в сдвиге влево

или вправо всех разр дов числа, кроме знакового . Обычно дл  этой цели используетс  специальна  микроопераци  и дополнительные вентили в схеме сдвига. В рассматриваемом процессоре арифметический сдвиг осуществл етс  следующим образом.

Сдвигаемое число из одного из регистров 9-12 переписываетс  в регистр 8. Одновременно с этим знаковый разр д числа принимаетс  с магистрали 18, соответствуюш,ей знаковому разр ду, в триггер 13 эмул ции и переписываетс  ъ триггер 7 услови .

Число из регистра 8 сдвигаетс  вместе со знаковым разр дом с помощью комбинационной схемы арифметико-логического устройстава 4. Содержимое триггера 7 услови  передаетс  в арифметико-логическое устройство и через него - в .магистраль 18 знаковых разр дов . Разр ды сдвинутого числа, кроме знакового , также выдаютс  в соответствующие магистрали 18. После приема в требуемый регистр процессора получаетс  арифметически сдвинутое число.

В предлагаемом процессоре можно выполн ть операции цилиндрических сдвигов без использовани  дополнительных вентилей в арифметико-логическом устройстве. Действительно , знаковый и младшлй разр ды через магистрали 18 передаютс  в триггеры 13 и 14, затем переписываютс  соответственно в триггеры 15 и 7 и один из них в зависимости от направлени  сдвига выдаетс  в арифметикологическое устройство дл  последующей передачи в соответствующую магистраль. В это врем  число, прин тое в регистр 8, логически сдвигаетс  арифметико-логическим устройством в требуемую сторону и затем также выдаетс  в магистрали 18. Циклически сдвинутый код, выдаваемый в магистрали 18, принимаетс  в один из регистров процессора.

Важное значение при обработке сообщений, па-пример, в случае использовани  процессора в центрах коммутации сообщений, имеет возможность анализа групп разр дов слова. Обычно примен емый последовательный способ выделени  и проверки разр дов занимает много времени, поскольку требует нескольких последовательных щагов работы процессора. В предлагаемом процессоре выделение групп разр дов выполн етс  с помощью микроопераций занесени  в триггеры эмул ции 13 и 14 произвольных пар разр дов выходного регистра 12 оперативной пам ти и переписи их через магистраль 17 в необходимом сочетании в триггеры 7, 15 и 16 с последующей выдачей в магистрали 18, а проверка - с помощью ветвлени  посредством занесени  значений триггеров 7, 15 и 16 и константы в регистр 10 адреса пам ти микрокоманд и выполнени  перехода.

Рассмотрим выполнение операции делени . Поскольку в микропрограммном процессоре наиболее приемлемым способом ее реализации  вл етс  микропрограмма, то врем  ее выполнени  существенно зависит от эффективности

ограпизацип веп лепии. ТпгювоГ часггло a.iroрит «а делени   вл етс  проверка знаков значени  делимого и делител  п последующее выполнение прибавлени  пр мого или инверсного кода делител  к текущему значению делимого . В данном процессоре этот алгоритм реализуетс  следующим образом.

Перед началом делени  знак делител  заноситс  в один из триггеров ветвлени , iianp мер в триггер 15, а знак текущего значени  делимого - по уже рассмотренной цепп: чрием в триггер 13 эмул ции из знаковой магистрали 18 процессора, перепись из триггера 13 эмул ции через магистраль 17 в триггер 7

5 услови . Последующее ветвление по значению двух младщнх разр дов адреса микропрограммы , соответствующих знаком делител  и текущего значени  делимого, позвол ет сразу выйти на требуемый участок микропро0 граммы.

Использование предлагаемого процессора при работе с переменной системой команд и при эмул ции позвол ет повысить быстродействие вычислительных систем на 20-30%.

Claims (1)

1. Формула изобретени 

   Процессор, содержащий последовательно соединенные пам ть микрокоманд, регистр

   0 микрокоманд и блок формировани  микроопераций , арифметико-логическое устройство, соединенное с входами триггера переполнени , триггера расщирени  и услови , два регистра операндов, соединенные с арифметико-логическим устройством, регистр адреса пам ти микрокоманд, блок регистров общего назначени , выходной регистр оперативной пам ти и межрегистровую магистраль, соединенную с арифметико-логическим устройством, регистрами операндов, регистром адреса нам ти микрокоманд, блоком регистров общего назначени  и выходным регистром оперативной пам ти, отличающийс  тем, что, с целью повышени  быстродействи  при работе с переменной системой команд и при эмул ции, в него введены два триггера эмул ции, два триггера ветвлени  и триггерна  магистраль, причем триггерна  магистраль соединена с триггерами эмул ции, ветвлени , переполне0 ПИЯ, расщирени  и услови , выходы двух соседних разр дов выходного регистра оперативной пам ти подключены к входам соответствующих триггеров эмул ции, входы первого и второго триггеров эмул ции соединены соот5 ветственно с щинами старших и младших разр дов межрегистровой магистрали, выходы триггера услови  и одного из триггеров ветвлени  подключены к входам арифметико-логического устройства.