JPH0228830A - 整数除算回路 - Google Patents
整数除算回路Info
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- JPH0228830A JPH0228830A JP63181018A JP18101888A JPH0228830A JP H0228830 A JPH0228830 A JP H0228830A JP 63181018 A JP63181018 A JP 63181018A JP 18101888 A JP18101888 A JP 18101888A JP H0228830 A JPH0228830 A JP H0228830A
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- value
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- 238000001514 detection method Methods 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 abstract description 15
- 238000012545 processing Methods 0.000 abstract description 4
- 244000208734 Pisonia aculeata Species 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 238000007781 pre-processing Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000012805 post-processing Methods 0.000 description 2
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
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-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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-
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は整数除算回路に関し、特に情報処理装置等にお
いて引き戻し法により除算を行う整数除算回路に関する
。
いて引き戻し法により除算を行う整数除算回路に関する
。
従来のこの種の整数除算回路について図面を参照して説
明する。
明する。
第３図は従来の整数除算回路を含む中央処理装置の一例
を示すブロック図である。
を示すブロック図である。
３１は主記憶インターフェース部であり、命令フェッチ
とオペランドのリード／ライトを行う。
とオペランドのリード／ライトを行う。
３２は命令デコード部であり、命令のデコードを行う。
３３は実行制御部であり、命令デコード部３２のデコー
ド結果をもとに命令実行部３４を制御する。
ド結果をもとに命令実行部３４を制御する。
３４は命令実行部でありレジスタ、ＡＬＵ等を含み整数
除算回路等を実行する。
除算回路等を実行する。
第４図は第３図に示された命令実行部３４の整数除算回
路の一例を示すブロック図である。
路の一例を示すブロック図である。
データ処理はｎビット長て行われ、ＡＬＵ２、作業用レ
ジスタ群１、内部データバス３、ソース側ＡＬＵオペラ
ン１〜バスＳＯＢ、デスティネーション側ＡＬＵオペラ
ンドハスＤＯＢ、及びＡ Ｌ Ｕ出力バスＡＯＢはすべ
てｎヒツトの幅を持つ。
ジスタ群１、内部データバス３、ソース側ＡＬＵオペラ
ン１〜バスＳＯＢ、デスティネーション側ＡＬＵオペラ
ンドハスＤＯＢ、及びＡ Ｌ Ｕ出力バスＡＯＢはすべ
てｎヒツトの幅を持つ。
負数のデータはｎビット長の２の補数表現によって表さ
れる。また整数除算は、商の符号が被除数の符号ビット
の値と排他的論理和の値で表わされ、剰余の符号が被除
数に一致するように演算を行う。
れる。また整数除算は、商の符号が被除数の符号ビット
の値と排他的論理和の値で表わされ、剰余の符号が被除
数に一致するように演算を行う。
第１表
を行ったときの商と剰余の例を示す。
除算は引き戻し法を用いて行われる。引き戻し法につい
ては文献［マイクロプログラミング」（萩原宏著、産業
図書、１９７７年４月）に述べられている。
ては文献［マイクロプログラミング」（萩原宏著、産業
図書、１９７７年４月）に述べられている。
次に、第４図を参照しながらｎビット長の被除数と除数
からｎビット長の商を得る整数除算の手順について説明
する。
からｎビット長の商を得る整数除算の手順について説明
する。
引き戻し法では、正の整数に対する除算が行、われるた
め、前処理と後処理が必要となる。
め、前処理と後処理が必要となる。
前処理では作業用レジスタ群１内の被除数と除数とをそ
れぞれソース側Ａ Ｌ ＵオペランドバスＳＯＢとデス
ティネーション側ＡＬＵオペランドバスＤＯＢに読み出
す。それぞれの符号ビットの値が符号保持部４の排他的
論理和ゲートＧ１へ入力され、その出力が商符号ラッチ
４１に保持される。
れぞれソース側Ａ Ｌ ＵオペランドバスＳＯＢとデス
ティネーション側ＡＬＵオペランドバスＤＯＢに読み出
す。それぞれの符号ビットの値が符号保持部４の排他的
論理和ゲートＧ１へ入力され、その出力が商符号ラッチ
４１に保持される。
その後、被除数と除数とをＡＬＵ２でそれぞれ絶対値と
し、作業用レジスタ群１に格納して前処理が終る。
し、作業用レジスタ群１に格納して前処理が終る。
これら被除数と除数の絶対値は、ＡＬＵ２内部データバ
ス３及び作業用レジスタ群１を用いて弓き戻し法により
除算され、正の整数の商が得られる。
ス３及び作業用レジスタ群１を用いて弓き戻し法により
除算され、正の整数の商が得られる。
後処理では、正の整数の商に対して、商符号ラッチ４１
に保持されている値が”１″″ならばＡＬＵ２により２
の補数演算を行い、また“０′°ならば正の整数の商を
そのまま出力し、ＡＬＵ出力バスＡＯＢに整数の商を得
る。
に保持されている値が”１″″ならばＡＬＵ２により２
の補数演算を行い、また“０′°ならば正の整数の商を
そのまま出力し、ＡＬＵ出力バスＡＯＢに整数の商を得
る。
この整数除算において、オーバーフローが発生するのは
被除数が負の最大数で除数が°’−１”の場合である。
被除数が負の最大数で除数が°’−１”の場合である。
例えば、８ビツト長の２進数の場合には、負の最大数で
ある−２７”′を“°−１′″で除算した場合の商は’
２７”となり、８ビツト長で表現できる数の範囲“’２
７’”〜”２７−１′を越えるためオーバーフローが発
生する。
ある−２７”′を“°−１′″で除算した場合の商は’
２７”となり、８ビツト長で表現できる数の範囲“’２
７’”〜”２７−１′を越えるためオーバーフローが発
生する。
従来はこのオーバーフローを検出するために、前処理に
入る前に被除数が負の最大数であり、かつ除数が“−１
″′であることを判定してオーバーフロー検出信号ＶＯ
ｙｐ’を出力していた。
入る前に被除数が負の最大数であり、かつ除数が“−１
″′であることを判定してオーバーフロー検出信号ＶＯ
ｙｐ’を出力していた。
上述した従来の整数除算回路は、オーバーフローを検出
するのに、被除数と除数とがそれぞれ負の最大数と“’
−１”とであるかどうかを判定する構成となっているの
で、除算の実行速度が遅くなるという欠点がある。
するのに、被除数と除数とがそれぞれ負の最大数と“’
−１”とであるかどうかを判定する構成となっているの
で、除算の実行速度が遅くなるという欠点がある。
本発明の目的は、除算の実行速度を上げることができる
整数除算回路を提供することにある。
整数除算回路を提供することにある。
本発明の整数除算回路は、被除数及び除数の各符号ビッ
トの値に対し排他的論理和演算を行いその結果を保持す
る商符号保持部と、前記被除数及び除数のそれぞれの絶
対値をとりその値を格納する手段と、前記被除数及び除
数の各絶対値から商を求めその値を保持する手段と、前
記被除数及び除数の絶対値の商に対し前記商符号保持部
に保持されている値により符号補正する手段と、この符
号補正された商の符号ビットの値と前記商符号保持部に
保持されている値との排他的論理和演算を行い出力する
オーバーフロー検出部とを有している。
トの値に対し排他的論理和演算を行いその結果を保持す
る商符号保持部と、前記被除数及び除数のそれぞれの絶
対値をとりその値を格納する手段と、前記被除数及び除
数の各絶対値から商を求めその値を保持する手段と、前
記被除数及び除数の絶対値の商に対し前記商符号保持部
に保持されている値により符号補正する手段と、この符
号補正された商の符号ビットの値と前記商符号保持部に
保持されている値との排他的論理和演算を行い出力する
オーバーフロー検出部とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示すフロック図である
。
。
作業用レジスタ群１は複数のレジスタを備え、内部デー
タバス３に伝達されたデータを入力バスＩＢを介して入
力し所定のレジスタに保持すると共に、読み出したデー
タをソース側ＡＵＵオペランドバスＳＯＢ及びテスティ
ネーション側ＡＬＵオペランドバスＤＯＢへ出力する。
タバス３に伝達されたデータを入力バスＩＢを介して入
力し所定のレジスタに保持すると共に、読み出したデー
タをソース側ＡＵＵオペランドバスＳＯＢ及びテスティ
ネーション側ＡＬＵオペランドバスＤＯＢへ出力する。
ＡＬｔＪ２は、ソース側ＡＬＵオペランドバスＳＯＢ及
びデスティネーション側ＡＬＵオペランドハスＤＯ３か
らのデータに対して所定の演算処理を行い、その結果を
ＡＬＵ出力バスＡＯＢを介して内部データバス３へ伝達
する。
びデスティネーション側ＡＬＵオペランドハスＤＯ３か
らのデータに対して所定の演算処理を行い、その結果を
ＡＬＵ出力バスＡＯＢを介して内部データバス３へ伝達
する。
ここで、内部データバス３に伝達された被除数及び除数
は、まず作業用レジスタ群１に格納される。
は、まず作業用レジスタ群１に格納される。
作業用レジスタ群１に格納された被除数及び除数はそれ
ぞれソース側ＡＬＵオペランドバスＳＯＢ及びデスティ
ネーション側ＡＬＵオペランドバスＤＯ８に読み出され
、読み出された被除数及び除数の各符号ビットが商符号
保持部４へ入力される。
ぞれソース側ＡＬＵオペランドバスＳＯＢ及びデスティ
ネーション側ＡＬＵオペランドバスＤＯ８に読み出され
、読み出された被除数及び除数の各符号ビットが商符号
保持部４へ入力される。
商符号保持部４は排他的論理和ゲートＧ ＋と商符号ラ
ッチ４１とを備え、被除数及び除数の各符゛号ビットの
値に対し排他的論理和演算を行い、その値を商符号ラッ
チ４１で保持する。
ッチ４１とを備え、被除数及び除数の各符゛号ビットの
値に対し排他的論理和演算を行い、その値を商符号ラッ
チ４１で保持する。
ＡｌＯ２は、読み出された被除数及び除数の絶対値処理
を行い、これら被除数及び除数の絶対値は内部データバ
ス３及び入力バスＩＢを介して作業用レジスタ群１に格
納される。
を行い、これら被除数及び除数の絶対値は内部データバ
ス３及び入力バスＩＢを介して作業用レジスタ群１に格
納される。
次に、作業用レジスタ群１．ＡＬＵ２及び内部データバ
ス３等を用いて、引き戻し法により被除数及び除数の絶
対値から商を求めてその値を保持する。
ス３等を用いて、引き戻し法により被除数及び除数の絶
対値から商を求めてその値を保持する。
ＡｌＯ２は、被除数及び除数の絶対値の商に対し、商符
号保持部１に保持されている値に従って符号補正を行い
ＡＬＵ出力バスＡＯＢに出力する。
号保持部１に保持されている値に従って符号補正を行い
ＡＬＵ出力バスＡＯＢに出力する。
オーバーフロー検出部５は排他的論理和ゲートＧ２を備
え、商符号保持部４に保持されている値と、Ａ Ｌ Ｕ
出力バスＡＯＢに出力された符号補正された商の符号ビ
ットの値との排他的論理和演算を行い出力する（ＳＯＶ
Ｆ）。
え、商符号保持部４に保持されている値と、Ａ Ｌ Ｕ
出力バスＡＯＢに出力された符号補正された商の符号ビ
ットの値との排他的論理和演算を行い出力する（ＳＯＶ
Ｆ）。
次に、データ長８ビットのときにオーバーフローが検出
される例について説明する。
される例について説明する。
オーバーフローとなるのは被除数か負の最大数、すなわ
ち’ １０００００００”であり、かつ除数が”−１”
、すなわち“１１１１１１１１”″のときである。
ち’ １０００００００”であり、かつ除数が”−１”
、すなわち“１１１１１１１１”″のときである。
除算実行開始時に被除数及び除数の符号ビットの値の排
他的論理和の値“０″が商符号ラッチ４１に保持される
。
他的論理和の値“０″が商符号ラッチ４１に保持される
。
また被除数及び除数の絶対値を用いて引き戻し法により
除算が行われ、正の商の値” １０００００００”が計
算される。
除算が行われ、正の商の値” １０００００００”が計
算される。
次に、商符号ラッチ４１の値が” ｏ ”であるため、
ＡｌＯ２を経て正の商の値がそのまま整数除算の商とし
てＡＬＵ出力バスＡＯＢに出力される。
ＡｌＯ２を経て正の商の値がそのまま整数除算の商とし
てＡＬＵ出力バスＡＯＢに出力される。
このＡＬＵ出力バスＡＯＢに出力された商の符号ビット
は“１′°であり、一方面符号ラッチ４１の値は” ｏ
”であるため、オーバーフロー検出部５から出力され
る信号Ｓ。ｖｐは“１″となりオーバーフローが検出さ
れる。
は“１′°であり、一方面符号ラッチ４１の値は” ｏ
”であるため、オーバーフロー検出部５から出力され
る信号Ｓ。ｖｐは“１″となりオーバーフローが検出さ
れる。
第２図は本発明の第２の実施例を示すブロック図である
。
。
この第２の実施例は、２ｎビツト長の被除数をｎビット
長の除数にて整数除算し、ｎビット長の商を得る場合に
対して本発明を適用したものである。
長の除数にて整数除算し、ｎビット長の商を得る場合に
対して本発明を適用したものである。
被除数がｎビット長の場合も整数除算の手順及び回路は
第１の実施例とほぼ同様である。
第１の実施例とほぼ同様である。
被除数の符号ビットの値と除数の符号ビットの値との排
他的論理和を商符号ラッチ４１に設定する場合には、２
ｎビツト長の被除数のうちの上位ｎビットをソース側Ａ
ＬＵオペランドバスＳＯＢに読み出ず。また２０ビツト
長の被除数をｎビット長の除数により除算するように引
き戻し法を適用する。
他的論理和を商符号ラッチ４１に設定する場合には、２
ｎビツト長の被除数のうちの上位ｎビットをソース側Ａ
ＬＵオペランドバスＳＯＢに読み出ず。また２０ビツト
長の被除数をｎビット長の除数により除算するように引
き戻し法を適用する。
被除数が２ｎビツト長の場合には、オーバーフローか発
生する場合を２つに大別することができる。
生する場合を２つに大別することができる。
オーバーフローが発生する第１の場合について、ｎ＝３
としたときの例を第２表に示す。
としたときの例を第２表に示す。
第２表
第２表より明らかなように商かｎビット長で表現できな
いためオーバーフローとなる。
いためオーバーフローとなる。
従ってこの第１の場合のオーバーフローの検出は、引き
戻し法を適用する直前に２ｎビツト長の被除数の上位ｎ
ビット分の絶対値とｎビット長の除数をＡＬＵ２にて比
較することにより検出できる。すなわち被除数の上位ｎ
ビット長分の絶対値の方か除数の絶対値より大きいか等
しけれはオーバーフローとなり、ＡＬＵ２からオーバー
フロー検出信号Ｓ ０ＶＦ２が出力される。
戻し法を適用する直前に２ｎビツト長の被除数の上位ｎ
ビット分の絶対値とｎビット長の除数をＡＬＵ２にて比
較することにより検出できる。すなわち被除数の上位ｎ
ビット長分の絶対値の方か除数の絶対値より大きいか等
しけれはオーバーフローとなり、ＡＬＵ２からオーバー
フロー検出信号Ｓ ０ＶＦ２が出力される。
オーバーフローが発生する第２の場合について、同様に
ｎ＝８としたときの例を第３表に示す。
ｎ＝８としたときの例を第３表に示す。
第３表の場合には商がちょうどｎビット長となるが負の
数の表現となってしまうためオーバーフローとなる。
数の表現となってしまうためオーバーフローとなる。
この第２の場合のオーバーフローの検出は本発明による
オーバーフロー検出回路５を用いて容易に行うことがで
きる。すなわち被除数の符号ビットの値と除数の符号ビ
ットの値との排他的論理和の値が符号補正された商の符
号ビットの値と一致しているかどうかによってオーバー
フローが判定できる。
オーバーフロー検出回路５を用いて容易に行うことがで
きる。すなわち被除数の符号ビットの値と除数の符号ビ
ットの値との排他的論理和の値が符号補正された商の符
号ビットの値と一致しているかどうかによってオーバー
フローが判定できる。
この実施例のように被除数が２ｎビツト長となった場合
ても、作業用レジスタ群１．ＡＬＵ２゜商符号保持部４
及びオーバーフロー検出部５は第１の実施例と同一の回
路を用いることができ、オーバーフローが発生ずる第１
の場合のオーバーフローの検出もこれらにより行うこと
ができるという利点がある。
ても、作業用レジスタ群１．ＡＬＵ２゜商符号保持部４
及びオーバーフロー検出部５は第１の実施例と同一の回
路を用いることができ、オーバーフローが発生ずる第１
の場合のオーバーフローの検出もこれらにより行うこと
ができるという利点がある。
以上説明したように本発明は、商符号ビットの値と符号
補正された商の符号ビットの値との排他的論理和により
オーバーフローを検出する構成とすることにより、オー
バーフロー検出のために従来必要としていた被除数が負
の最大値でかつ除数が”−１”であるかどうかの判定処
理を削除することがてきるので、除算の実行速度を上げ
ることができる効果がある。
補正された商の符号ビットの値との排他的論理和により
オーバーフローを検出する構成とすることにより、オー
バーフロー検出のために従来必要としていた被除数が負
の最大値でかつ除数が”−１”であるかどうかの判定処
理を削除することがてきるので、除算の実行速度を上げ
ることができる効果がある。
ロック図、第４図は従来の整数除算回路の一例を示すブ
ロック図である。
ロック図である。
１・・・作業用レジスタ群、２・・・ＡＬＵ、３・・・
内部データバス、４・・・商符号保持部、５・・・オー
バーフロー検出部、３１・・・主記憶インタフェース部
、３２・・・命令デコーダ部、３３・・・実行制御部、
３４・・命令実行部、４１・・・商符号ラッチ、Ｇ、、
Ｇ２・・・排他的論理和ゲート。
内部データバス、４・・・商符号保持部、５・・・オー
バーフロー検出部、３１・・・主記憶インタフェース部
、３２・・・命令デコーダ部、３３・・・実行制御部、
３４・・命令実行部、４１・・・商符号ラッチ、Ｇ、、
Ｇ２・・・排他的論理和ゲート。
Claims (1)
- 被除数及び除数の各符号ビットの値に対し排他的論理和
演算を行いその結果を保持する商符号保持部と、前記被
除数及び除数のそれぞれの絶対値をとりその値を格納す
る手段と、前記被除数及び除数の各絶対値から商を求め
その値を保持する手段と、前記被除数及び除数の絶対値
の商に対し前記商符号保持部に保持されている値により
符号補正する手段と、この符号補正された商の符号ビッ
トの値と前記商符号保持部に保持されている値との排他
的論理和演算を行い出力するオーバーフロー検出部とを
有することを特徴とする整数除算回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63181018A JPH0786826B2 (ja) | 1988-07-19 | 1988-07-19 | 整数除算回路 |
| US07/381,077 US4992969A (en) | 1988-07-19 | 1989-07-18 | Integer division circuit provided with a overflow detector circuit |
| DE68927652T DE68927652T2 (de) | 1988-07-19 | 1989-07-19 | Dividierschaltung für ganze Zahlen, versehen mit einer Überlaufdetektionsschaltung |
| EP89113268A EP0351829B1 (en) | 1988-07-19 | 1989-07-19 | Integer division circuit provided with a overflow detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63181018A JPH0786826B2 (ja) | 1988-07-19 | 1988-07-19 | 整数除算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0228830A true JPH0228830A (ja) | 1990-01-30 |
| JPH0786826B2 JPH0786826B2 (ja) | 1995-09-20 |
Family
ID=16093317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63181018A Expired - Fee Related JPH0786826B2 (ja) | 1988-07-19 | 1988-07-19 | 整数除算回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4992969A (ja) |
| EP (1) | EP0351829B1 (ja) |
| JP (1) | JPH0786826B2 (ja) |
| DE (1) | DE68927652T2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3098242B2 (ja) * | 1988-07-13 | 2000-10-16 | 日本電気株式会社 | データ処理装置 |
| GB2266607A (en) * | 1992-04-27 | 1993-11-03 | Intel Corp | Preventing operations which cause overflow in an arithmetic and logic unit |
| US5689721A (en) * | 1993-05-18 | 1997-11-18 | Cyrix Corporation | Detecting overflow conditions for negative quotients in nonrestoring two's complement division |
| US5426600A (en) * | 1993-09-27 | 1995-06-20 | Hitachi America, Ltd. | Double precision division circuit and method for digital signal processor |
| US5574677A (en) * | 1994-11-23 | 1996-11-12 | Exponential Technology, Inc. | Adaptive non-restoring integer divide apparatus with integrated overflow detect |
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